JP4737466B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4737466B2
JP4737466B2 JP2009027065A JP2009027065A JP4737466B2 JP 4737466 B2 JP4737466 B2 JP 4737466B2 JP 2009027065 A JP2009027065 A JP 2009027065A JP 2009027065 A JP2009027065 A JP 2009027065A JP 4737466 B2 JP4737466 B2 JP 4737466B2
Authority
JP
Japan
Prior art keywords
metal layer
semiconductor device
resin
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009027065A
Other languages
English (en)
Other versions
JP2010182991A (ja
Inventor
達彦 浅川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2009027065A priority Critical patent/JP4737466B2/ja
Priority to US12/686,575 priority patent/US8008182B2/en
Publication of JP2010182991A publication Critical patent/JP2010182991A/ja
Application granted granted Critical
Publication of JP4737466B2 publication Critical patent/JP4737466B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11515—Curing and solidification, e.g. of a photosensitive bump material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1155—Selective modification
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13566—Both on and outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置に樹脂突起を形成し、その上に複数の配線を形成して、弾力性を有する端子を形成することが知られている（特許文献１）。樹脂突起の製造工程において、例えば、アルミニウムまたは銅などからなる電極を形成した後に、電極の露出した面を含む領域に樹脂層を形成し、樹脂層に露光処理および現像処理をすることで、所望の形状を有した樹脂突起が得られる。しかしながら、現像処理を行う工程において用いられる強アルカリ性の現像液は、アルミニウム等に対する腐食性が強く、電極の露出した面に対しダメージを与える。ダメージを受けた電極は、例えば金を含む配線と接続される際、アルミニウムと金の拡散を引き起こし、電極と配線の接続信頼性を低下させる。そのため、製造工程において、有機アルカリ現像液の電極に対するダメージを防ぎ、半導体装置の配線と電極間における接続信頼性を向上させることが望まれている。
特開２００６−３０３４２０号公報
本発明の目的の一つは、電極と配線との接続信頼性の高い半導体装置を提供することである。
本発明の目的の一つは、電極と配線との接続信頼性の高い半導体装置の製造方法を提供することである。
（１）本発明に係る半導体装置の製造方法は、
半導体基板と、前記半導体基板の第１の面の上に設けられた電極と、前記第１の面の上に設けられ、前記電極の第１の部分の上に位置する開口部を有する絶縁膜と、を有する構造体を用意する工程と、
前記電極の前記第１の部分の上から前記絶縁膜の上に至るまで第１の金属層を形成する工程と、
前記第１の金属層を形成する工程の後、前記電極の前記第１の部分の上に位置する前記第１の金属層の第１の部分の上、並びに前記絶縁膜の上に樹脂層を形成する工程と、
前記樹脂層の第１の部分は残し、前記樹脂層の少なくとも前記第１の金属層の前記第１の部分の上に位置する第２の部分を除去して、樹脂突起を形成する工程と、
前記第１の金属層の上から前記樹脂突起の上に至るまで、前記電極と電気的に接続する第２の金属層を形成する工程と、
を有する。
本発明によれば、電極と配線との接続信頼性の高い半導体装置の製造方法を提供することができる。
（２）本発明に係る半導体装置の製造方法において、
前記樹脂層を形成する工程の前に、前記絶縁膜の上に前記第１の金属層と離間して第３の金属層を形成する工程を更に有し、
前記樹脂突起を形成する工程では、前記樹脂突起は、前記第１の金属層と前記第３の金属層の間に形成されてもよい。
（３）本発明に係る半導体装置の製造方法において、
前記樹脂層を形成する工程の前に、前記絶縁膜の上に第４の金属層を形成する工程を更に有し、
前記第４の金属層は、前記第１の金属層と前記第３の金属層の間に配置され、
前記樹脂突起を形成する工程では、前記樹脂突起は、前記第４の金属層の上に形成されてもよい。
（４）本発明に係る半導体装置の製造方法において、
前記樹脂突起を形成する工程では、前記樹脂突起は、前記第１の金属層の前記第１の部分と前記第１の金属層の第２の部分の間に位置する、前記第１の金属層の第３の部分の上に形成されてもよい。
（５）本発明に係る半導体装置の製造方法において、
前記電極はアルミニウムを含んでいてもよい。
（６）本発明に係る半導体装置の製造方法において、
前記第１の金属層はチタンタングステンを含んでいてもよい。
（７）本発明に係る半導体装置の製造方法において、
前記樹脂突起を形成する工程は、アルカリ性の現像液を用いて前記樹脂層を現像する工程を含んでいてもよい。
（８）本発明に係る半導体装置は、
集積回路が形成され、第１の面を有した半導体基板と、
前記半導体基板の前記第１の面に形成され、前記集積回路に電気的に接続された電極と、
前記半導体基板の上に形成され、前記電極の第１の部分の上に開口部を有する絶縁膜と、
前記電極の上から前記絶縁膜の上に至り、少なくとも前記開口部を覆うように形成され、前記電極と電気的に接続された第１の金属層と、
前記第１の金属層に隣接して形成された樹脂突起と、
前記第１の金属層の上から前記樹脂突起の上に至るように形成された第２の金属層と、
を含む。
本発明によれば、電極と配線との接続信頼性の高い半導体装置を提供することができる。
（９）本発明に係る半導体装置において、
前記絶縁膜の上に前記第１の金属層と離間して形成された第３の金属層を更に有し、
前記樹脂突起は、前記第１の金属層と前記第３の金属層の間に形成されていてもよい。
（１０）本発明に係る半導体装置において、
前記絶縁膜の上に形成された第４の金属層を更に有し、
前記第４の金属層は、前記第１の金属層と前記第３の金属層の間に配置され、
前記樹脂突起は、前記第４の金属層の上に形成されていてもよい。
（１１）本発明に係る半導体装置において、
前記樹脂突起は、前記第１の金属層の前記第１の部分と前記第１の金属層の第２の部分の間に位置する、前記第１の金属層の第３の部分の上に形成されていてもよい。
以下に、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態のみに限定されるものではない。本発明は、以下の実施の形態および変形例を自由に組み合わせたものを含むものとする。
１． 第１の実施の形態
１．１ 半導体装置
以下、図面を参照して、第１の実施の形態に係る半導体装置について説明する。
図１（Ａ）は、本実施の形態に係る半導体装置１００を模式的に示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す半導体装置１００のＩＢ−ＩＢ線の要部を模式的に示す断面図である。
本実施の形態に係る半導体装置１００は、図１（Ａ）に示すように、集積回路１２が形成され、第１の面１１を有した半導体基板１０と、半導体基板１０の第１の面１１に形成され、集積回路１２に電気的に接続された電極１４と、半導体基板１０の第１の面１１に形成され、電極１４上に開口部を有する絶縁膜１６と、電極１４の上（若しくは電極１４の半導体基板１０と対向する面とは反対側の面）から絶縁膜１６の上（若しくは絶縁膜１６の半導体基板１０と対向する面とは反対側の面）に至り、少なくとも開口部１６ａを覆うように形成された第１の金属層１７と、第１の金属層１７に隣接して形成された樹脂突起１８と、第１の金属層１７の上（若しくは第１の金属層１７の絶縁膜１６と対向する面とは反対側の面）から樹脂突起１８の上（樹脂突起１８の前記絶縁膜と対向する面とは反対側の面）に至るように形成された第２の金属層２０と、を含む。
半導体基板１０は、図１（Ａ）に示すように、チップ状をなしていてもよい。すなわち、半導体基板１０は半導体チップであってもよい。あるいは、半導体基板１０は、ウエハ状をなしていてもよい（図示せず）。ここで、図１（Ｂ）に示すように、半導体基板１０の一方の面を第１の面１１とする。半導体基板１０は、例えばシリコン基板であってもよい。このとき、半導体基板１０は、複数の半導体装置となる領域を含んでいてもよい。図１（Ｂ）に示すように、半導体基板１０には、集積回路１２が形成される。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体基板１０がチップ状をなす場合、図１（Ａ）に示すように、半導体基板１０の集積回路１２が形成された面（能動面）は矩形をなしていてもよい。
半導体基板１０は、図１（Ｂ）に示すように、第１の面１１上に電極１４を有する。電極１４は、半導体基板１０の内部に形成された集積回路１２と内部配線（図示せず）によって電気的に接続されていてもよい。電極１４は、半導体基板１０の内部配線の一部であってもよい。電極１４が形成される領域は特に限定されるものではなく、集積回路１２が形成される領域以外において、形成されていてもよい。また、電極１４は、集積回路１２が形成される領域において形成されていてもよい。また半導体基板１０の能動面が矩形をなす場合、電極１４は、例えば、該矩形の長辺および短辺のいずれか一方に沿って配列されていてもよい。電極１４は、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属で形成されていてもよい。また、図１（Ａ）に示すように、半導体装置１００は、複数の電極１４を含んでいてもよい。
半導体基板１０は、図１（Ｂ）に示すように、絶縁膜１６を有する。絶縁膜１６はパッシベーション膜であってもよい。絶縁膜１６は、電極１４の少なくとも一部を露出させるように形成されていてもよい。絶縁膜１６は、図１（Ｂ）に示すように、電極１４の少なくとも一部（第１の部分）の上に位置する開口部１６ａを有する。絶縁膜１６は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、絶縁膜１６は、ポリイミド樹脂などの有機絶縁膜であってもよい。
第１の金属層１７は、図１（Ｂ）に示すように、電極１４の開口部１６ａの下に位置する部分の上から絶縁膜１６の上に至るように形成される。第１の金属膜１７は、開口部１６ａの内部の電極１４が露出した部分がなくなるように、少なくとも開口部１６ａのすべての領域を覆うことができる。よって、第１の金属膜１７は、開口部１６ａ内部のみに形成されていてもよい（図示せず）。ここで、図１（Ｂ）に示すように、第１の金属層１７の電極１４の上に形成された部分を第１の部分１９としてもよい。第１の金属層１７の形状は特に限定されず、図１（Ｂ）に示すように、後述される第２の金属層２０の延びる方向に延びていてもよい。また、後述される樹脂突起１８の形成される領域まで延びていてもよいし、絶縁膜１６上における開口部１６ａと樹脂突起１８の形成される領域との間の領域まで延びていてもよい（図示せず）。第１の金属層１７は、後述される現像液５０で腐食されにくい性質を有する材料から形成される。例えば、第１の金属層１７は、耐アルカリ性を有し、導電性を有する材料から形成される。具体的には、第１の金属層１７は、チタンタングステン（Ｔｉ−Ｗ）を含む層から形成される。また、図１（Ａ）に示すように、半導体装置１００は、複数の第１の金属層１７を含んでいてもよい。
樹脂突起１８は、図１（Ｂ）に示すように、半導体基板１０の電極１４が形成された面において、第１の金属層１７に隣接して形成される。本発明において隣接して形成されるとは、図１（Ｂ）に示すように、第１の金属層１７と樹脂突起１８とが接触している状態と、第１の金属層１７と樹脂突起１８とが接触していない状態（図示せず）とを含んでいてもよい。樹脂突起１８は、絶縁膜１６上に形成されてもよい。樹脂突起１８が形成される位置は特に限定されるものではなく、例えば、半導体基板１０の端部に沿って電極１４が形成される場合、電極１４よりも中央側に樹脂突起１８が形成されていてもよい。また、例えば、半導体基板１０の外形が矩形をなす場合、図１（Ａ）に示すように、樹脂突起１８は、その長辺に沿って延びるように形成されていてもよい。また、樹脂突起１８の形状は、特に限定されるものではない。図１（Ｂ）に示すように、樹脂突起１８の表面は、曲面になっていてもよい。例えば、樹脂突起１８の絶縁膜１１と対向する面とは反対側の面が曲面となっていてもよい。このとき、樹脂突起１８の、後述される第２の金属層２０がオーバーラップした部分における断面は、略半円状をなしていてもよい。樹脂突起１８の材料は特に限定されず、既に公知となっているいずれかの材料を適用することができる。例えば、樹脂突起１８は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、フェノール樹脂等の樹脂で形成されていてもよい。また、図１（Ａ）に示すように、半導体装置１００は、複数の樹脂突起１８を含んでいてもよい。
第２の金属層２０は、図１（Ｂ）に示すように、第１の金属層及び電極１４と電気的に接続され、樹脂突起１８上に至るように形成される。第２の金属層２０は配線であってもよい。図１（Ｂ）に示すように、第１の金属層１７の電極１４とオーバーラップしている部分（第１の部分）の上から樹脂突起１８の上に至るように形成されてもよい。第１の金属層１７が樹脂突起１８を形成する領域に隣接するまで形成されていない場合、第１の金属層１７の上から絶縁膜１６の上を介して樹脂突起１８の上まで至るように形成されてもよい（図示せず）。第２の金属層２０の構造及び材料は、特に限定されるものではない。例えば、第２の金属層２０は、単層で形成されていてもよい。あるいは、図１（Ｂ）に示すように、第２の金属層２０は、複数層で形成されていてもよい。このとき、第２の金属層２０は、例えば、チタンタングステン（Ｔｉ−Ｗ）またはチタン（Ｔｉ）によって形成された第１の層２６と、金（Ａｕ）によって形成された第２の層２７とを含んでいてもよい。また、図１（Ａ）に示すように、半導体装置１００は、複数の第２の金属層２０を含んでいてもよい。このとき、複数の第２の金属層２０が、１つの樹脂突起１８を乗り越えるように形成されていてもよい。また、１つの樹脂突起１８に、１つの第２の金属層２０のみが形成されてもよい（図示せず）。１つの樹脂突起１８に、１つの第２の金属層２０のみが形成されている場合、樹脂突起１８は半球状の形状であってもよい（図示せず）。
本実施の形態に係る半導体装置１００は、例えば、以下の特徴を有する。
本実施の形態に係る半導体装置１００よれば、その製造工程において、開口部１６ａ内の電極１４の表面を第１の金属層１７によって保護することができる。製造工程の詳細は後述される。
以上より、本実施の形態に係る半導体装置１００によれば、電極１４と配線である第２の金属層２０との接続信頼性の高い半導体装置を提供することができる。
１．２． 半導体装置の製造方法
以下、図面を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
図２〜図４は、本実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。
本実施の形態に係る半導体装置の製造方法は、図２〜図４に示すように、半導体基板１０と、半導体基板１０の第１の面１１の上に設けられた電極１４と、第１の面１１の上に設けられ、電極１４の上に位置する開口部１６ａを有する絶縁膜１６と、を有する構造体１を用意する工程と、開口部１６ａの内側に位置する電極１４の上（若しくは電極１４の半導体基板１０と対向する面とは反対側の面）から絶縁膜１６の上（若しくは絶縁膜１６の半導体基板１０と対向する面とは反対側の面）に至るまで第１の金属層１７を形成する工程と、第１の金属層１７を形成する工程の後、電極１４及び第１の金属層１７の上（電極１７の絶縁膜１６と対向する面とは反対側の面）、並びに絶縁膜１６の上に樹脂層３０を形成する工程と、樹脂層３０の少なくとも電極１４及び第１の金属層１７の上に位置する部分を除去して、樹脂突起１８を形成する工程と、第１の金属層１７の上から樹脂突起１８の上に至るまで、電極１４と電気的に接続する第２の金属層２０を形成する工程と、を有する。
図２（Ａ）に示すように、半導体基板１０（半導体ウエハまたはチップ）の上に電極１４と絶縁膜１６を有した構造体１を用意する。電極１４と絶縁膜１６との詳細な構成は、上述されているために省略する。
図２（Ｂ）に示すように、開口部１６ａの内側に位置する電極１４の上から絶縁膜１６上に至るまで、第１の金属層１７を形成する。その形成には、公知の技術を用いることができ、例えばスパッタリングを適用してもよい。その後、所望の形状にパターニング（エッチング）され、第１の金属層１７が形成される。ここで、第１の金属層１７は、少なくとも開口部１６ａの内側に位置する電極１４を覆うようにパターニングされる。
第１の金属層１７の形成後、図３（Ａ）に示すように、電極１４及び第１の金属層１７の上、並びに絶縁膜１６の上に、樹脂前駆体層である樹脂層３０が形成される。樹脂層３０は、構造体１１の第１の面１１の上方において全面的に塗布されて形成されてもよい。また、樹脂層３０は、塗布された後、プリベークされてもよい。樹脂層３０は、例えばシート状物であってもよい。樹脂層３０は、熱硬化性を有したものであってもよいし、光硬化性を有したものであってもよい。以下の本実施の形態では、熱硬化性を有した樹脂層３０を用いた場合の製造方法の一例について後述する。樹脂層３０は、感光性樹脂であってもよい。例えば、樹脂層３０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、フェノール樹脂、アクリル樹脂等の樹脂であってもよい。
樹脂突起１８を形成する工程は、図３（Ｂ）および図３（Ｃ）に示すように、樹脂層３０上に図示しない樹脂層３０をパターニングする工程と、樹脂層３０の一部（第２の部分）を現像液５０によって現像して除去し、樹脂層３０を所望の形状に成形する工程とを含む。
図３（Ｂ）に示すように、樹脂層３０上に、開口部３１ａを有したマスク３１を所定の位置に位置決めして配置する。ここで、樹脂層３０がポジ型のレジストである場合、マスク３１は、樹脂突起１８の形成される領域において樹脂層３０が露光処理されるように配置される。図示はしないが、樹脂層３０がネガ型のレジストである場合は、樹脂突起１８の形成される領域においてマスク３１が配置されてもよい。マスク３１は、遮光性を有していればよく、例えば、クロム等の遮光膜が形成されたガラス板であってもよい。マスク３１が所定配置に配置された後、図示しない光源ランプから例えば紫外線４０の照射が行われて、露光処理が行われる。露光処理によって、開口部３１ａ内で露光された樹脂層３０ａの部分（第１の部分）が硬化してもよい。
ここで樹脂突起１８が形成される領域を、領域１８ａとする。図３（Ｂ）に示すように、マスク３１の露光させる領域である開口部３１ａが配置される領域を領域１８ａとしてもよい。つまりは、領域１８ａは設計上設けられる領域であって、後述される製造工程において、樹脂層３０ａを加熱して変形させて樹脂突起１８を形成する際、加熱された樹脂層３０ａが扁平変形して水平方向に広がることのできる領域であってもよい。
図３（Ｃ）に示すように、露光処理の後に、樹脂層３０ａ以外の樹脂層３０が、現像液５０を用いた現像処理によって現像され、除去される。ここで、少なくとも第１の金属層１７の第１の部分１９の上に形成された樹脂層３０（第２の部分）除去される。現像液５０は、電極１４に対する腐食性の方が、第１の金属層１７に対する腐食性よりも強い現像液を用いる。ここで、現像液５０は、アルカリ性の現像液であってもよい。現像液５０は、例えば、有機アルカリ現像液であってもよい。上述のように、アルカリ性の現像液は、アルミニウム等の金属に対して強い腐食性を有している。しかしながら、本実施の形態に係る現像処理においては、現像液５０に腐食されにくいチタンタングステンを含む第１の金属層１７がアルミニウムを含む電極１４を覆うように形成されている。これによって、電極１４を現像液５０から保護することができる。つまりは、第１の金属層１７によって、製造工程における電極１４の上面のダメージを無くすことができるため、第１の金属層１７を形成することにより、電極１４と、配線である第２の金属層２０との接続信頼性が保たれる。
樹脂突起１８を形成する工程は、図４（Ａ）および図４（Ｂ）に示すように、加熱処理を行うことによって、樹脂層３０ａを変形させる工程をさらに含む。
加熱する手段は特に限定されず、例えば、図４（Ａ）に示すように、図示しない熱源から赤外線４１を照射することによって樹脂層３０ａを加熱してもよい。樹脂層３０ａが加熱されることによって粘性が低下し、樹脂層３０ａの自重と表面張力の作用によって、樹脂層３０ａは形状を変形することができる。その結果、図４（Ｂ）に示すように、上面形状が滑らかな曲線を有し、その断面が略半円形状である樹脂突起１８が形成される。
樹脂突起１８が形成された後、図４（Ｃ）に示すように、第２の金属層２０が第１の金属層１７の上から樹脂突起１８の上に至るまで形成される。ここで、第２の金属層２０は、第１の金属層１７を介して電極１４と電気的に接続される。第２の金属層２０は、例えば、スパッタ法によって、金属からなる導電膜を第１の金属層１７の電極１４とオーバーラップした部分および樹脂突起１８の上面を含む構造体１の表面に全面的に形成し（図示せず）、パターニング（エッチング）して、所定の形状に形成されてもよい。上述のように、第２の金属層２０は、例えば、金を含む単層で形成されてもよいし、チタンタングステンからなる第１の層２６及び金からなる第２の層２７を含む複数層で形成されてもよい。また、図１（Ｂ）及び図４（Ｃ）では、第１の金属層１７が第２の金属層２０から突出している部分を有するように図示しているが、これに限らず、第１の金属層１７の絶縁膜１６と対向する面とは反対側の面が全て第２の金属層２０に覆われるように、第２の金属層２０を形成してもよい。
第２の金属層２０が形成された後、半導体基板１０が半導体ウエハである場合、所望のサイズに切断され、半導体装置１００を形成してもよい（図示せず）。
本実施の形態に係る半導体装置の製造方法は、例えば、以下の特徴を有する。
本実施の形態に係る半導体装置の製造方法よれば、製造工程において、現像液５０から開口部１６ａの内側に位置する電極１４の露出部を第１の金属層１７によって保護することができる。また、アルミニウムを含む電極１４のダメージによる電極１４と金を含む配線（第２の金属層２０）と間におけるＡｌ−Ａｕ拡散を防止し、電極１４と配線（第２の金属層２０）との接続信頼性や耐熱性を保つことができる。
以上より、本実施の形態に係る半導体装置の製造方法によれば、電極と配線との接続信頼性の高い半導体装置の製造方法を提供することができる。
２．第２の実施の形態
２．１ 半導体装置
以下、図面を参照して、第２の実施の形態に係る半導体装置について説明する。
図５（Ａ）は、本実施の形態に係る半導体装置２００を模式的に示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す半導体装置２００のＶＢ−ＶＢ線の要部を模式的に示す断面図である。
本実施の形態では、半導体装置２００が、絶縁膜１６の上（絶縁膜１６の半導体基板１０と対向する面とは反対側の面）に第１の金属層１７に離間して形成された第３の金属層２１を更に有し、樹脂突起１８は、第１の金属層１７と第３の金属層２１の間に形成されている点で第１の実施の形態と異なる。以下に、第１の実施の形態と本実施の形態と異なる構成について説明する。なお、後述される第２の実施の形態に係る半導体装置に関して、第１の実施の形態と同様の構成と、同様の製造方法等については、同一の符号を付して、その詳細な説明を省略する。
第１の金属層１７は、図５（Ｂ）に示すように、開口部１６ａの内側に位置する電極１４の上から絶縁膜１６の上に至るまで形成される。ここで、図５（Ｂ）に示すように、第１の金属層１７の縁部であって、樹脂突起１８が形成される領域１８ａに面した縁部を縁部１７ａとする。本実施の形態に係る第１の金属層１７は、縁部１７ａが領域１８ａに隣接するように形成される。縁部１７ａは、領域１８ａに隣接するように形成されていればよく、図５（Ｂ）に示すように、樹脂突起１８に接触していてもよいし、また樹脂突起１８に接触していなくてもよい（図示せず）。
第３の金属層２１は、図５（Ａ）に示すように、絶縁膜１６上において第１の金属層１７に離間して形成される。第３の金属層２１は、図５（Ｂ）に示すように、領域１８ａを挟んで、第１の金属層１７と反対の領域に配置される。ここで、第３の金属層２１の縁部であって、樹脂突起１８が形成される領域に面した縁部を縁部２１ａとする。第３の金属層２１は、縁部２１ａが領域１８ａに隣接するように形成される。縁部２１ａは、領域１８ａに隣接するように形成されていればよく、図５（Ｂ）に示すように、樹脂突起１８に接触していてもよく、また樹脂突起１８に接触していなくてもよい（図示せず）。第３の金属層２１の形状は、特に限定されるものではなく、例えば、図５（Ｂ）に示すように、第２の金属層２０の延びる方向に延びるように形成されてもよい。第３の金属層２１は、第１の金属層１７と同じ材料によって構成されていてもよく、例えば、チタンタングステン（Ｔｉ−Ｗ）を含む層から形成されていてもよい。しかしながら、特に限定されるものではなく、公知の配線に用いられる金属を用いてもよい。また、図５（Ａ）に示すように、半導体装置２００は、複数の第３の金属層２１を含んでいてもよい。また、図５（Ｂ）では、第３の金属層２１が第２の金属層２０から突出している部分を有するように図示しているが、これに限らず、第３の金属層２１の絶縁膜１６と対向する面とは反対側の面が全て第２の金属層２０に覆われるように、第２の金属層２０を形成してもよい。
縁部１７ａおよび２１ａが樹脂突起１８に接触していない場合とは、例えば、樹脂層３０ａが加熱され変形する際に、領域１８ａの周縁部まで変形しなかった場合であってもよい。詳細は、後述される。
本実施の形態に係る樹脂突起１８は、図５（Ｂ）に示すように、第１の金属層１７と第３の金属層２１との間に形成される。
本実施の形態に係る半導体装置２００は、第１の実施の形態と同様の特徴を有し、例えば、以下の特徴を更に有する。
本実施の形態に係る半導体装置２００よれば、第１の金属層１７と、第３の金属層２１を、樹脂突起１８の形成される領域１８ａに隣接するように設けることにより、樹脂突起１８を形成する際、樹脂突起１８が領域１８ａ以外の領域に変形して形成されることを防止することができる。つまりは、樹脂突起１８の形状を物理的に制御することができる。なお、樹脂突起１８の形状を制御する工程の詳細は後述される。
以上より、本実施の形態に係る半導体装置２００によれば、電極と配線との接続信頼性の高く、かつ、形状が制御された樹脂突起１８を有した半導体装置を提供することができる。
２．２ 半導体装置の製造方法
以下、図面を参照して、第２の実施の形態に係る半導体装置の製造方法について説明する。
図６および図７は、本実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。
本実施の形態では、第３の金属層２１を形成する工程を更に有し、第１の金属層１７と第３の金属層２１との間に樹脂突起１８が形成される点で第１の実施の形態と異なる。以下に、第１の実施の形態と本実施の形態と異なる構成について説明する。なお、本実施の形態に係る半導体装置の製造方法において、第１の実施の形態と同様の構成および同一の製造方法等については、同一の符号を付して、その詳細な説明を省略する。
本実施の形態に係る半導体装置の製造方法においても第１の実施の形態と同様に、開口部１６ａの内側に位置する電極１４の上から絶縁膜１６上に至るまで、第１の金属層１７を形成する。その構成の詳細は、上述した通りである。更に、本実施の形態に係る半導体装置の製造方法においては、図６（Ａ）に示すように、樹脂突起１８が形成される領域１８ａに縁部１７ａが隣接するように形成される。
第３の金属層２１は、図６（Ａ）に示すように、領域１８ａを挟んで、第１の金属層１７に離間して形成される。第３の金属層２１の領域１８ａに面した縁部２１ａも縁部１７ａと対向するように、領域１８ａに隣接して形成される。このとき、第１の金属層１７と第３の金属層２１は同一の工程で形成されてもよい。第３の金属層２１は、第１の金属層１７と同じ材料を用いてもよい。
本実施の形態に係る樹脂突起１８を形成する工程は、上述のように、第１の金属層１７と第３の金属層２１との間に樹脂突起１８を形成することを含む。図６（Ｂ）に示すように、第１の実施の形態と同様に樹脂層３０が形成される。樹脂層３０の露光処理を行うために、マスク３１が配置されるが、本実施の形態においては、マスク３１の開口部３１ａは、図６（Ｂ）に示すように、領域１８ａの周縁部に位置するように形成されてもよい。これによって、樹脂突起１８は、第１の金属層１７と第３の金属層２１との間に形成されることができる。図示はされないが、開口部３１ａは、領域１８ａの周縁部よりも内側に配置されていてもよい。
本実施の形態に係る樹脂突起１８を形成する工程は、第１の実施の形態と同様に、樹脂層３０ａを露光処理した後、現像液５０によって現像処理することを含む（図３（Ｂ）および図３（Ｃ）参照）。現像処理された後、図７（Ａ）に示すように、樹脂層３０ａは、縁部１７ａと縁部２１ａとの間に位置する。ここで、開口部３１ａを、領域１８ａの周縁部よりも内側に配置した場合は、樹脂層３０ａは、縁部１７ａと縁部２１ａと接触しない（図示せず）。
本実施の形態に係る樹脂突起１８を形成する工程は、第１の実施の形態と同様、図７（Ｂ）および図７（Ｃ）に示すように、加熱処理を行うことによって、樹脂層３０ａを変形させる工程をさらに含む。
加熱する手段は特に限定されず、例えば、図７（Ｂ）に示すように、図示しない熱源から赤外線４１を照射することによって樹脂層３０ａを加熱してもよい。樹脂層３０ａが加熱されることによって粘性が低下し、樹脂層３０ａの自重と表面張力の作用によって、樹脂層３０ａは形状を変形することができる。このとき、樹脂層３０ａは、水平方向においては変形（例えば扁平変形）を行おうとする。しかしながら、樹脂層３０ａは、第１の金属層１７と第３の金属層２１の縁部１７ａおよび２１ａとの段差によって挟まれているため、樹脂層３０ａの過度の変形を防ぐことができ、樹脂層３０ａの変形を領域１８ａ内にとどめることができる。つまりは、樹脂突起１８の形状を制御することができる。
また、第１の金属層１７と第３の金属層２１は、樹脂に対して撥液性を有する金属からなる。つまり、樹脂層３０ａは、同じく樹脂から形成される絶縁膜１６に対して大きい濡れ性を有しているのに対し、金属からなる第１の金属層１７と第３の金属層２１に対して小さい濡れ性を有している。言い換えれば、樹脂層３０ａの第１の金属層１７と第３の金属層２１に対する濡れ性を示す接触角θが大きい。その結果、表面張力が作用するために、樹脂突起１８の形状の制御性が向上し、図７（Ｃ）に示すように、領域１８ａ内に、形状が制御された樹脂突起１８を形成することができる。
ここで、樹脂層３０ａが、領域１８ａよりも内側に形成されている場合は、樹脂層３０ａが縁部１７ａおよび２１ａに接触するまで変形をし、縁部１７ａおよび２１ａに接触したことで変形を止めてもよい。また、樹脂層３０ａが縁部１７ａおよび２１ａに接触する前に所望の形状となった場合は、接触する前に変形を止めてもよい（図示せず）。
以上の工程によって、本実施の形態に係る半導体装置２００を製造してもよい。
本実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様の特徴を有し、例えば、以下の特徴を更に有する。
本実施の形態に係る半導体装置の製造方法よれば、樹脂突起１８を形成する工程において、樹脂層３０ａを加熱し、変形させる際、第１の金属層１７と第３の金属層２１によって、樹脂層３０ａの変形を領域１８ａ内にとどめることができる。つまりは、樹脂突起１８の変形を制御することができるため、所望の形状を有した樹脂突起１８を形成することができる。
以上より、本実施の形態に係る半導体装置の製造方法によれば、電極と配線との接続信頼性の高く、かつ、形状が制御された樹脂突起１８を有した半導体装置の製造方法を提供することができる。
２．３ 変形例
以下、図面を参照して、第２の実施の形態の変形例に係る半導体装置およびその製造方法について説明する。
図８（Ａ）は、本実施の形態に係る半導体装置２００の変形例を模式的に示す平面図であり、図８（Ｂ）は、図８（Ａ）に示す半導体装置２００の変形例のＶＩＩＩＢ−ＶＩＩＩＢ線断面図である。
本変形例では、絶縁膜１６の上に形成された第４の金属層２２を更に有し、第４の金属層２２は、第１の金属層１７と第３の金属層２１の間に配置され、樹脂突起１８は、第４の金属層２２の上に形成される点で第２の実施の形態と異なる。以下に、第２の実施の形態と本変形例と異なる構成について説明する。なお、本変形例に係る半導体装置と、その製造方法において、第２の実施の形態と同様の構成およびその製造方法等は、同一の符号を付して、詳細な説明を省略する。
第４の金属層２２は、図８（Ａ）および図８（Ｂ）に示すように、第１の金属層１７と第３の金属層２１との間に形成される。つまり、第４の金属層２２は、樹脂突起１８が形成される領域１８ａ内において、第１の金属層１７および第３の金属層２１と離間して形成されればよい。第４の金属層２２は、第３の金属層２２と同じ材料を用いて、第１の金属層１７および第３の金属層２１を形成する際に同時に形成されてもよい。また、図８（Ａ）に示すように、半導体装置２００は、複数の第４の金属層２２を含んでいてもよい。
本変形例に係る半導体装置およびその製造方法は、第２の実施の形態と同様の特徴を有し、例えば、以下の特徴を更に有する。
本変形例に係る半導体装置およびその製造方法よれば、小さい濡れ性を持つ第４の金属層２２を領域１８ａ内に形成する。これによれば、樹脂突起１８を形成する工程において、樹脂層３０ａを加熱処理して変形させる際、第４の金属層２２上と、第１の金属層１７および第３の金属層２１と第４の金属層２２との間において露出している絶縁膜１６との濡れ性の違いを用いて、樹脂層３０ａの変形を制御することができる。つまりは、第４の金属層２２を形成することによって、変形を促進したい領域１８ａの中央部と、変形を制御したい領域１８ａの周縁部とを形成することができる。その結果、所望の形状を有した樹脂突起１８を形成することができる。
以上より、本変形例に係る半導体装置およびその製造方法によれば、電極と配線との接続信頼性の高く、かつ、形状が制御された樹脂突起１８を有した半導体装置の製造方法を提供することができる。
３． 第３の実施の形態
３．１ 半導体装置
以下、図面を参照して、第３の実施の形態に係る半導体装置について説明する。
図９（Ａ）は、本実施の形態に係る半導体装置３００を模式的に示す平面図であり、図９（Ｂ）は、図９（Ａ）に示す半導体装置３００のＩＸ−ＩＸＢ線断面図である。
本実施の形態では、半導体装置３００が、絶縁膜１６の上に第１の金属層１７が第１の金属層１７の第１の部分１９と、第１の金属層１７の第２の部分２４との間に位置する第３の部分２３を有し、樹脂突起１８は、第３の部分２３の上に形成されている点で第１の実施の形態と異なる。以下に、第１の実施の形態と本実施の形態と異なる構成について説明する。なお、後述される第３の実施の形態に係る半導体装置に関して、第１の実施の形態と同様の構成と、同様の製造方法等については、同一の符号を付して、その詳細な説明を省略する。
第２の部分２４は、図９（Ａ）に示すように、第１の金属層１７の一部である。第３の部分２３は、図９（Ａ）に示すように、第１の金属層１７の一部であり、第１の金属層１７の第１の部分１９と第１の部分２４の間に位置する。言い換えれば、第２の部分２４は、第３の部分２３から連続して形成された部分である。第３の部分２３は、図９（Ｂ）に示すように、樹脂突起１８が形成される領域１８ａである。また、図９（Ａ）に示すように、半導体装置３００は、複数の第１の金属層１７を含み、それぞれの第１の金属層１７が第２の部分２４と第３の部分２３を含んでも良い。
第２の金属層２０は、図９（Ｂ）に示すように、第２の部分２４とオーバーラップするように形成されてもよいし、オーバーラップしていなくてもよい（図示せず）。
図９（Ｂ）に示すように、第２の部分２４の上面部または第２の部分２４にオーバーラップした第２の金属層２０の上面部からなるパッド部２５は、例えば、半導体装置３００の電気的特性検査を行うために、十分な大きさを有していてもよい。パッド部２５は、第３の部分２３を含む第１の金属層１７を介して電極１４と電気的に接続されている。更に、パッド部２５は、表面に物理的ダメージを受けた場合であっても、電極１４と第２の金属層２０の樹脂突起１８とオーバーラップした部分における導通には影響を与えない。これによれば、パッド部２５は、電気的特性検査の検査用パッドとして用いることができる。
本実施の形態に係る半導体装置３００は、第１の実施の形態と同様の特徴を有し、例えば、以下の特徴を更に有する。
本実施の形態に係る半導体装置によれば、樹脂突起１８が第３の部分２３の上に形成されるために、形状が制御された樹脂突起１８を有する半導体装置を提供することができる。詳細は後述される。
本実施の形態に係る半導体装置によれば、検査用パッドとして用いることができるパッド部２５を有した半導体装置を提供することができる。
例えば、電極１４と、電極１４と電気的に接続される集積回路１２との導通検査においては、第２の部分２４を検査用パッドとして用いることができる。電極１４上の第１の金属層１７と第２の金属層２０、および第２の金属層２０の樹脂突起１８とオーバーラップした部分に対して検査用プローブを押し当てて検査を行い、表面に物理的ダメージを与えた場合、半導体装置の電気的接続の信頼性を低下させる恐れがある。これに対し、第２の部分２４に検査用プローブが押し当てられ、物理的ダメージを与えられた場合であっても、電気的接続の信頼性を低下させることはない。また、第２の部分２４は、検査プローブのアライメントが容易するため、十分な面積を有するように形成することができるため、電気的特性検査を容易に行うことができる。
また、例えば、半導体装置が、ＲＯＭ等の記憶媒体からなる素子を有するドライバー装置である場合、信頼性を検査するために、一度ＲＯＭに対してデータを入力し、半導体装置に加熱処理を行い、加熱されたＲＯＭよりデータを出力し、データの変化がないことを確認する検査が行われる。この場合、第２の部分２４をデータの出力用パッドとして用いてもよい。
以上より、本実施の形態に係る半導体装置３００によれば、電極と配線との接続信頼性の高く、形状が制御された樹脂突起１８を有し、電気的特性検査を容易に、かつ安全に行うことができる半導体装置を提供することができる。
３．２ 半導体装置の製造方法
以下、図面を参照して、第３の実施の形態に係る半導体装置の製造方法について説明する。
図１０は、本実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。
本実施の形態では、絶縁膜１６の上に第１の金属層１７が第１の金属層１７の第１の部分１９と、第１の金属層１７の第２の部分２４との間に位置する第３の部分２３を有し、樹脂突起１８は、第３の部分２３の上に形成される点で第１の実施の形態と異なる。以下に、第１の実施の形態と本実施の形態と異なる構成について説明する。なお、本実施の形態に係る半導体装置の製造方法において、第１の実施の形態と同様の構成および同様の製造方法等については、同一の符号を付して、その詳細な説明を省略する。
本実施の形態に係る半導体装置の製造方法においては、第１の金属層１７が第２の部分２４と、第１の金属層１７の電極１４の上に位置する第１の部分１９との間に位置する第３の部分２３を、有するように形成する。
上述のように、本実施の形態に係る半導体装置３００において、樹脂突起１８は第３の部分２３の上に形成される（図９（Ｂ）参照）。第１の実施の形態と同様に、樹脂層３０を形成し、マスク３１の開口部３１ａが、第３の部分２３の上方に位置するように、マスク３１を配置し、露光処理と現像処理を行う（図３参照）。図１０（Ａ）に示すように、第３の部分２３の上に樹脂層３０ａを形成した後、加熱処理を行い、図１０（Ｂ）に示すように、樹脂層３０ａを変形させて樹脂突起１８を形成する。ここで、樹脂層３０ａが変形を行う際、図１０（Ａ）に示すように、樹脂層３０ａの底面との接触部分は全て金属である第３の部分２３である。上述のように、樹脂層３０ａは、樹脂からなるため、金属に対して小さな濡れ性を有している。樹脂層３０ａの第３の部分２３との接触部分の全面で表面張力が作用することによって、樹脂層３０ａの変形を抑制制御することができる。その結果、樹脂突起１８の形状の制御性が向上し、図１０（Ｂ）に示すように、領域１８ａ内に、形状が制御された樹脂突起１８を形成することができる。樹脂突起１８を形成後、図１０（Ｃ）に示すように、第２の金属層２０を形成する。ここで、第２の金属層２０は、第２の部分２４にオーバーラップさせてもよい。図示はしないが、第２の金属層２０は、第２の部分２４にオーバーラップさせなくてもよい。よって、第２の部分２４の上面をパッド部２５としてもよいし、第２の金属層２０の第２の部分２４とオーバーラップした部分をパッド部２５としてもよい。
以上の工程によって、本実施の形態に係る半導体装置３００を製造してもよい。
本実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様の特徴を有し、例えば、以下の特徴を更に有する。
本実施の形態に係る半導体装置によれば、検査用パッドとして用いることができるパッド部２５を有した半導体装置の製造方法を提供することができる。
本実施の形態に係る半導体装置の製造方法よれば、樹脂突起１８を形成する工程において、樹脂層３０ａを加熱し、変形させる際、第３の部分２３によって、樹脂層３０ａの変形を制御することができる。つまりは、樹脂突起１８の変形を制御することができる。よって、所望の形状を有した樹脂突起１８を形成することができる半導体装置の製造方法を提供することができる。
以上より、本実施の形態に係る半導体装置の製造方法によれば、電極と配線との接続信頼性の高く、形状が制御された樹脂突起１８を有し、電気的特性検査を容易に、かつ安全に行うことができる半導体装置の製造方法を提供することができる。
上記のように、本発明の実施の形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
図１（Ａ）は、本発明の第１の実施の形態に係る半導体装置１００を模式的に示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す半導体装置１００のＩＢ−ＩＢ線の要部を模式的に示す断面図である。 図２（Ａ）および図２（Ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。 図３（Ａ）〜図３（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。 図４（Ａ）〜図４（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。 図５（Ａ）は、本発明の第２の実施の形態に係る半導体装置２００を模式的に示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す半導体装置２００のＶＢ−ＶＢ線の要部を模式的に示す断面図である。 図６（Ａ）および図６（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。 図７（Ａ）〜図７（Ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。 図８（Ａ）は、本発明の第２の実施の形態の変形例を模式的に示す平面図であり、図８（Ｂ）は、図８（Ａ）に示す半導体装置２００のＶＩＩＩＢ−ＶＩＩＩＢ線の要部を模式的に示す断面図である。 図９（Ａ）は、本発明の第３の実施の形態に係る半導体装置３００を模式的に示す平面図であり、図９（Ｂ）は、図９（Ａ）に示す半導体装置３００のＩＸＢ−ＩＸＢ線の要部を模式的に示す断面図である。 図１０（Ａ）および図１０（Ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造方法を模式的に説明する要部の断面図である。
１ 構造体、 １０ 半導体基板、１１ 第１の面、１２ 集積回路、１４ 電極、１６ 絶縁膜、１６ａ 開口部、１７ 第１の金属層、１７ａ 縁部、１８ 樹脂突起、１８ａ 領域、１９ 第１の部分、２０ 第２の金属層、２１ 第３の金属層、２１ａ 縁部、２２ 第４の金属層、２３ 第３の部分、２４ 第２の部分、２５ パッド部、３０ 樹脂層、３０ａ 樹脂層、３１ マスク、３１ａ 開口部、４０ 紫外線、４１ 赤外線、５０ 現像液、１００ 半導体装置、２００ 半導体装置、３００ 半導体装置。

Claims (9)

  1. 半導体基板と、前記半導体基板の第１の面の上に設けられた電極と、前記第１の面の上に設けられ、前記電極の第１の部分の上に位置する開口部を有する絶縁膜と、を有する構造体を用意する工程と、
    前記電極の前記第１の部分の上から前記絶縁膜の上に至るまで耐アルカリ性を有する金属で第１の金属層を形成する工程と、
    前記第１の金属層を形成する工程の後、前記電極の前記第１の部分の上に位置する前記第１の金属層の第１の部分の上、並びに前記絶縁膜の上に樹脂層を形成する工程と、
    アルカリ性の現像液を用いて前記樹脂層を現像することによって、前記樹脂層の第１の部分は残し、前記樹脂層の少なくとも前記第１の金属層の前記第１の部分の上に位置する第２の部分を除去して、樹脂突起を形成する工程と、
    前記第１の金属層の上から前記樹脂突起の上に至るまで、前記電極と電気的に接続する第２の金属層を形成する工程と、
    を有する半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記樹脂層を形成する工程の前に、前記絶縁膜の上に前記第１の金属層と離間して第３の金属層を形成する工程を更に有し、
    前記樹脂突起を形成する工程では、前記樹脂突起は、前記第１の金属層と前記第３の金属層の間に形成される半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記樹脂層を形成する工程の前に、前記絶縁膜の上に第４の金属層を形成する工程を更に有し、
    前記第４の金属層は、前記第１の金属層と前記第３の金属層の間に配置され、
    前記樹脂突起を形成する工程では、前記樹脂突起は、前記第４の金属層の上に形成される半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記樹脂突起を形成する工程では、前記樹脂突起は、前記第１の金属層の前記第１の部分と前記第１の金属層の第２の部分の間に位置する、前記第１の金属層の第３の部分の上に形成される半導体装置の製造方法。
  5. 請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法において、
    前記電極はアルミニウムを含む半導体装置の製造方法。
  6. 請求項１から請求項５のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の金属層はチタンタングステンを含む半導体装置の製造方法。
  7. 請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法において、
    前記樹脂突起を形成する工程は、アルカリ性の現像液を用いて前記樹脂層を現像する工程を含む半導体装置の製造方法。
  8. 集積回路が形成され、第１の面を有した半導体基板と、
    前記半導体基板の前記第１の面に形成され、前記集積回路に電気的に接続された電極と、
    前記半導体基板の上に形成され、前記電極の第１の部分の上に開口部を有する絶縁膜と、
    前記電極の上から前記絶縁膜の上に至り、少なくとも前記開口部を覆うように形成され、前記電極と電気的に接続された第１の金属層と、
    前記第１の金属層に隣接して形成された樹脂突起と、
    前記第１の金属層の上から前記樹脂突起の上に至るように形成された第２の金属層と、
    前記絶縁膜の上に前記第１の金属層と離間して形成された第３の金属層と、
    を含み、
    前記第１の金属層は、耐アルカリ性を有する金属であり、
    前記樹脂突起は、前記第１の金属層と前記第３の金属層の間に形成される、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記絶縁膜の上に形成された第４の金属層を更に有し、
    前記第４の金属層は、前記第１の金属層と前記第３の金属層の間に配置され、
    前記樹脂突起は、前記第４の金属層の上に形成された半導体装置。
JP2009027065A 2009-02-09 2009-02-09 半導体装置及びその製造方法 Expired - Fee Related JP4737466B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009027065A JP4737466B2 (ja) 2009-02-09 2009-02-09 半導体装置及びその製造方法
US12/686,575 US8008182B2 (en) 2009-02-09 2010-01-13 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009027065A JP4737466B2 (ja) 2009-02-09 2009-02-09 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010182991A JP2010182991A (ja) 2010-08-19
JP4737466B2 true JP4737466B2 (ja) 2011-08-03

Family

ID=42539756

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009027065A Expired - Fee Related JP4737466B2 (ja) 2009-02-09 2009-02-09 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8008182B2 (ja)
JP (1) JP4737466B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7755261B2 (en) * 2007-10-19 2010-07-13 Seiko Epson Corporation Electronic component, mounting structure thereof, and method for mounting electronic component
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
US10103069B2 (en) 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
US10222698B2 (en) 2016-07-28 2019-03-05 X-Celeprint Limited Chiplets with wicking posts
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
KR101897653B1 (ko) * 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법
US10796971B2 (en) 2018-08-13 2020-10-06 X Display Company Technology Limited Pressure-activated electrical interconnection with additive repair

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303420A (ja) * 2005-03-23 2006-11-02 Seiko Epson Corp 半導体装置の製造方法、半導体装置の実装方法及び実装構造
JP2007258518A (ja) * 2006-03-24 2007-10-04 Epson Imaging Devices Corp 半導体装置、電気光学装置及び電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261158A (en) * 1991-01-22 1993-11-16 Hughes Aircraft Company Method of forming a resilient interconnection bridge
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP4094574B2 (ja) * 2004-03-08 2008-06-04 シャープ株式会社 半導体装置及びその製造方法
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP4061506B2 (ja) * 2005-06-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法
JP4221606B2 (ja) * 2005-06-28 2009-02-12 セイコーエプソン株式会社 半導体装置の製造方法
JP4284544B2 (ja) * 2005-06-29 2009-06-24 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4232044B2 (ja) * 2005-07-05 2009-03-04 セイコーエプソン株式会社 半導体装置の製造方法
JP4645832B2 (ja) * 2005-08-02 2011-03-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2007081039A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
US7534652B2 (en) * 2005-12-27 2009-05-19 Tessera, Inc. Microelectronic elements with compliant terminal mountings and methods for making the same
JP4147433B2 (ja) * 2007-02-19 2008-09-10 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303420A (ja) * 2005-03-23 2006-11-02 Seiko Epson Corp 半導体装置の製造方法、半導体装置の実装方法及び実装構造
JP2007258518A (ja) * 2006-03-24 2007-10-04 Epson Imaging Devices Corp 半導体装置、電気光学装置及び電子機器

Also Published As

Publication number Publication date
US20100201001A1 (en) 2010-08-12
JP2010182991A (ja) 2010-08-19
US8008182B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
JP4737466B2 (ja) 半導体装置及びその製造方法
JP6635328B2 (ja) 半導体装置およびその製造方法
US8212356B2 (en) Semiconductor device having multi-layered wiring layer and fabrication process thereof
TWI495022B (zh) 半導體裝置及其製造方法
US9362245B2 (en) Package structure and fabrication method thereof
JP4145902B2 (ja) 半導体装置及びその製造方法
JP2007048971A (ja) 半導体装置の製造方法
JP5626508B2 (ja) 半導体装置および電子部品並びにそれらの製造方法
CN107527886B (zh) 用于稳定的电连接的集成电路及其制造方法
JP5464338B2 (ja) 半導体装置、電子モジュール及びそれらの製造方法
JP4654820B2 (ja) 半導体装置及び電子デバイス
JP5790916B2 (ja) 半導体装置の製造方法
JP3885890B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006303169A (ja) 半導体装置
JP5954519B2 (ja) 電子部品及び電子部品の製造方法
JP2007123426A (ja) 半導体装置及びその製造方法
JP2006019497A (ja) 半導体装置及びその製造方法
JP2007042734A (ja) 半導体装置及び電子デバイス
JP6459690B2 (ja) 電子部品及びその製造方法
JP2013058604A (ja) 半導体装置の製造方法
JP2011119460A (ja) 半導体装置およびその製造方法
JP2004281896A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2009049188A (ja) 半導体装置及びその製造方法並びに電子デバイス
JP2009076645A (ja) 半導体装置
JP2012199308A (ja) 基板の接続方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110419

R150 Certificate of patent or registration of utility model

Ref document number: 4737466

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees