JP5626508B2 - 半導体装置および電子部品並びにそれらの製造方法 - Google Patents

半導体装置および電子部品並びにそれらの製造方法 Download PDF

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Description

本発明は、半導体装置および電子部品並びにそれらの製造方法に関する。
例えば、液晶表示装置等の電子部品のガラスまたはプラスチック等からなる配線基板に実装される駆動用の半導体装置として、樹脂突起と、その上に形成された複数の配線から構成された外部端子を有する半導体装置が知られている(特許文献1)。このような半導体装置を用いることで、外部端子を配線基板に押し当てて電気的に接続する際、外部端子の樹脂突起の弾性力によって物理的ダメージを回避しながら導通性を確保することができる。
このような半導体装置の外部端子の配線構造は、互いに異なる金属からなる下地配線と、表層配線の2層構造であること知られている(特許文献1)。このような配線構造の材料としては、例えば、表層配線層には、金(Au)のように、導電性が良好で、耐腐食性や耐酸化性を有する安定的な金属材料を用いることができる。
ところで、このような半導体装置は、パッケージの小型化と、外部端子の高密度化が同時に要求される。したがって、半導体装置の外部端子が形成される面であって、電子部品に電気的接続される面は、小面積化しつつ、外部端子の数が増加している。つまりは、半導体装置の接続面において外部端子の表面の占める割合が増加している。この結果、半導体チップが、例えばガラス基板等に、樹脂等からなる接着剤を介して電気的に接続される際、接着剤と半導体装置との接着性に関して、接着剤と外部端子を構成する配線の表面との接着性が影響する。
しかしながら、外部端子の表層配線に用いられる、比較的に導電性が良好な金属は、樹脂等からなる接着剤との接着性に乏しい。したがって、外部端子数がさらに増加した場合、若しくは半導体装置の接続面において表層配線の表面の占める割合が増加した場合、半導体装置の接着剤との接着性が低下することによって、半導体装置と、被実装基板との電気的接続の信頼性を低下させる可能性がある。
特開2005−101527号公報
本発明の様態の1つは、電気的接続の信頼性が高い半導体装置を提供することにある。
本発明の様態の1つは、上記の半導体装置が実装された、信頼性の高い電子部品を提供することにある。
本発明の様態の1つは、電気的接続の信頼性が高い半導体装置の製造方法を提供することにある。
本発明の様態の1つは、信頼性が高い電子部品の製造方法を提供することにある。
(1)本発明の様態の1つである半導体装置は、
第1の面を有する半導体基板と、
前記半導体基板の前記第1の面の上に設けられた電極と、
前記半導体基板の前記第1の面の上に設けられ、前記電極の少なくとも一部とオーバーラップする開口部を有する絶縁膜と、
前記絶縁膜の上に設けられた樹脂突起と、
前記電極と電気的に接続された第1の導電層であって、少なくとも一部が前記樹脂突起の上に位置する第1の部分と、前記第1の部分以外の第2の部分を有する前記第1の導電層と、
前記第1の部分の上に設けられ、少なくとも一部が前記樹脂突起の上に位置する第2の導電層と、
前記第2の部分の上に設けられた酸化膜と、
を有する。
なお、本発明に係る記載では、「〜の上」という文言を、例えば、「特定のもの(以下「A」という)の「上」に他の特定のもの(以下「B」という)を形成する」等と用いている。本発明に係る記載では、この例のような場合に、A上に直接Bを形成するような場合と、A上に他のものを介してBを形成するような場合とが含まれるものとして、「〜の上」という文言を用いている。同様に、「〜の下」という文言は、A下に直接Bを形成するような場合と、A下に他のものを介してBを形成するような場合とが含まれるものとする。
本発明によれば、半導体装置の電気的接続の信頼性を向上することができる。通常、接着剤を用いて、半導体装置が、配線基板等の被実装基板に電気的に接続される場合、第1の導電層の樹脂突起の上に位置する部分が、被実装基板との電気的な接続部分となり、第1の導電層の電気的な接続部分以外は、接着剤との接着部分となる。本発明においては、第1の導電層の第2の部分には、接着剤との接着性が良好な酸化膜が形成される。これによれば、半導体装置と接着剤との接着性を向上させることができる。したがって、半導体装置の電気的接続の信頼性を向上することができる。
(2)本発明の様態の1つにおいて、
前記第1の部分は、前記樹脂突起の上から前記絶縁膜の上に延びるように設けられていてもよい。
これによれば、第1の導電層が、樹脂突起の上から絶縁膜の上への延びる境界部分(樹脂突起が絶縁膜に接する面の外形端部の上)において、第1の導電層と第2の導電層が形成される。このような、樹脂突起が絶縁膜に接する面の外形端部の周辺は、応力が集中しやすい。したがって、本様態によれば、半導体装置の一定の応力耐性を保ちつつ、半導体装置と接着剤との接着性を向上させた半導体装置を提供することができる。
(3)本発明の様態の1つにおいて、
前記第1の導電層は、チタン、ニッケル、クロム、銅、アルミニウムのいずれか1つを含み、
前記第2の導電層は、金、白金、銀、パラジウムのいずれか1つを含んでいてもよい。
これによれば、樹脂突起の上に位置する第1の部分には第1の導電層よりも導電性の高い第2の導電層が設けられる。したがって、電気的接続部分となる第1の部分に、第1の導電層よりも導電性が高い第2の導電層が形成されることで、半導体装置と、被実装基板との良好な導通性を確保することができる。
(4)本発明の様態の1つである電子部品は、
上記いずれか1つの半導体装置と、
前記半導体装置の前記第1の面に対向して配置されたベース基板と、前記ベース基板の前記半導体装置に対向する面に設けられた配線パターンと、を有する配線基板と、
前記半導体装置と前記配線基板の間に配置された接着層と、
を含み、
前記第1の部分の上に設けられた前記第2導電層の少なくとも一部は、前記配線パターンと電気的に接続し、
前記酸化膜と前記接着層が接触している。
本発明によれば、信頼性の高い半導体装置が電気的に接続された電子部品を提供することができる。したがって、信頼性の高い電子部品を提供することができる。
(5)本発明の様態の1つにおいて、
前記第2の導電層と前記接着層との接着性は、前記酸化膜と前記接着層との接着性よりも弱くてもよい。
(6)本発明の様態の1つである半導体装置の製造方法は、
第1の面を有する半導体基板と、前記半導体基板の前記第1の面に設けられた電極と、前記半導体基板の前記第1の面に設けられ、前記電極の少なくとも一部とオーバーラップする開口部を有する絶縁膜を有する構造体を用意する工程と、
前記絶縁膜の上に樹脂突起を形成する工程と、
前記電極と電気的に接続された第1の導電層であって、少なくとも一部が前記樹脂突起の上に位置する第1の部分と、前記第1の部分以外の第2の部分を有する前記第1の導電層を形成する工程と、
前記第1の部分に、少なくとも一部が前記樹脂突起の上に位置するように第2の導電層を形成する工程と、
前記第2の部分に酸化膜を形成する工程と、
を有する。
本発明によれば、接続信頼性の高い半導体装置の製造方法を提供することができる。
(7)本発明の様態の1つにおいて、
前記第1の部分は、前記樹脂突起の上から前記絶縁膜の上に延びるように設けられていてもよい。
(8)本発明の様態の1つである電子部品の製造方法は、
上記いずれかに記載の半導体装置の製造方法によって製造された半導体装置を準備する工程と、
前記半導体装置に対向して配置されたベース基板と、前記ベース基板の前記半導体装置に対向する面に形成された配線パターンを有する配線基板を準備する工程と、
前記半導体装置と、前記配線基板の間に接着剤を前記酸化膜と接触するように介在させる工程と、
前記半導体装置の前記第1の部分の前記第2の導電層と、前記配線基板の前記配線パターンを接触させ、前記半導体装置と、前記配線基板を電気的に接続する工程と、
を含む。
本発明によれば、接続信頼性の高い半導体装置を有する電子部品の製造方法を提供することができる。
本実施形態に係る半導体装置の要部を模式的に示す平面図および断面図。 本実施形態に係る半導体装置の要部の変形例を模式的に示す平面図。 本実施形態に係る半導体装置の製造方法を模式的に示す断面図。 本実施形態に係る半導体装置の製造方法を模式的に示す断面図。 本実施形態に係る電子部品の製造方法を模式的に示す断面図。 本実施形態に係る電子部品の一例を模式的に示す斜視図。
以下に、本発明を適用した実施形態の一例について図面を参照して説明する。ただし、本発明は以下の実施形態のみに限定されるものではない。本発明は、以下の実施形態およびその変形例を自由に組み合わせたものを含むものとする。
1. 半導体装置
以下、図面を参照して、第1の実施の形態に係る半導体装置について説明する。
図1(A)は、本実施形態に係る半導体装置100を模式的に示す平面図である。図1(B)は、図1(A)に示す半導体装置100のIB−IB線の要部を模式的に示す断面図である。
半導体基板10は、図1(A)に示すように、チップ状をなしていてもよい。すなわち、半導体基板10は半導体チップであってもよい。あるいは、半導体基板10は、複数の半導体基板10からなるウエハ状をなしていてもよい(図示せず)。例えば、導体基板10は、シリコン基板であってもよい。図示はされないが、半導体基板10には、集積回路が形成される。集積回路の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
半導体基板10がチップ状をなす場合、図1(B)に示すように、半導体基板10は、第1の面11と、第1の面11の反対側の面である第2の面12と、を有する。図1(A)および図1(B)に示すように、第1の面11は、複数の外部端子60が形成される面である。なお、複数の外部端子60は一つであってもよい。
第1の面11の上において外部端子60が形成される領域は特に限定されず、図1(A)に示すように、例えば、半導体基板10の第1の面11が長方形である場合、長辺に沿って複数設けられていてもよい。また、図示はしないが、第1の面11の短辺(長辺よりも短い辺)に沿って複数設けられていてもよい。また、図示はしないが、外部端子60は、集積回路が形成される領域上に設けられてもよいし、集積回路が形成される領域以外に形成されていてもよい。
図1(A)および図1(B)に示すように、半導体装置100は、第1の面11上に電極14を有する。電極14は、半導体基板10の内部に形成された集積回路と内部配線(図示せず)によって電気的に接続されていてもよい。電極14は、半導体基板10の内部配線の一部であってもよい。
電極14が形成される領域は、第1の面11の上である限り、特に限定されない。電極14は、集積回路が形成される領域の上方に形成されてもよい。または、電極14は、集積回路が形成される領域以外に形成されていてもよい。電極14は、図1(A)に示すように、複数形成されてもよい。また、電極14は、半導体基板10の長辺に沿って配置されていてもよい。
電極14の材質は、導電性を有する限り、特に限定されない。例えば、電極14は、アルミニウム(Al)又は銅(Cu)等の金属で形成されていてもよい。電極14は、単層の導電層であってもよいし、アルミニウム等の金属拡散を防止するバリア層を含む、複数の導電層の積層体であってもよい。
図1(B)に示すように、半導体装置100は、絶縁膜16を有する。絶縁膜16はパッシベーション膜であってもよい。絶縁膜16は、第1の面11上で、電極14の少なくとも一部を露出させるように形成されていてもよい。つまりは、絶縁膜16は、電極14の少なくとも一部とオーバーラップする開口部16aを有していてもよい。絶縁膜16は、電気的絶縁性を有する膜であれば、特に限定されない。例えば、絶縁膜16は、SiOやSiN等の無機絶縁膜であってもよい。あるいは、絶縁膜16は、ポリイミド樹脂等の有機絶縁膜であってもよい。
以下において本実施形態に係る外部端子60について説明する。
図1(B)に示すように、半導体装置100は、絶縁膜16の上に形成された樹脂突起18と、を有する。樹脂突起18が形成される位置は特に限定されるものではなく、図1(A)に示すように、樹脂突起18は、電極14に隣接して形成される。
樹脂突起18の形状は、特に限定されるものではない。図1(A)に示すように、樹脂突起18は、特定の方向に延びるように形成されていてもよい。また、図1(A)に示すように、樹脂突起18は、例えば、第1の面11の長辺に沿って延びるように形成されていてもよい。
ここで、図1(A)に示すように、樹脂突起18が延びる方向を第1の方向110とし、第1の方向110と直交する方向を第2の方向120とする。
図1(B)に示すように、樹脂突起18の表面は、曲面になっていてもよい。樹脂突起18は、第2の方向120において、図1(B)に示すように、略半円の断面形状を有していてもよい。また、図示はしないが、樹脂突起18の後述される配線層20が形成されない部分において、凹部が形成されていてもよい。凹部の深さは、特に限定されない。これによれば、外部端子の配線間の距離が大きくなり、マイグレーションを防止することができる。また、接着剤を介して、半導体装置を配線基板へ押し当てて実装する際、凹部から不要な接着剤が排出されるため、接着剤の排出性が向上する。
樹脂突起18の材料は特に限定されず、既に公知となっているいずれかの樹脂材料を適用することができる。例えば、樹脂突起18は、公知の感光性樹脂材料から形成されていてもよい。具体的には、樹脂突起18は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)、フェノール樹脂等の樹脂で形成されていてもよい。
図1(A)および図1(B)に示すように、半導体装置100は、電極14と電気的に接続され、一部が樹脂突起18の上に設けられた配線層20を有する。つまりは、図1(A)および図1(B)に示すように、配線層20は、絶縁膜16の開口部16a内の電極14に電気的に接続し、開口部16aから絶縁膜16の上を介して樹脂突起18の上に至るように設けられる。図1(B)に示すように、配線層20は、樹脂突起18の最も厚みのある部分を覆うように形成される。
図1(B)に示すように、配線層20は、電極14と電気的に接続され、一部が樹脂突起18の上に設けられた第1の導電層21を有する。図1(B)に示すように、第1の導電層21は、絶縁膜16の上と樹脂突起18の上に形成される導電膜である。第1の導電層は、配線層20の最下層に位置する下地配線であってもよい。
ここで、図1(B)に示すように第1の導電層21は、樹脂突起18の上に位置する第1の部分21aと、第1の部分21a以外の第2の部分21bを有する。以下に、第1の部分21aに係る詳細を説明する。
本実施形態に係る半導体装置は、外部端子60の樹脂突起18の上に形成された配線層を、配線基板等の被実装基板の配線パターン等の電気的接続部に押し当てて、樹脂突起18および配線層20を弾性的に変形させることにより、配線層20の一部と、被実装基板の配線パターンとを接触させる。これによって、半導体装置を、被実装基板に電気的に接続させることができる。
ここで、本実施形態に係る第1の部分21aとは、電気的に接続される際、配線層20の内、後述される第2の導電層22を介して、被実装基板の配線パターンと接触する部分(以下、「接触部分」とも言う)を含んでいてもよい。したがって、第1の部分21aは、電気的に接続される際、配線層20の内、接触部分の一部であってもよい。また、第1の部分21aは、樹脂突起18の最も厚みを有する部分(絶縁膜16からの厚みが最も厚い部分)を覆っていてもよい。また、第1の部分21aは、樹脂突起18の頂部(絶縁膜16からの高さが最も高い部分)を覆っていてもよい。
本実施形態に係る第2の部分21bは、図1(B)に示すように、第1の配線層21の第1の部分21aを除く部分である。第2の部分21bは、第1の導電層21の第1の部分21aを決定することによって、適宜決定される。第2の部分21bは、本実施形態に係る半導体装置が、被実装基板へ実装される際、半導体装置と、被実装基板との間に設けられる接着剤と接着する部分である。また、第1の部分21aが、接触部分の一部である場合、第2の部分21bの一部も接触部分に含まれていてもよい。
第1の導電層21の材料は、樹脂等の材料と接着性の高い導電層材料から形成されていている限り特に限定されない。具体的には、第1の導電層21は、チタン(Ti)、チタンタングステン(TiW)、ニッケル(Ni)、銅(Cu)、アルミニウム(Al)およびクロム(Cr)等の少なくとも1つを含む層であってもよい。
次に、図1(B)に示すように、第1の導電層21の第1の部分21aの上に、第2の導電層22が形成される。言い換えれば、第2の導電層22は、第1の導電層21の樹脂突起18の上に位置する第1の部分21aを覆うように形成される。第2の導電層22は、接触部分において、被実装基板の配線パターンと、直接接触する導電層である。
第2の導電層22の材料は、第1の導電層21よりも高い導電性を有する材料であればよい。また、第2の導電層22の材料は、第1の導電層21の材料よりも、耐腐食性や耐酸化性を有する安定的な金属を用いてもよい。具体的には、第2の導電層22は、金(Au)、銀(Ag)、パラジウム(Pd)および白金(Pt)等の少なくとも1つを含む層であってもよい。
次に、図1(B)に示すように、第1の導電層21の第2の部分21bの上に、酸化層26が形成される。言い換えれば、酸化層26は、第1の導電層21の第2の部分21bを覆うように形成される。酸化層26は、第1の導電層21の酸化膜であることができる。例えば、第1の導電層21が、チタン(Ti)から形成される場合、酸化層26は、酸化チタン(TiO)であることができる。また、例えば、第1の導電層21が、クロム(Cr)から形成される場合、酸化層26は、酸化クロム(Cr3、CrO3、CrO)であることができる。
以上のいずれかの構成によって、外部端子60を有する半導体装置100を構成することができる。
本実施形態に係る半導体装置100は、例えば、以下の特徴を有する。
本発明によれば、配線層20の電気的な接触部分において、第2の導電層22が形成され、第2の導電層22以外の配線層20の表面には、第1の導電層21の酸化層26が形成される。ここで、第2の導電層22は、例えば金等、第1の導電層21と比べて導電性の高い材料から形成される。また、酸化層26は、酸化チタン等、第2の導電層22と比べて接着剤との接着性が高い材料から形成される。
以上によれば、第2の導電層22が、配線層20の表面を構成する場合と比べて、酸化層26が配線層20の表面を構成する部分が増加するため、半導体装置の接着剤に対する接着性を向上させることができる。また、半導体装置が被実装基板に電気的に接続される場合であっても、電気的な接触部分には、導電性の高い第2の導電層22が形成されるため、電気的な導電性を実質的に維持することができる。したがって、接着剤と、半導体装置が、より確実に接着されることで、半導体装置の電気的接続の信頼性を向上することができる。
以上により、接続信頼性の高い半導体装置100を提供することができる。
(変形例)
図2において、本実施形態に係る半導体装置100の変形例の一例を示す。
図2に示すように、第1の部分21aは、樹脂突起18の上から絶縁膜16の上に延びるように設けられていてもよい。言い換えれば、第1の部分21aは、樹脂突起18を覆い、かつ、その一部が、絶縁膜16の上に直接形成されていてもよい。これによって、図2に示すように、第2の導電層22は、樹脂突起18を覆う部分22aと、樹脂突起18を覆わない部分22bとを有することができる。
本変形例によれば、配線層20の弾性変形をする部分である、樹脂突起18を覆う部分を、第1の導電層21と第2の導電層22との二層構造のみで形成することができる。したがって、外部端子60の変形性が安定し、複数の外部端子60を形成した場合であっても、複数の外部端子60の変形性を、より均一化することができ、半導体装置の接続信頼性を向上させることができる。
また、本変形例によれば、第1の導電層21の絶縁膜16を覆う部分と樹脂突起18を覆う部分の間の屈曲部21cを、第2の導電層22で覆うことができる。半導体装置100が、被実装基板に電気的に接続される際、水平方向の応力は、屈曲部21cに集中しやすい。したがって、第1の導電層21の屈曲部21cは、物理的ダメージを受けやすい。しかしながら、本変形例のように、第1の導電層21の屈曲部21cを覆うように第2の導電層22を設けることで、半導体装置100の信頼性を向上させることができる。
2. 半導体装置の製造方法
以下、図面を参照して、本実施形態に係る半導体装置の製造方法の一例について説明する。したがって、本実施形態に係る半導体装置の製造方法は以下に限定されるものではない。
図3および図4は、本実施形態に係る半導体装置の製造方法の一例を模式的に説明する要部の断面図である。
図3(A)に示すように、第1の面と、前記第1の面の反対側の第2の面とを有する半導体基板10(半導体ウエハまたはチップ)と、半導体基板10の第1の面11に設けられた電極14と、半導体基板10の第1の面11に設けられ、電極14の少なくとも一部とオーバーラップする開口部16aを有する絶縁膜16と、を有する構造体を用意する。図示はされないが、半導体基板10の内部には集積回路が形成されている。半導体基板10、電極14および絶縁膜16との詳細な構成は、上述されているため、省略する。
図3(B)に示すように、電極14および絶縁膜16の上に、樹脂前駆体組成物からなる樹脂材料膜40が形成される。樹脂材料膜40は、熱硬化性を有した熱硬化性樹脂組成物であってもよいし、感光性を有した感光性樹脂組成物であってもよい。以下の本実施形態では、感光性を有した樹脂材料膜40を用いた場合の製造方法の一例について後述する。
樹脂材料膜40は、半導体装置10の第1の面11の上方において全面的に塗布されて形成されてもよい。また、樹脂材料膜40は、塗布された後、プリベークされてもよい。また、樹脂材料膜40は、例えばシート状物であってもよい。樹脂材料膜40は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)、フェノール樹脂、アクリル樹脂等の樹脂であってもよい。
次に、図3(C)に示すように、樹脂材料膜40を図示しないマスク等の露光装置によって露光した後、現像液によって現像し、パターニングを行って、樹脂層41を形成する。
樹脂層41は、キュアリングの後に樹脂突起18となる樹脂層である。図示はされないが、樹脂層41は、第1の方向110に沿って延びるように形成されてもよい。例えば、第1の面11の長辺に沿って延びるように形成されてもよい(図1参照)。
本工程における露光現像処理は、公知のフォトリソグラフィー技術を用いることができる。例えば、樹脂材料膜40がポジ型のレジストである場合、マスク(図示せず)は、樹脂突起18が形成される領域において、樹脂材料膜40が露光処理されるように配置される。また、樹脂材料膜40がネガ型のレジストである場合は、樹脂突起18が形成される領域においてマスクが配置されてもよい。マスクは、遮光性を有していればよく、例えば、クロム等の遮光膜が形成されたガラス板であってもよい。マスクが所定配置に配置された後、図示しない光源ランプから例えば紫外線の照射が行われて、露光処理が行われる。現像処理に用いられる現像液は、不要な樹脂層を除去できる公知の現像液であればよく、例えば、有機アルカリ現像液であってもよい。
樹脂突起18を形成する工程は、図3(D)に示すように、樹脂層41を熱処理(キュアリング)することによって、樹脂層41を変形させる工程をさらに含む。
樹脂層41を加熱する手段は特に限定されず、図示しない熱源から赤外線を照射することによって加熱してもよい。樹脂層41が加熱されることによって粘性が低下し、樹脂層41の自重と表面張力の作用によって、樹脂層41は形状を変形することができる。その結果、図3(D)に示すように、上面形状が滑らかな曲線を有し、その断面が略半円形状である樹脂突起18が形成される。
次に、図4(A)に示すように、第1の面11の上方にて電極14、絶縁膜16および樹脂突起18を連続して覆う、第1の導電膜50と第2の導電膜51を形成する。具体的には、第1の導電膜50を形成した後、連続して、第2の導電層51を形成すればよい。第1の導電膜50は、第1の導電層21を構成する導電膜である。第2の導電膜51は、第2の導電層22を構成する導電膜である。したがって、第1の導電膜50の材料および構成は、第1の導電層21の説明を適用し、第2の導電膜51の材料および構成は、第2の導電層22の説明を適用し、省略する。第1の導電膜50および第2の導電膜51の成膜方法は特に限定されず、公知の成膜方法を用いることができる。例えば、第1の導電膜50および第2の導電膜51は、スパッタリングにて形成してもよい。
ここで、第1の導電膜50の膜厚は、後に第1の導電層21の第2の部分21bにおいて形成される酸化層26を考慮した所望の膜厚で形成される。
次に、図4(B)に示すように、第1の導電膜50の第1の部分21aとなる部分の上に第2の導電層22が形成されるように、第2の導電膜51をパターニングする。第2の導電膜51をパターニングする方法は、特に限定されず、例えば、図示しないレジスト層を形成し、エッチングを行うことで行ってもよい。なお、第2の導電層22および第1の部分21aの説明は、上述されているため、省略する。これによって、第1の導電膜50は、第2の導電層22によって覆われた部分(第1の部分21a)と、露出した部分を有することができる。
次に、図4(C)に示すように、第2の導電層22をマスクとして、第1の導電膜50の露出した部分の表面を酸化処理し、酸化層26となる酸化膜52を形成する。酸化処理の方法は、特に限定されず、公知の方法を用いることができる。例えば、酸素雰囲気にて第1の導電膜50の露出部分を熱処理すればよい。具体的には、酸素チャンバー等の中で、酸素または大気導入を行いながら、例えば、100℃以上、300℃以下の温度範囲で熱処理を行えばよい。これによって、第2の導電層22に覆われていない第1の導電膜50の表面に、緻密な酸化膜52を形成することができる。
次に、図4(D)に示すように、第1の導電膜50を所望の形状にパターニングし、第1の導電層21および酸化層26を形成する。第1の導電膜50をパターニングする方法は、特に限定されず、例えば、図示しないレジスト層を形成し、エッチングを行うことで行ってもよい。
また、半導体基板10が半導体ウエハである場合、さらに所望のサイズに切断され、半導体装置100を形成してもよい(図示せず)。
以上のいずれかの構成によって、外部端子60を有する半導体装置100の製造方法を構成することができる。
本実施形態に係る半導体装置100の製造方法は、例えば、以下の特徴を有する。
本発明によれば、接続信頼性の高い半導体装置100の製造方法を提供することができる。
なお、本実施形態に係る半導体装置の製造方法は、上記の方法に限定されない。図示はしないが、例えば、第1の導電膜50を形成した後、レジストを形成することで所望の形状にパターニングし、第1の導電層21を形成してもよい。その後に第2の導電膜51を形成した後、レジストを形成することで所望の形状にパターニングし、第2の導電層22を形成してもよい。その後、第2の導電層22をマスクとして、酸化処理を行って酸化層26を第1の導電層21の露出した表面に形成してもよい。若しくは、第1の導電膜50及び第2の導電膜51を形成した後、第2の導電膜51をパターニングして第2の導電層22を形成し、その後、第1の導電膜50をパターニングして第1の導電層21を形成してから、酸化処理を行って酸化層26を第1の導電層21の第2の導電層22から露出した表面に形成してもよい。
3. 電子モジュールの製造方法
以下、図面を参照して、本実施の形態に係る電子モジュール、およびその製造方法について説明する。
図5(A)および図5(B)は、本実施の形態に係る電子モジュール1000の製造方法を説明する図である。
本実施の形態に係る電子モジュール1000の製造方法は、半導体装置100を用意することを含む。半導体装置100は、既に上述された、いずれかの構成をなしていればよい。
本実施の形態に係る電子モジュール1000の製造方法は、配線基板80を用意することを含む(図5(A)参照)。配線基板80は、図5(A)に示すように、リード部である配線パターン81とベース基板83とを含む。
配線パターン81は、電気的接続部82を有する。電気的接続部82は、配線パターン81のうち、他の部材との電気的な接続に利用される部分である。配線パターン81は、例えば、液晶を駆動する電極(走査電極、信号電極、対向電極等)に電気的に接続されていてもよい。配線パターン81は、ITO(Indium Tin Oxide)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、チタン(Ti)、ニッケル(Ni)、チタンタングステン(Ti−W)等の金属膜、金属化合物膜、又は、それらの複合膜によって形成されていてもよい。また、配線パターン81は、その一部がベース基板83の内側を通るように形成されていてもよい。
ベース基板83は、光透過性を有する材料であってもよい。例えば、ベース基板83の材料は、無機系の材料であることができる。このとき、ベース基板83は、ガラス基板やセラミックス基板であってもよい。ベース基板83が、ガラス基板である場合、配線基板80は、電気光学パネル(液晶パネル・エレクトロルミネッセンスパネル等)の一部であってもよい。あるいは、ベース基板83は、有機系の材料であってもよく、ポリエチレンテレフタレート(PET)からなる基板又はフィルムであってもよい。あるいは、ベース基板83としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてFPC(Flexible Printed Circuit)や、TAB(Tape Automated Bonding)技術で使用されるテープを使用してもよい。
本実施の形態に係る電子モジュール1000の製造方法は、半導体装置100を配線基板80に搭載することを含む。本工程によって、外部端子60と配線パターン81の電気的接続部82とを接触させて電気的に接続する。これによって、半導体装置100が、配線基板80に電気的に接続される。
半導体装置100を配線基板80に搭載する方法は、外部端子60を、配線基板80の電気的接続部82に押し当てることができる限り、特に限定されない。以下に半導体装置100を配線基板80に搭載する方法の一例を説明する。
はじめに、図5(A)に示すように、半導体装置100を配線基板80上方に配置して、半導体装置100の外部端子60の配線層20の第1の部分21aの上に設けられた第2の導電層22と、配線基板80の配線パターン81(電気的接続部82)とが対向するように位置合わせをする。ここで、図5(A)に示すように、半導体装置100の第1の面11と、配線基板80との間に接着剤90を設ける。本工程では、予め、配線基板80側に接着剤90を設けておいてもよいが、特に限定されるものではなく、半導体装置100側に設けられていてもよい。接着剤90は、例えば、フィルム状の接着剤を利用してもよい。接着剤90は、絶縁性の接着剤であってもよい。接着剤90は、公知のNCF(Non−conductive Film)接着剤であってもよい。
次に、図5(B)に示すように、半導体装置100と配線基板80との間に押圧力を加えることで押圧して、配線層20の第1の部分21aの上に設けられた第2の導電層22と配線パターン81(電気的接続部82)とをそれぞれ接触させる。これによれば、押圧力によって、外部端子60の配線層20の一部と、樹脂突起18を弾性変形させることができる。このとき、樹脂突起18の弾性力によって、発生する応力を緩和しつつ、配線層20の第1の部分21aの上に設けられた第2の導電層22と電気的接続部82(配線パターン81)とを押し付けることができるため、半導体装置の信頼性を低下させることなく、電気的な接続信頼性の高い電子モジュールを提供することができる。
ここで、図5(B)に示すように、半導体装置100を配線基板80に押圧する工程によって、電子モジュール1000は、半導体装置100の配線層20の第1の部分21aの上に設けられた第2の導電層22と、配線基板80の電気的接続部82との接触部分以外において、接着剤90が充填された構造となる。
図5(B)に示すように、半導体装置100の配線層20の第2の部分21bには、接着剤90との接着性が、第2の導電層22よりも良好な、酸化層26が設けられている。このため、半導体装置100は、より確実に配線基板80に接着されることができる。
次に、半導体装置100を配線基板80に搭載する工程の後に、接着剤90を硬化させて、接着層を形成してもよい(図示せず)。接着層によって、半導体装置100と配線基板80との間隔を維持してもよい。すなわち、接着層によって、樹脂突起20が弾性変形した状態を維持してもよい。
図示はしないが、さらに検査工程や切り出し工程等を経て、本実施の形態に係る電子モジュール1000を製造してもよい。
図6には、電子モジュール1000の一例として、表示デバイスである場合の電子モジュール1000を示す。表示デバイスは、例えば液晶表示デバイスやEL(Electrical Luminescence)表示デバイスであってもよい。そして、半導体装置100は、表示デバイスである電子モジュール1000を制御するドライバICであってもよい。
本実施の形態に係る電子モジュール1000およびその製造方法は、例えば、以下の特徴を有する。
本実施の形態に係る電子モジュール1000によれば、接続信頼性の高い半導体装置100が、確実に接着された、信頼性の高い電子モジュール1000を提供することができる。
本実施の形態に係る電子モジュール1000の製造方法によれば、接続信頼性の高い半導体装置100が、確実に接着された電子モジュール1000を提供することができる電子モジュールの製造方法を提供することができる。
上記のように、本発明の実施の形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
10 半導体基板、11 第1の面、12 第2の面、14 電極、16 絶縁膜、
16a 開口部、18 樹脂突起、20 配線層、21 第1の導電層、
21a 第1の部分、21b 第2の部分、21c 屈曲部、22 第2の導電層、
26 酸化層、40 樹脂材料膜、41 樹脂層、50 第1の導電膜、
51 第2の導電膜、52 酸化膜、52 第2の導電膜、60 外部端子、
80 配線基板、81 配線パターン、82 電気的接続部、90 接着剤、
100 半導体装置、110 第1の方向、120 第2の方向、1000 電子部品。

Claims (8)

  1. 第1の面を有する半導体基板と、
    前記半導体基板の前記第1の面の上に設けられた電極と、
    前記半導体基板の前記第1の面の上に設けられ、前記電極の少なくとも一部とオーバーラップする開口部を有する絶縁膜と、
    前記絶縁膜の上に設けられ、表面が曲面である樹脂突起と、
    前記電極と電気的に接続された第1の導電層であって、少なくとも一部が前記樹脂突起の上に位置する第1の部分と、前記第1の部分以外の第2の部分を有する前記第1の導電層と、
    前記第1の部分の上に設けられ、少なくとも一部が前記樹脂突起の上に位置する第2の導電層と、
    前記第2の部分の上に設けられた酸化膜と、
    を有し、
    前記第1の導電層は、チタン、チタンタングステン、ニッケル、銅又はクロムを含み、
    前記酸化膜は、前記第1の導電層に含まれるチタン、チタンタングステン、ニッケル、銅又はクロムの酸化物で形成された、半導体装置。
  2. 請求項1において、
    前記第1の部分は、前記樹脂突起の上から前記絶縁膜の上に延びるように設けられた、半導体装置。
  3. 請求項1または2において、
    前記第1の導電層は、チタン、ニッケル、クロム、銅のいずれか1つを含み、
    前記第2の導電層は、金、白金、銀、パラジウムのいずれか1つを含む、半導体装置。
  4. 請求項1から3のいずれか1項に記載の半導体装置と、
    前記半導体装置の前記第1の面に対向して配置されたベース基板と、前記ベース基板の前記半導体装置に対向する面に設けられた配線パターンと、を有する配線基板と、
    前記半導体装置と前記配線基板の間に配置された接着層と、
    を含み、
    前記第1の部分の上に設けられた前記第2導電層の少なくとも一部は、前記配線パターンと接触し、
    前記酸化膜と前記接着層が接触している電子部品。
  5. 請求項4において、
    前記第2の導電層と前記接着層との接着性は、前記酸化膜と前記接着層との接着性よりも弱い、電子部品。
  6. 第1の面を有する半導体基板と、前記半導体基板の前記第1の面に設けられた電極と、前記半導体基板の前記第1の面に設けられ、前記電極の少なくとも一部とオーバーラップする開口部を有する絶縁膜を有する構造体を用意する工程と、
    前記絶縁膜の上に、表面が曲面である樹脂突起を形成する工程と、
    前記電極と電気的に接続され、チタン、チタンタングステン、ニッケル、銅又はクロムを含む第1の導電層であって、少なくとも一部が前記樹脂突起の上に位置する第1の部分と、前記第1の部分以外の第2の部分を有する前記第1の導電層を形成する工程と、
    前記第1の部分に、少なくとも一部が前記樹脂突起の上に位置するように第2の導電層を形成する工程と、
    前記第2の部分を酸化してチタン、チタンタングステン、ニッケル、銅又はクロムの酸化物を含む酸化膜を形成する工程と、
    を有する、半導体装置の製造方法。
  7. 請求項6において、
    前記第1の部分は、前記樹脂突起の上から前記絶縁膜の上に延びるように設けられる、半導体装置の製造方法。
  8. 請求項6または7に記載の半導体装置の製造方法によって製造された半導体装置を準備する工程と、
    前記半導体装置に対向して配置されたベース基板と、前記ベース基板の前記半導体装置に対向する面に形成された配線パターンを有する配線基板を準備する工程と、
    前記半導体装置と、前記配線基板の間に接着剤を前記酸化膜と接触するように介在させる工程と、
    前記半導体装置の前記第1の部分の前記第2の導電層と、前記配線基板の前記配線パターンを接触させ、前記半導体装置と、前記配線基板を電気的に接続する工程と、
    を含む、電子部品の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6432737B2 (ja) * 2015-03-04 2018-12-05 セイコーエプソン株式会社 Memsデバイス、ヘッド及び液体噴射装置
KR102581793B1 (ko) * 2016-09-01 2023-09-26 삼성디스플레이 주식회사 회로 기판, 이를 포함하는 표시 장치 및 회로 기판의 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483719B1 (en) * 2000-03-21 2002-11-19 Spraylat Corporation Conforming shielded form for electronic component assemblies
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
JP4003208B2 (ja) * 2001-10-15 2007-11-07 大宏電機株式会社 弾性電気接点
JP2004022699A (ja) * 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004311842A (ja) * 2003-04-09 2004-11-04 Sharp Corp 半導体装置およびその製造方法
JP2005093774A (ja) * 2003-09-18 2005-04-07 Fuji Electric Holdings Co Ltd 半導体装置と超小型電力変換装置およびそれらの製造方法
JP2006114656A (ja) * 2004-10-14 2006-04-27 Seiko Epson Corp 半導体装置、半導体装置の実装構造、及び半導体装置の実装方法
JP2008124355A (ja) * 2006-11-15 2008-05-29 Epson Imaging Devices Corp 半導体装置、異方性導電材、実装構造体、電気光学装置、突起電極の製造方法、異方性導電材の製造方法、及び、電子機器
JP5531617B2 (ja) * 2007-12-27 2014-06-25 Jsr株式会社 電極形成方法及び電極

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