JP2006303420A - 半導体装置の製造方法、半導体装置の実装方法及び実装構造 - Google Patents

半導体装置の製造方法、半導体装置の実装方法及び実装構造 Download PDF

Info

Publication number
JP2006303420A
JP2006303420A JP2005344647A JP2005344647A JP2006303420A JP 2006303420 A JP2006303420 A JP 2006303420A JP 2005344647 A JP2005344647 A JP 2005344647A JP 2005344647 A JP2005344647 A JP 2005344647A JP 2006303420 A JP2006303420 A JP 2006303420A
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
mounting
electrode
protrusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005344647A
Other languages
English (en)
Other versions
JP4142041B2 (ja
Inventor
Shuichi Tanaka
秀一 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005344647A priority Critical patent/JP4142041B2/ja
Priority to TW095108154A priority patent/TWI336097B/zh
Priority to TW097132409A priority patent/TWI450315B/zh
Priority to CN 200910142033 priority patent/CN101562144B/zh
Priority to CN 200610068103 priority patent/CN100595890C/zh
Priority to CN 200910142031 priority patent/CN101562143B/zh
Priority to US11/386,019 priority patent/US7524700B2/en
Priority to KR1020060026054A priority patent/KR100730848B1/ko
Publication of JP2006303420A publication Critical patent/JP2006303420A/ja
Priority to US12/102,416 priority patent/US7601626B2/en
Application granted granted Critical
Publication of JP4142041B2 publication Critical patent/JP4142041B2/ja
Priority to US12/552,728 priority patent/US8207056B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23CMILLING
    • B23C3/00Milling particular work; Special milling operations; Machines therefor
    • B23C3/12Trimming or finishing edges, e.g. deburring welded corners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23CMILLING
    • B23C9/00Details or accessories so far as specially adapted to milling machines or cutter
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23CMILLING
    • B23C2270/00Details of milling machines, milling processes or milling tools not otherwise provided for
    • B23C2270/02Use of a particular power source
    • B23C2270/022Electricity
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23CMILLING
    • B23C2270/00Details of milling machines, milling processes or milling tools not otherwise provided for
    • B23C2270/20Milling external areas of components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05023Disposition the whole internal layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Wire Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体装置の生産性の向上を図る半導体装置の製造方法を提供する。
【解決手段】保護膜4上に、突起体5を形成する感光性樹脂としてのアクリル樹脂を塗布して樹脂層を形成する。該樹脂層上に、開口部を有するマスクを所定位置に位置決めして配置し、さらに、マスク上に紫外線を照射することで、開口部に露出されている樹脂層の部分を露光させる。樹脂が紫外線硬化されることにより、上面が平面である円柱形状の突起体5bが形成される。次に、突起体5bに赤外線11を照射し、突起体5bを加熱して、突起体5bを形成するアクリル樹脂を融解させる。融解したアクリル樹脂には表面張力が生じるため、平面であった突起体5bの上面は、滑らかな曲面に変形する。従って、突起体5bから、略半球形状の突起体5が形成される。
【選択図】図3

Description

本発明は、半導体装置の製造方法、半導体装置の実装方法及び実装構造に関する。
従来より、表示体装置の基板上に駆動用ICを実装するための接続方法として、COG(Chip On Glass)接続が知られている。このCOG接続では、例えば、電極としてのA
uメッキバンプ(以下、単にバンプという)を駆動用ICに形成する。そして、異方性導電膜(ACF)や異方性導電ペースト(ACP)といった導電性のある接合材を使用して、駆動用ICに形成されたバンプを表示体装置の基板上に形成された端子電極に電気的に接続することにより、駆動用ICを基板上に実装する方法が採用されている。
ところが、近年、電極の微細化(電極間の狭ピッチ化)が進展するのに伴って、電極間の寸法が異方性導電膜(ACF)等に含まれる導電微粒子の寸法に近づいてしまい、その結果、該電極間に導電微粒子が入り込んでショートを引き起こす問題が生じている。
一方、前記したショートを回避するために、導電微粒子を含まない接合材(例えば、非導電性ペースト(NCP))を使用して基板上に駆動用ICを実装すると、駆動用ICのバンプと基板上の端子電極との接触機会が低下してしまい、その結果、導通不良による接続信頼性の低下が生じるおそれがある。
そこで、この接続信頼性の低下を回避するため、突起電極(特許文献1)を使用することが考えられる。詳しくは、駆動用ICを基板上に実装する際には、樹脂により形成された突起体に駆動用ICの電極から延びる配線を設けた突起電極が、基板上に形成された端子電極に接触する。この時、突起電極の先端部分は、端子電極に押し付けられるため、潰されて変形する。これによって、突起電極と端子電極とが互いに接触する面積が増大し、駆動用ICの突起電極と基板上の電極端子との導通が安定的に確保される。従って、導電微粒子を含まない接合材を使用した場合であっても、駆動用ICのバンプと基板上の端子電極との間の接触信頼性の低下が回避される。
特開平1−13734号公報
ところで、上記した突起電極では、突起体を形成する感光性絶縁樹脂を紫外線等によって露光して硬化させることにより、突起体の形状制御を行う。しかしながら、紫外線等の露光によって感光性絶縁樹脂を硬化させて突起体の形状制御を行うと、露光ランプの劣化等によって露光条件が変化し、形状の制御が困難になる。これにより、半導体装置の生産性が低下する問題が生じる。
また、上記した突起電極の芯部を形成する樹脂にシリコーン等の弾性率の低い樹脂を使用すると、実装時の加圧処理の条件によっては、突起電極の芯部を形成する樹脂が必要以上に大きく変形してしまい、突起電極の配線が断線してしまうことが考えられる。この場合にも、駆動用ICの突起電極と基板上の端子電極との間の接続信頼性が低下する問題が生じてしまう。また、接合材には、生産性を向上するために、硬化温度を上げて硬化時間を短縮するような接続材が採用される傾向がある。よって、高温の実装条件でも確実に接続が確保される突起電極の構造が必要とされている。
本発明の目的は、半導体装置の生産性の向上を図る半導体装置の製造方法を提供することにある。
また、本発明の目的は、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる半導体装置の実装方法及び実装構造を提供することにある。
本発明の半導体装置の製造方法では、電極と、前記電極よりも突出し、樹脂により形成される凸部と、前記電極に電気的に接続され、前記凸部の上面に至る導電層と、を有する半導体装置を製造する。このような半導体装置の製造方法において、前記凸部は、前記樹脂を融解させて形成される。
本発明の半導体製造装置の製造方法によれば、凸部を形成する樹脂を融解させて、凸部の形状を形成する。このため、光の露光によっては凸部の形状は制御されない。即ち、紫外線等の露光条件によって凸部の形状制御が左右されることはないため、半導体装置の生産性の向上を図ることができる。
この半導体製造装置の製造方法では、前記凸部の断面は半円状の形状をなしている。この半導体製造方法の製造方法によれば、凸部を形成する樹脂を十分に融解させることにより、融解した樹脂に表面張力を生じさせて、凸部の断面が半円状となるように形成させている。これにより、紫外線等の露光条件によって凸部の形状の制御が左右されることがないため、確実に半導体装置の生産性の向上を図ることができる。
この半導体装置の製造方法では、前記樹脂は、感光性樹脂である。この半導体装置の製造方法によれば、凸部を形成する樹脂に感光性樹脂を使用している。このため、樹脂を融解させて凸部の形状の制御を行う前に、露光処理によって、溶融前の樹脂の形状を制御することができる。従って、より細密な凸部の形状を形成することができる上に、半導体装置の生産性の向上を図ることができる。
この半導体装置の製造方法では、前記樹脂にアクリル樹脂を用いた。この半導体装置の製造方法によれば、凸部を形成する樹脂にアクリル樹脂を用いることができる。即ち、アクリル樹脂を融解して凸部の形状を形成させるので、紫外線等の露光条件によっては凸部の形状制御は左右されない。従って、確実に半導体装置の生産性の向上を図ることができる。
この半導体装置の製造方法では、前記樹脂を、放射熱の加熱によって融解させる。この半導体装置の製造方法によれば、放射熱によって樹脂を加熱させるので、効率よく樹脂を融解させることができる。即ち、局部的に樹脂を加熱させることができるため、容易に樹脂を融解させることができる。従って、紫外線等の露光条件によって凸部の形状制御が左右されることはなく、容易に半導体装置の生産性の向上を図ることができる。
この半導体装置の製造方法では、前記電極を複数設け、互いに隣接する前記複数の電極を跨るように前記凸部を形成し、前記凸部の上面に前記電極の各々に対応して前記導電層を被覆し、前記導電層の各々と、対応する前記電極とを電気的に接続する。
この半導体装置の製造方法によれば、凸部を個々の電極に対して独立して成形する必要がなく、製造時間の短縮化を図ることができる上に、紫外線等の露光条件によって凸部の形状の制御が左右されることがないため、一層、半導体装置の生産性の向上を図ることができる。
また、本発明は、基板上に電極を形成することと、該電極を覆う保護膜を形成することと、該保護膜上に樹脂製の突起体を形成することと、該突起体を融解させて滑らかな曲面を有する凸部を形成することと、前記凸部を覆い且つ前記電極に電気的に接続される導電層を形成することとを備える半導体装置の製造方法を提供する。
また、本発明の半導体装置の実装方法では、半導体装置を、加熱加圧処理を施すことにより接合材を介して実装基板に実装する。半導体装置は、電極と、前記電極よりも突出した第1の樹脂により形成される凸部と、前記電極に電気的に接続されるとともに前記凸部の上面を被覆する導電層とを備える。接合材は第2の樹脂により形成される。このような半導体装置の実装方法において、前記第1の樹脂のガラス転移温度は、前記第2の樹脂の硬化温度よりも高い。
本発明の半導体装置の実装方法によれば、接合材を形成する第2の樹脂の硬化温度が、凸部を形成する第1の樹脂のガラス転移温度よりも低いため、半導体装置の実装時の加熱加圧処理を第1の樹脂のガラス転移温度以下で行うことができる。これにより、凸部を形成する第1の樹脂は、半導体装置を実装基板に実装する温度下で高い弾性率を保つことができる。従って、第1の樹脂によって形成された凸部が実装時に必要以上に大きく変形することが防止され、導電層が断線するのが抑制される。即ち、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記凸部の断面は半円状の形状をなしている。この半導体装置の実装方法によれば、凸部の断面は半円状の形状をなしているため、実装時の加熱加圧処理によって、凸部の頂点部に加圧の負荷が集中的に荷重される。これにより、実装する温度下で、凸部を形成する第1の樹脂の弾性率が高い状態に保たれていても、凸部の頂点部に集中的に加圧の負荷がかかるため、頂点部の樹脂を変形させることができる。従って、半導体装置の電極と実装基板上の電極との互いに接触する面積を増大させることができるため、より確実に、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記第1の樹脂はガラス転移温度が270℃以上である。この半導体装置の実装方法によれば、凸部を形成する第1の樹脂のガラス転移温度が270℃以上であるため、接合材を形成する第2の樹脂の硬化温度を270℃以下とすることができる。これにより、接合材には、硬化温度が250℃以上の汎用的な接合材を使用することができる。従って、生産性を低下させることなく、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記第1の樹脂としてフェノール樹脂又はポリイミド樹脂を用いた。この半導体装置の実装方法によれば、凸部を形成する第1の樹脂として、ガラス転移温度の高いフェノール樹脂又はポリイミド樹脂を用いたため、接合材が硬化する温度であっても、第1の樹脂は高い弾性率を維持することができる。これにより、実装時に凸部が必要以上に大きく変形することを防止でき、導電層が断線するのを抑制することができる。従って、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記第2の樹脂としてエポキシ樹脂を用いた。この半導体装置の実装方法によれば、接合材を形成する第2の樹脂として、硬化温度の低いエポキシ樹脂を用いたため、凸部を形成する第1の樹脂の弾性率が実装時に低下して凸部が大きく変形することなく、接合材を硬化させることができる。従って、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記電極を複数設け、互いに隣接する前記複数の電極を跨るように前記凸部を形成し、前記凸部の上面に前記電極の各々に対応して前記導電層を被覆し、前記導電層の各々と、対応する前記電極とを互いに電気的に接続する。
この半導体装置の実装方法によれば、凸部を個々の電極に対して独立して成形する必要がなく、製造時間の短縮化を図ることができる上に、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
この半導体装置の実装方法では、前記接合材は非導電性接合材である。この半導体装置の実装方法によれば、導電微粒子を含んだ接合材を使用することなく、低コストな非導電性接合材を使用して、半導体装置を実装基板に実装することができる。従って、生産性を低下させることなく、半導体装置の電極と実装基板の電極とを電気的に接続することができ、接続信頼性の向上を図ることができる。
また、本発明は、半導体装置を実装基板に実装する方法を提供する。該実装方法では、電極を有する半導体装置に、前記電極よりも突出する凸部を第1の樹脂により形成する。電極に電気的に接続されると共に凸部を被覆する導電層が形成される。第1の樹脂のガラス転移温度よりも低い硬化温度を有する第2の樹脂で形成される接合材が準備される。接合材を半導体装置と実装基板との間に配置した状態で、接合材、半導体装置、及び実装基板に加熱加圧処理が施される。
本発明の半導体装置の実装構造では、半導体装置は、加熱加圧処理を施すことにより接合材を介して実装基板に実装されている。半導体装置は、電極と、前記電極よりも突出した第1の樹脂により形成される凸部と、前記電極に電気的に接続されるとともに前記凸部の上面を被覆する導電層とを備える。接合材は第2の樹脂により形成される。このような半導体装置の実装構造において、前記第1の樹脂のガラス転移温度は、前記第2の樹脂の硬化温度よりも高い。
本発明の半導体装置の実装構造によれば、実装時の加熱加圧処理を第1の樹脂のガラス転移温度以下で行うことができる。これにより、凸部を形成する第1の樹脂は、半導体装置を基板に実装する時に高い弾性率を保つことができる。即ち、第1の樹脂によって形成された凸部が実装時に必要以上に大きく変形することが防止され、導電層が断線するのが抑制される。従って、半導体装置の電極と実装基板上の電極との間の接続信頼性の向上を図ることができる。
以下、発明を具体化した一実施形態を図面に従って説明する。
まず、本発明に係る半導体装置1について説明する。図1(a)は液晶表示装置の半導体装置1の要部平面図である。また、図1(b)は図1(a)におけるA−A線断面図であって、図1(c)は図1(a)におけるB−B線断面図である。
図1(a)〜図1(c)に示すように、半導体装置1では、半導体基板2上に複数の電極3が形成されている。各電極3は、電気信号の入出力を行うための電極であり、電極パット3aと該電極パット3aに接続された配線3bとを含む。本実施形態では、複数の電極3が、半導体基板2の端縁近傍に所定のピッチで形成されており、各電極3の素材はアルミニウムである。
また、これら電極3は保護膜4によって被覆されている。各電極3の一部である電極パット3aは、それぞれ対応するように保護膜4に形成された開口部4aを通じて外部に露出されている。本実施形態においては、保護膜4は、酸化珪素による絶縁膜によって形成されている。
そして、図1(a)〜図1(c)に示すように、半導体基板2上に形成された保護膜4の上面には、凸部としての略半球状の複数の突起体5がそれぞれ電極3上に形成されている。突起体5の頂点部は、電極3の上面よりも高くなっている。これら突起体5は、電極3と略同じピッチで配置されている。本実施形態では、突起体5は感光性樹脂によって形成されている。該感光性樹脂にはアクリル樹脂を使用している。
さらに、図1(c)に示すように、保護膜4上には、突起体5及び電極3の組みをそれぞれ覆うように、複数の導電層6が形成されている。各導電層6は、対応する開口部4aを通じて、対応する電極3の電極パット3aに電気的に接続されている。このように、各突起体5と、対応する突起体5の上面全体を覆うように形成された導電層6とによって、突起電極8が構成される。本実施形態では、これら導電層6は金によって形成されており、突起体5の底面の寸法(R)と略等しくなるようにパターニングされている。以上のように半導体装置1は、電極3に電気的に接続された複数の突起電極8を半導体基板2上に有する。
次に、本発明の半導体装置1の製造方法について、図2〜図4に従って説明する。図2〜図4は、本発明の半導体装置1の製造方法を順を追って示す断面図、即ち、図1(a)におけるB−B線断面図に対応する断面図である。
先ず、図2(a)に示すように、半導体基板2上の所定の位置に電極3をアルミニウムにより形成する。さらに、電極3の電極パット3aを露出させる開口部4aを有する保護膜4で、電極3(配線3b)を被覆する。詳しくは、まず、電極3を含む半導体基板2上に酸化珪素層を成膜する。次に、スピンコート法、ディッピング法、スプレーコート法等により、酸化珪素層上に図示しないレジスト層を形成させる。そして、所定のパターンが形成されたマスクを用い、レジスト層に露光処理及び現像処理(フォトリソグラフィー処理)を施す。その後、このように所定の形状にパターニングしたレジストパターンをマスクとして、上記成膜した酸化珪素層のエッチングを行う。このエッチング処理によって、電極3の電極パット3aを露出させる開口部4aを有する保護膜4が形成される。そして、開口部4aが形成された後、前記したレジストパターンは剥離液等を用いて除去される。
次に、図2(b)に示すように、保護膜4上に突起体5を形成するための樹脂、即ち、ポジ型レジストとなる感光性樹脂としてのアクリル樹脂を塗布し、塗布したアクリル樹脂をプリベークすることによって樹脂層5aを形成する。本実施形態では、アクリル樹脂に添加される光硬化剤(紫外線硬化剤)は、光硬化(紫外線硬化)したアクリル樹脂が加温によって再び融解できる程度の添加量に調整されている。
そして、図2(c)に示すように、樹脂層5a上に、マスク9を所定位置に位置決めして配置する。本実施形態では、マスク9は、例えば、クロム等の遮光膜を形成したガラス板からなり、形成すべき略半球状の突起体5の平面形状に対応した円形の開口部9aを有する。また、マスク9の位置決めは、マスク9の開口部9aが突起体5の形成箇所に位置するように行う。
次いで、図示しない紫外線ランプから、マスク9上に紫外線10を照射して、開口部9a内で露出されている樹脂層5aを露光させる。詳しくは、樹脂層5aの材質や厚さに応じて、標準的な露光量の紫外線10を照射して、開口部9a内で露出した樹脂層5aの部分を紫外線硬化させる。開口部9a内で露出した樹脂層5aの部分以外の未露光部分(紫外線硬化されなかった樹脂層5aの部分)は、現像処理により現像され、除去される。その結果、図2(d)に示すように、樹脂層5aから、上面が平面である円柱形状の突起体5bが得られる。
次に、図3(a)に示すように、図示しない赤外線ランプから、前記した突起体5bに赤外線11を照射して、突起体5bを加熱させる。詳しくは、紫外線硬化されたアクリル樹脂からなる突起体5bに対して赤外線11を照射することにより、該アクリル樹脂が融解するまで加熱する。この時、該アクリル樹脂は、添加された紫外線硬化剤の作用によって硬化されている一方、前述したように紫外線硬化剤の添加量が調整されたことにより高密度な架橋状態には至っていない。このため、突起体5bを形成するアクリル樹脂は、赤外線11によって加熱されて融解する。これにより、融解したアクリル樹脂に表面張力が生じるため、平面であった突起体5bの上面形状は、滑らかな曲面に変形する。その結果、円柱形状の突起体5bは、略半球形状の突起体5となる(図3(b)参照)。
そして、図3(c)に示すように、保護膜4の開口部4aに露出する電極3の部分(電極パット3a)及び突起体5の上面を含む半導体基板2の表面全面に、スパッタ法によって、金属からなる導電材料を成膜することにより、導電材料層6aを形成する。本実施形態では、導電材料には金を使用しており、導電材料層6aは突起体5の底面の寸法Rと略等しくなるようにパターニングされている。
次に、導電材料層6a上の全面にレジストをスピンコート法、ディッピング法、スプレーコート法等によって塗布し、レジスト膜を形成する。そして、導電材料層6aの平面形状(平面パターン)に対応したマスクを用いて、レジスト層に露光処理及び現像処理を施して、所定の形状にパターニングする。これにより、図4(a)に示すように、導電層6のパターン形状に対応したレジストパターン15が形成される。
さらに、レジストパターン15によって覆われない導電材料層6aの部分をエッチングにより除去する。これにより、図4(b)に示すように、開口部4aを含んで保護膜4上及び突起体5の上面全体を覆うようにして、電極3に電気的に接続される導電層6が形成される。そして、図4(c)に示すように、剥離液等を使用して、レジストパターン15を除去する。その結果、突起体5と、突起体5の上面全体を覆うようにして形成された導電層6と、によって突起電極8が形成される。以上により、紫外線10等の露光条件に左右されることなく略半球形状の突起体5が形成される半導体装置1を得ることができる。
上記実施形態は以下の利点を有する。
(1)本実施形態では、アクリル樹脂を融解させることにより、突起体5を形成した。即ち、アクリル樹脂を融解させることで、その融解したアクリル樹脂に表面張力を生じさせ、断面が半円状となるような略半球形状の突起体5を形成した。従って、紫外線10の露光条件によって突起体5の形状制御が左右されることがないため、半導体装置1の生産性の向上を図ることができる。
(2)本実施形態では、感光性樹脂としてのアクリル樹脂を使用して、突起体5を形成した。即ち、紫外線10を露光させることにより、アクリル樹脂を紫外線硬化させて、上面が平面である円柱形状の突起体5bを形成した。従って、突起体5bを融解させることにより、容易に、略半球形状の突起体5を形成することができる。
(3)本実施形態によれば、アクリル樹脂を、赤外線11によって加熱し、融解させた。融解したアクリル樹脂には表面張力が生じるため、略半球形状の突起体5が形成される。従って、紫外線10の露光条件に左右されることなく突起体5が形成されるため、半導体装置1の生産性の向上を確実に図ることができる。
次に、前述した構成の半導体装置1を、実装基板としての配線基板20にCOG実装する方法及び実装構造を図5〜図7に従って説明する。
上記説明では、突起体5を、感光性絶縁樹脂としてのアクリル樹脂により形成した。感光性絶縁樹脂で突起体5を形成した場合は、導電樹脂で形成した場合に比べてコストを抑えて突起体5を形成することができる。
しかし、アクリル樹脂に限らず、フェノール樹脂、ポリイミド樹脂、又はエポキシ樹脂等で突起体5を形成してもよい。以下では、フェノール樹脂で突起体5を形成した場合について説明する。フェノール樹脂は、ガラス転移温度が300℃付近である第1の樹脂に相当する。
図5は、前述した半導体装置1を実装基板としての配線基板20にCOG実装した部分を拡大した断面図である。図5に示すように、配線基板20上には端子電極22が形成されており、端子電極22の上面には突起電極8が接続されている。端子電極22は、半導体装置1に形成された突起電極8の配置に対応して形成されている。詳しくは、半導体装置1の突起電極8を配線基板20の端子電極22に接続する方法として、NCP(N on Conductive Paste)方式を採用している。従って、NCPとしての接合材25を間に挟んで、半導体装置1が配線基板20に実装されることにより、突起電極8と端子電極22は、互いに電気的に接続された状態のまま固定される。
次に、半導体装置1を配線基板20に実装する方法について、図6(a)〜図6(b)に従って説明する。
図6(a)に示すように、配線基板20上には、配線基板20に半導体装置1を実装するための接合材25が塗布される。本実施形態では、接合材25には、硬化温度が270℃付近であるエポキシ樹脂を使用している。図6(b)に示すように、半導体装置1の突起電極8を配線基板20の端子電極22に対して位置合わせを行い、フリップチップボンダによって半導体基板2と配線基板20とを加熱加圧する。これにより、半導体装置1は接合材25を間に挟んで、図5に示すように、配線基板20に実装される。
図7は、実装温度が210℃又は270℃の場合であって、加圧条件を5kgf/cm(0.49MPa)又は10kgf/cm(0.98MPa)として半導体基板2と配線基板20とを加熱加圧した場合に、突起電極8に含まれる導電層6の断線の有無を表した図である。本実施形態では、突起体5を構成する樹脂として、ガラス転移温度が220℃付近であるアクリル樹脂と、ガラス転移温度が300℃付近であるフェノール樹脂とを、前記した実装温度及び加圧条件に対してそれぞれ使用した。
突起体5を形成する樹脂に、ガラス転移温度が220℃の樹脂(アクリル樹脂)を使用した場合、実装温度が210℃でも、ガラス転移温度付近となって弾性率の低下が開始する。よって、実装温度が270℃の場合のみならず、実装温度が210℃の場合でも、10kgf/cmで半導体装置1を加圧した場合、突起体5の樹脂が大きく変形してしまう。その結果、突起電極8に含まれる導電層6は、突起体5の大きな変形に追随できずに断線してしまう。よって、半導体装置1を、5kgf/cmの低荷重で配線基板20に実装しなければならない。
一方、本実施形態で示したように、突起体5を形成する樹脂に、ガラス転移温度が270℃以上の樹脂(フェノール樹脂)を使用した場合、同じ実装条件となるように実装温度が210℃や270℃の場合であっても、突起体5の弾性率は高いまま維持される。よって、突起体5の樹脂の変形は大きくなく、導電層6の断線は発生しない。
詳しくは、実装温度を270℃に設定し、突起電極8を端子電極22に対して位置合わせを行って、フリップチップボンダにより半導体基板2と配線基板20とを加熱加圧する。このとき、突起体5を形成するフェノール樹脂は、ガラス転移温度が300℃付近であるため、フェノール樹脂の弾性率は低下せずに、高い弾性率の状態を維持している。従って、フリップチップボンダによる加圧に対して、NCPとしての接合材25が硬化する時、即ち、実装温度が270℃となった時でも、フェノール樹脂からなる突起体5は必要以上に大きくは変形しない。つまり、略半球状に形成された突起体5の頂点部付近に加圧による負荷が集中的にかかるため、頂点部付近のフェノール樹脂だけが変形する。このため、導電層6が断線することはなく、半導体装置1の突起電極8と配線基板20の端子電極22との間の電気的な接続が確保される。従って、実装温度が210℃と270℃のいずれであっても、また、加圧条件が5kgf/cm及び10kgf/cmのいずれの場合であっても、突起体5を形成するフェノール樹脂の弾性率は高い状態のまま維持されることになり、突起体5は大きく変形することがない。即ち、突起電極8の形状が大きく変化することはないため、突起電極8を構成する導電層6は断線しない。
エポキシ樹脂から構成される接合材25を硬化させることにより、前述した突起電極8と端子電極22との間の接続状態を固定、保持させる。以上の工程により、半導体装置1の突起電極8と配線基板20の端子電極22との間の接続信頼性を保持しながら、半導体装置1を配線基板20に実装することができる。
上記実施形態は、更に以下の利点を有する。
(11)本実施形態では、接合材25の硬化温度よりもガラス転移温度の高い樹脂を使用して突起体5を形成した。つまり、接合材25を構成する樹脂には硬化温度が250℃であるエポキシ樹脂を使用し、突起体5を形成する樹脂にはガラス転移温度が300℃付近であるフェノール樹脂を使用した。
これにより、半導体装置1の実装時の設定温度を、突起体5を形成するフェノール樹脂のガラス転移温度(300℃付近)以下である270℃にすることができる。即ち、実装温度を270℃とすることで、実装時において突起体5の弾性率を高い弾性率に維持したまま、半導体装置1を配線基板20に実装できる。従って、実装時に突起体5が必要以上に大きく変形することがなく、突起電極8に含まれる導電層6の断線を抑制することができる。このため、半導体装置1の突起電極8と配線基板20の端子電極22との間の接続信頼性の向上を図ることができる。
(12)本実施形態によれば、突起体5は略半球状の形状をしている。これにより、半導体装置1の実装時の加熱加圧によって、突起体5の頂点部付近に圧力が集中的にかかる。つまり、突起体5を構成する樹脂全体は、半導体装置1の実装時に高い弾性率を維持していても、突起体5の頂点部付近に集中して荷重がかかることになり、突起体5の頂点部付近の樹脂だけを変形させることができる。従って、突起電極8と端子電極22との接触面積を増加させることができるため、より確実に、半導体装置1の突起電極8と配線基板20の端子電極22との間の接続信頼性の向上を図ることができる。
(13)本実施形態によれば、突起体5を形成する樹脂にフェノール樹脂を使用した。フェノール樹脂のガラス転移温度は300℃付近であるため、硬化温度が270℃付近であるエポキシ樹脂によって構成される接合材25が硬化する温度であっても、突起体5を形成するフェノール樹脂は高い弾性率を維持することができる。即ち、実装時に突起体5が必要以上に大きく変形することを防止でき、突起電極8を構成する導電層6が断線することを抑制することができる。従って、半導体装置1の突起電極8と配線基板20の端子電極22との間の接続信頼性の向上を図ることができる。
(14)本実施形態によれば、接合材25は、エポキシ樹脂から構成されるNCP(Non Conductive Paste)である。これにより、導電微粒子を含んだ接合材25を使用することなく、低コストな非導電性接合材としての接合材25を使用して、半導体装置1を配線基板20に確実に実装することができる。従って、生産性を低下させることなく、半導体装置1の突起電極8と配線基板20の端子電極22とを電気的に接続することができ、接続信頼性の向上を図ることができる。
なお、本実施形態は以下のように変更してもよい。
○上記実施形態の図5〜図7では、突起体5を形成する樹脂には、ガラス転移温度が300℃であるフェノール樹脂を使用した。しかし、突起体5を形成する樹脂としては、ガラス転移温度が270℃以上である樹脂を使用するのであれば他の樹脂を使用してもよい。この場合でも、接合材25には、硬化温度が250℃以上である生産性のよい接合材25を使用することができる。従って、生産性を低下させることなく、半導体装置1の突起電極8と配線基板20上の端子電極22との間の接続信頼性の向上を図ることができる。
○上記実施形態の図5〜図7では、突起体5を形成する樹脂にはフェノール樹脂を使用した。これに代えて、突起体5を形成する樹脂として、ガラス転移温度の高いポリイミド樹脂等を使用してもよい。これにより、突起体5を形成する樹脂は、実装時でも高い弾性率を維持することができる。即ち、実装時に突起体5が必要以上に大きく変形することを防止でき、導電層6が断線するのを抑制することができる。従って、半導体装置1の突起電極8と配線基板20上の端子電極22との間の接続信頼性の向上を図ることができる。
○上記実施形態では、マスク9の開口部9aの形状を、略半球状の突起体5の平面形状に対応した円形とした。これに代えて、開口部9aの形状は特に限定する必要はなく、例えば、四角形であってもよい。その結果、紫外線10の露光処理によって、直方体状の突起体5bが形成される。この場合でも、突起体5bを融解させることにより、表面張力によって、半円状の断面形状を有する突起体5を形成することができる。
○上記実施形態では、マスク9に紫外線10を照射することにより、開口部9a内で露出されている樹脂層5aの部分を紫外線架橋させて突起体5bを形成した。これに代えて、マスク9上に電子線を照射することにより、開口部9a内で露出されている樹脂層5aの部分を電子線架橋させて突起体5bを形成してもよい。
○上記実施形態では、赤外線11によって突起体5bを融解させて略半球形状の突起体5を形成した。これに代えて、レーザ光等の他の手段に基づく放射熱によって突起体5bを加熱してもよい。特にレーザ光は局部的に加熱を行うことができるため、容易に突起体5bを加熱して融解させることができる。従って、より一段と半導体装置1の生産性の向上を図ることができる。
○上記実施形態では、半導体基板2上に形成される各々の電極3に対応させて突起体5を形成した。これに代えて、図8に示すように、複数の電極3を跨るように突起体5を形成して、該突起体5の上面に各々の電極3に対応した導電層6を形成し、組となる電極3と導電層6とを互いに電気的に接続させてもよい。これにより、複数の電極3それぞれに突起体5を形成する必要がなく、より一段と半導体装置1の製造時間の短縮化すなわち生産性の向上を図ることができる。更に、半導体装置1の突起電極8と配線基板20上の端子電極22との間の接続信頼性の向上を図ることができる。
○上記実施形態では、保護膜4は酸化珪素により形成した。これに代えて、保護膜4は、窒化珪素、ポリイミド樹脂等によって形成してもよい。
○上記実施形態では、保護膜4の膜厚を限定しなかったが、例えば1μm程度に形成すればよい。
○上記実施形態では、導電層6は矩形形状にパターニングして形成した。これに代えて、導電層6の形状は特に限定する必要はなく、例えば、正方形形状にパターニングして形成してもよい。
○上記実施形態では、導電層6は金によって形成した。これに代えて、導電層6の素材には、例えば、銅、ニッケル、チタン、アルミニウム等、他の金属を使用してもよい。
図1(a)は本発明の一実施形態に係る半導体装置の概略構成図。図1(b)は図1(a)の半導体装置のA−A線断面図。図1(c)は図1(a)の半導体装置のB−B線断面図。 図2(a)〜図2(d)は図1の半導体装置の製造方法を説明するための断面図。 図3(a)〜図3(c)は引続き図1の半導体装置の製造方法を説明するための断面図。 図4(a)〜図4(c)は引続き図1の半導体装置の製造方法を説明するための断面図。 図1(a)の半導体装置を配線基板にCOG実装した部分を拡大した要部断面図。 図6(a)及び図6(b)は図1の半導体装置の配線基板への実装を説明するための断面図。 図6(b)に示す実装方法における実装温度と加圧条件による導電層の断線の有無を表した説明図。 図8(a)は本発明の別例の半導体装置を示す平面図。図8(b)は図8(a)の半導体装置のA−A線断面図。
符号の説明
1…半導体装置、2…半導体基板、3…電極、4…保護膜、5…凸部としての突起体、6…導電層、8…突起電極、9…マスク、10…紫外線、11…赤外線、20…実装基板としての配線基板、22…端子電極、25…接合材。

Claims (16)

  1. 電極と、
    前記電極よりも突出し、樹脂により形成される凸部と、
    前記電極に電気的に接続され、前記凸部の上面に至る導電層とを有する半導体装置の製造方法において、
    前記凸部は、前記樹脂を融解させて形成することを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記凸部の断面は半円状の形状をなしていることを特徴とする半導体装置の製造方法。
  3. 請求項1又は2に記載の半導体装置の製造方法において、
    前記樹脂は、感光性樹脂であることを特徴とする半導体装置の製造方法。
  4. 請求項1〜3のいずれか1つに記載の半導体装置の製造方法において、
    前記樹脂は、アクリル樹脂を用いたことを特徴とする半導体装置の製造方法。
  5. 請求項1〜4のいずれか1つに記載の半導体装置の製造方法において、
    前記樹脂は、放射熱の加熱によって融解させることを特徴とする半導体装置の製造方法。
  6. 請求項1〜5のいずれか1つに記載の半導体装置の製造方法において、
    前記電極を複数設け、互いに隣接する前記複数の電極を跨るように前記凸部を形成し、前記凸部の上面に前記電極の各々に対応して前記導電層を形成し、前記導電層の各々と、対応する前記電極とを電気的に接続することを特徴とする半導体装置の製造方法。
  7. 基板上に電極を形成することと、
    該電極を覆う保護膜を形成することと、
    該保護膜上に樹脂製の突起体を形成することと、
    該突起体を融解させて滑らかな曲面を有する凸部を形成することと、
    前記凸部を覆い且つ前記電極に電気的に接続される導電層を形成することと、
    を備えることを特徴とする半導体装置の製造方法。
  8. 半導体装置を、加熱加圧処理を施すことにより接合材を介して実装基板に実装する半導体装置の実装方法であって、前記半導体装置は、電極と、前記電極よりも突出した第1の樹脂により形成される凸部と、前記電極に電気的に接続されるとともに前記凸部の上面を被覆する導電層とを備え、前記接合材は第2の樹脂により形成される半導体装置の実装方法において、
    前記第1の樹脂のガラス転移温度は、前記第2の樹脂の硬化温度よりも高いことを特徴
    とする半導体装置の実装方法。
  9. 請求項8に記載の半導体装置の実装方法において、
    前記凸部の断面は半円状の形状をなしていることを特徴とする半導体装置の実装方法。
  10. 請求項8又は9に記載の半導体装置の実装方法において、
    前記第1の樹脂はガラス転移温度が270℃以上であることを特徴とする半導体装置の実装方法。
  11. 請求項8〜10のいずれか1つに記載の半導体装置の実装方法において、
    前記第1の樹脂はフェノール樹脂又はポリイミド樹脂を用いたことを特徴とする半導体装置の実装方法。
  12. 請求項8〜11のいずれか1つに記載の半導体装置の実装方法において、
    前記第2の樹脂はエポキシ樹脂を用いたことを特徴とする半導体装置の実装方法。
  13. 請求項8〜12のいずれか1つに記載の半導体装置の実装方法において、
    前記電極を複数設け、互いに隣接する前記複数の電極を跨るように前記凸部を形成し、前記凸部の上面に前記電極の各々に対応して前記導電層を形成し、前記導電層の各々と、対応する前記電極とを電気的に接続することを特徴とする半導体装置の実装方法。
  14. 請求項8〜13のいずれか1つに記載の半導体装置の実装方法において、
    前記接合材が非導電性接合材であることを特徴とする半導体装置の実装方法。
  15. 半導体装置を実装基板に実装する方法であって、該方法は、
    電極を有する半導体装置に、前記電極よりも突出する凸部を第1の樹脂により形成することと、
    前記電極に電気的に接続されると共に前記凸部を被覆する導電層を形成することと、
    前記第1の樹脂のガラス転移温度よりも低い硬化温度を有する第2の樹脂で形成される接合材を準備することと、
    前記接合材を前記半導体装置と前記実装基板との間に配置した状態で、前記接合材、前記半導体装置、及び前記実装基板に加熱加圧処理を施すことと
    を備える半導体装置の実装方法。
  16. 半導体装置を、加熱加圧処理を施すことにより接合材を介して実装基板に実装した半導体装置の実装構造であって、前記半導体装置は、電極と、前記電極よりも突出した第1の樹脂により形成される凸部と、前記電極に電気的に接続されるとともに前記凸部の上面を被覆する導電層とを備え、前記接合材は第2の樹脂により形成される半導体装置の実装構造において、
    前記第1の樹脂のガラス転移温度は、前記第2の樹脂の硬化温度よりも高いことを特徴
    とする半導体装置の実装構造。
JP2005344647A 2005-03-23 2005-11-29 半導体装置の製造方法 Expired - Fee Related JP4142041B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2005344647A JP4142041B2 (ja) 2005-03-23 2005-11-29 半導体装置の製造方法
TW097132409A TWI450315B (zh) 2005-03-23 2006-03-10 半導體裝置之安裝方法
TW095108154A TWI336097B (en) 2005-03-23 2006-03-10 Method for manufacturing semiconductor device
CN 200610068103 CN100595890C (zh) 2005-03-23 2006-03-21 半导体装置的制法
CN 200910142031 CN101562143B (zh) 2005-03-23 2006-03-21 半导体装置的制法、半导体装置的安装方法及安装结构
US11/386,019 US7524700B2 (en) 2005-03-23 2006-03-21 Method for manufacturing semiconductor device, and method and structure for implementing semicondutor device
CN 200910142033 CN101562144B (zh) 2005-03-23 2006-03-21 半导体装置的制法、半导体装置的安装方法及安装结构
KR1020060026054A KR100730848B1 (ko) 2005-03-23 2006-03-22 반도체 장치의 제조 방법과 반도체 장치의 실장 방법 및실장 구조
US12/102,416 US7601626B2 (en) 2005-03-23 2008-04-14 Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device
US12/552,728 US8207056B2 (en) 2005-03-23 2009-09-02 Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005084583 2005-03-23
JP2005084584 2005-03-23
JP2005344647A JP4142041B2 (ja) 2005-03-23 2005-11-29 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008019727A Division JP2008124501A (ja) 2005-03-23 2008-01-30 半導体装置の実装方法及び実装構造

Publications (2)

Publication Number Publication Date
JP2006303420A true JP2006303420A (ja) 2006-11-02
JP4142041B2 JP4142041B2 (ja) 2008-08-27

Family

ID=37035768

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005344647A Expired - Fee Related JP4142041B2 (ja) 2005-03-23 2005-11-29 半導体装置の製造方法

Country Status (4)

Country Link
US (3) US7524700B2 (ja)
JP (1) JP4142041B2 (ja)
KR (1) KR100730848B1 (ja)
TW (2) TWI336097B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044050A (ja) * 2007-08-10 2009-02-26 Seiko Epson Corp 半導体装置及びその製造方法
JP2009212203A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
JP2009212210A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
JP2010182991A (ja) * 2009-02-09 2010-08-19 Seiko Epson Corp 半導体装置及びその製造方法
CN102299118A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299121A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299122A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299120A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299119A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
US11316086B2 (en) * 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4813129A (en) 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
JPH0621257Y2 (ja) 1987-07-16 1994-06-01 三洋電機株式会社 固体撮像装置
FR2676920B1 (fr) * 1991-05-31 1998-11-20 Vanraes Pierre Batonnet avec a chaque extremite une demi sphere evidee pour nettoyer les conduits auditifs, soit un cure oreille, matiere plastique souple.
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
US5359768A (en) * 1992-07-30 1994-11-01 Intel Corporation Method for mounting very small integrated circuit package on PCB
JP3297144B2 (ja) * 1993-05-11 2002-07-02 シチズン時計株式会社 突起電極およびその製造方法
US5508228A (en) 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
JPH07263493A (ja) 1994-03-18 1995-10-13 World Metal:Kk チップマウント方法
JPH1027824A (ja) 1996-02-23 1998-01-27 Matsushita Electric Ind Co Ltd 突起電極を有する半導体装置及びその製造方法
US6515370B2 (en) * 1997-03-10 2003-02-04 Seiko Epson Corporation Electronic component and semiconductor device, method for manufacturing the same, circuit board have the same mounted thereon, and electronic equipment having the circuit board
JP3632882B2 (ja) 1997-06-27 2005-03-23 ソニー株式会社 半導体装置及びその製造方法
CA2325886C (en) * 1998-04-09 2009-07-21 California Institute Of Technology Electronic techniques for analyte detection
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001110831A (ja) 1999-10-07 2001-04-20 Seiko Epson Corp 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
US6770547B1 (en) * 1999-10-29 2004-08-03 Renesas Technology Corporation Method for producing a semiconductor device
TW498468B (en) * 1999-10-29 2002-08-11 Hitachi Ltd Semiconductor device
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP2002162652A (ja) 2000-01-31 2002-06-07 Fujitsu Ltd シート状表示装置、樹脂球状体、及びマイクロカプセル
MY131961A (en) * 2000-03-06 2007-09-28 Hitachi Chemical Co Ltd Resin composition, heat-resistant resin paste and semiconductor device using them and method for manufacture thereof
DE10014300A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10016132A1 (de) 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
JP3642414B2 (ja) * 2001-02-08 2005-04-27 シャープ株式会社 半導体装置およびその製造方法
JP2003124244A (ja) 2001-10-11 2003-04-25 Fujikura Ltd 半導体装置の製造方法
TW517360B (en) * 2001-12-19 2003-01-11 Ind Tech Res Inst Enhanced type wafer level package structure and its manufacture method
JP3969295B2 (ja) 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
JP3906921B2 (ja) * 2003-06-13 2007-04-18 セイコーエプソン株式会社 バンプ構造体およびその製造方法
JP2005101527A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP4218622B2 (ja) 2003-10-09 2009-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP4061506B2 (ja) * 2005-06-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044050A (ja) * 2007-08-10 2009-02-26 Seiko Epson Corp 半導体装置及びその製造方法
JP2009212203A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
JP2009212210A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
JP2010182991A (ja) * 2009-02-09 2010-08-19 Seiko Epson Corp 半導体装置及びその製造方法
JP4737466B2 (ja) * 2009-02-09 2011-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法
US8008182B2 (en) 2009-02-09 2011-08-30 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
CN102299118A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299121A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299122A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299120A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法
CN102299119A (zh) * 2011-05-20 2011-12-28 电子科技大学 一种光电子器件的封装方法

Also Published As

Publication number Publication date
US8207056B2 (en) 2012-06-26
TW200903577A (en) 2009-01-16
TWI450315B (zh) 2014-08-21
TWI336097B (en) 2011-01-11
TW200705537A (en) 2007-02-01
US20080206980A1 (en) 2008-08-28
JP4142041B2 (ja) 2008-08-27
US7524700B2 (en) 2009-04-28
US20060216919A1 (en) 2006-09-28
KR20060103138A (ko) 2006-09-28
US7601626B2 (en) 2009-10-13
US20090317969A1 (en) 2009-12-24
KR100730848B1 (ko) 2007-06-20

Similar Documents

Publication Publication Date Title
JP4142041B2 (ja) 半導体装置の製造方法
KR100643984B1 (ko) 반도체 장치의 실장 방법, 회로 기판, 전기 광학 장치 및전자 기기
JP4784304B2 (ja) 電子部品、電子部品の製造方法、回路基板及び電子機器
US20020079575A1 (en) Semiconductor module
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP4609350B2 (ja) 電子部品実装構造体の製造方法
US7190073B2 (en) Circuit film with bump, film package using the same, and related fabrication methods
CN101562143B (zh) 半导体装置的制法、半导体装置的安装方法及安装结构
JP2006093383A (ja) 半導体装置とその製造方法、回路基板、電気光学装置および電子機器
JP2008124501A (ja) 半導体装置の実装方法及び実装構造
JPH10270499A (ja) Icチップ搭載基板
JP2005129756A (ja) 半導体素子の接合方法
JP3999222B2 (ja) フリップチップ実装方法およびフリップチップ実装構造
US8541300B2 (en) Method of manufacturing semiconductor device, semiconductor device thus manufactured, and semiconductor manufacturing apparatus
JP7357243B2 (ja) 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
JP2006165240A (ja) 電子部品接続用突起電極およびその製造方法
JP2002299361A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2012079956A (ja) 半導体装置及び半導体装置の製造方法
KR20230042560A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JPWO2002078079A1 (ja) 半導体装置の実装体及びその製造方法
KR20110010402A (ko) 전도성 폴리머 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품 및 그 제조방법
JP2009049188A (ja) 半導体装置及びその製造方法並びに電子デバイス
JP2002299363A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080513

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080611

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4142041

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130620

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130620

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees