JPH07263493A - チップマウント方法 - Google Patents

チップマウント方法

Info

Publication number
JPH07263493A
JPH07263493A JP7430294A JP7430294A JPH07263493A JP H07263493 A JPH07263493 A JP H07263493A JP 7430294 A JP7430294 A JP 7430294A JP 7430294 A JP7430294 A JP 7430294A JP H07263493 A JPH07263493 A JP H07263493A
Authority
JP
Japan
Prior art keywords
thin layer
layer
chip
palladium
mounting method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7430294A
Other languages
English (en)
Inventor
Hidenori Hayashida
英徳 林田
Shigeaki Ueda
重昭 上田
Yosuke Sagami
洋祐 佐上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HAISOOLE KK
WORLD METAL KK
Original Assignee
HAISOOLE KK
WORLD METAL KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HAISOOLE KK, WORLD METAL KK filed Critical HAISOOLE KK
Priority to JP7430294A priority Critical patent/JPH07263493A/ja
Publication of JPH07263493A publication Critical patent/JPH07263493A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体チップ等の電子素子チップを、半田バ
ンプを形成することなく、基板へワイヤーレスボンディ
ングで直接的に接合できるようにして、高密度実装を低
コストで行なえるようにし、また接合信頼性や耐蝕性を
高める。 【構成】 半導体チップ１等の電子素子チップを配線回
路３にマウントするチップマウント方法において、電子
素子チップの端子１ａの基材金属層上に無電解メッキ法
でニッケル系薄層１１を形成し、このニッケル系薄層１
１と配線回路３とを異方性導電性接着剤１２を用いて接
合するか、又はニッケル系薄層１１を形成後、さらに無
電解メッキ法でパラジウム０．１〜９５重量％と鉛もし
くは錫を含有するパラジウム合金層１３又は貴金属薄層
１４を形成し、このパラジウム合金層１３又は貴金属薄
層１４と配線回路３とを異方性導電性接着剤１２を用い
て接合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、端子がファインピッチ
に形成された半導体チップ、コンデンサーチップ等の電
子素子チップを微細配線回路に低コストに信頼性高く接
合できるようにするチップマウント方法に関する。
【０００２】
【従来の技術】従来より、半導体チップを配線回路に接
合するチップマウント方法としては、ワイヤーボンディ
ングが広く使用されている。図５は、この方法で半導体
チップ１を基板２上の配線回路３に接合したときの一般
的な接合状態の説明図であり、半導体チップ１が基板２
に銀ペースト４などで固定され、その半導体チップの入
出力端子１ａと配線回路３とが金ワイヤー５で接続され
ている。このような半導体チップの入出力端子１ａは通
常アルミニウム系金属から形成されている。また、半導
体チップの表面は、ＳｉｘＮｙあるいはＰＳＧなどから
なるパッシベーション膜６で保護されているので、入出
力端子１ａはパッシベーション膜６の開口部７として形
成されている。
【０００３】しかし、ワイヤーボンディングでは近年の
高密度実装化に対応することが困難となっていた。ま
た、入出力端子１ａを構成しているアルミニウム系金属
と金ワイヤー５との接合部分に金属間化合物が生成し、
接合信頼性が低下するという問題も生じていた。さら
に、ボンディングワイヤーとする金ワイヤーが高価であ
るために、接合コストが非常に高くなるという問題があ
った。また、入出力端子１ａと配線回路３との接続距離
が長くなるために、信号の応答速度が遅くなるという問
題もあった。
【０００４】そこで、チップマウント方法としては、金
ワイヤーを使用することなくダイレクトに基板に半導体
チップを接合するフリップチップも採用されるようにな
っている。図４はフリップチップで半導体チップ１を配
線回路３に接合するときの一般的な説明図である。同図
（ａ）に示したように、この方法で半導体チップ１を接
合する場合には、まず、パッシベーション膜６を有する
半導体チップの入出力端子１ａ上に、ニッケル、銅、ク
ロム等のバリアメタル層８をスパッタ法あるいは蒸着法
等の真空法で形成し、次いでバリアメタル層８上に高さ
数十μｍの半田バンプ９を真空法で形成し、一方、配線
回路３上にも半田パッド１０を形成し、次に同図（ｂ）
に示したように、両者を半田リフローにより接合する。
なお、このようにバンプ接合するに際してバリアメタル
層８を形成するのは、半導体チップの入出力端子１ａを
構成しているアルミニウム系金属の半田づけ性が低いた
めに、そのままでは配線回路３との接着性、ボンディン
グ性を十分に向上させることができないからである。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示したようにフリップチップで半導体チップ１を接合す
る方法においては、半導体チップの入出力端子１ａに真
空法でバリアメタル層８や半田バンプ９を形成するため
の製造工程が複雑で製造設備も大掛かりとなり、また生
産性も低くなるので、結果的に実装コストが高くなると
いう問題があった。
【０００６】また、一つの半導体チップ１には通常多数
の半田バンプ９が形成され、それらが一度に加熱加圧さ
れて配線回路３と接合されることとなるが、多数の半田
バンプ９を真空法により均一な高さに形成することは困
難なので、半田バンプ９の高さにはばらつきが生じ、そ
のために配線回路３と加熱加圧しても接合されない半田
バンプ９が残り、十分な接合信頼性を得られないという
問題もあった。
【０００７】さらに、フリップチップあるいはワイヤー
ボンディングのいずれで半導体チップを接合する場合に
おいても、入出力端子１ａを構成しているアルミニウム
系金属が開口部７からの水等の侵入により次第に酸化さ
れ、半導体チップ特性が損なわれるという問題もあっ
た。
【０００８】本発明は以上のような従来技術の課題を解
決しようとするものであり、半導体チップを基板へワイ
ヤーレスボンディングで直接的に接合できるようにして
高密度実装を可能とし、かつその際に半田バンプの形成
を不要として接合コストを低下させ、また、接合信頼性
や耐蝕性を高めることを目的とする。
【０００９】
【課題を解決するための手段】本発明者は、半導体チッ
プ等の電子素子チップの端子、特にアルミニウム系金属
からなる端子に、まず無電解メッキ法でニッケル系薄層
を形成し、次に、そのニッケル系薄層上に必要に応じ
て、無電解メッキ法でパラジウム合金層又は貴金属薄層
を形成すると端子のボンディング性及び耐蝕性が飛躍的
に向上し、また、形成したニッケル系薄層、パラジウム
合金層あるいは貴金属薄層は半導体チップ上で均一な高
さとなるので、このニッケル系薄層、パラジウム合金層
又は貴金属薄層と配線回路とを異方性導電性接着剤を用
いて接合することにより、半田バンプを形成することな
く両者を直接接合することが可能となり、それにより接
合信頼性や耐蝕性が飛躍的に高まり、接合コストも大き
く低減し、上記の目的が達成できることを見出し、本発
明を完成させるに至った。
【００１０】即ち、本発明は、電子素子チップを配線回
路にマウントするチップマウント方法において、予め電
子素子チップの端子の基材金属層上に無電解メッキ法で
ニッケル系薄層を形成し、その後、電子素子チップの端
子と配線回路とを異方性導電性接着剤を用いて接合する
ことを特徴とするチップマウント方法を提供する。
【００１１】特に、このようなチップマウント方法にお
いて、ニッケル系薄層上に、無電解メッキ法で、パラジ
ウム０．０１〜９５重量％と鉛もしくは錫を含有するパ
ラジウム合金層又は貴金属薄層を形成し、このパラジウ
ム合金層又は貴金属薄層と配線回路とを異方性導電性接
着剤を用いて接合する方法を提供する。
【００１２】また、本発明は、このようなチップマウン
ト方法で電子素子チップを配線回路にマウントした電子
素子チップモジュールを提供する。
【００１３】以下、本発明を図面に基づいて詳細に説明
する。なお、各図中、同一符号は同一又は同等の構成要
素を表している。
【００１４】図１〜図３は、それぞれ本発明の異なる態
様で半導体チップを配線回路に接合する場合の端子部分
の説明図である。即ち、本発明は、図１に示すように、
まず半導体チップ１の入出力端子１ａの基材金属層上に
ニッケル系薄層１１を形成し、その後半導体チップ１と
基板２上の配線回路３とを異方性導電性接着剤１２を用
いて接合する態様（第１の態様）と、図２に示すよう
に、半導体チップ１の入出力端子１ａの基材金属層上に
ニッケル系薄層１１及びパラジウム合金層１３を順次形
成し、その後半導体チップ１と基板２上の配線回路３と
を異方性導電性接着剤１２を用いて接合する態様（第２
の態様）と、図３に示すように、第２の態様のパラジウ
ム合金層１３に代えて貴金属薄層１４を形成し、その後
半導体チップ１と基板２上の配線回路３とを異方性導電
性接着剤１２を用いて接合する態様（第３の態様）とを
包含する。
【００１５】そこで、まず図１に示した態様について本
発明を詳細に説明する。
【００１６】ここで接合する半導体チップ１自体には特
に制限はなく、表面にパッシベーション膜が形成されて
いる一般的な半導体チップを使用することができ、特
に、入出力端子１ａがファインピッチに形成されている
ものも使用することができる。入出力端子１ａについて
も、それを構成する基材金属層が、半導体チップの端子
材料として一般に使用されているアルミニウム又はアル
ミニウム合金等のアルミニウム系金属からなるものを好
ましく使用することができる。
【００１７】なお、本発明で接合するチップの端子は半
導体チップの入出力端子に限られない。本発明の方法
は、ＩＣチップ、ダイオードチップ等の半導体チップの
他、コンデンサーチップ、抵抗チップ等種々のチップ
の、信号の入出力端子、電源端子、アース端子等の接合
に適用することができる。
【００１８】入力端子１ａを構成する基材金属層上には
ニッケル系薄層１１を形成する。このニッケル系薄層１
１はニッケル単独で形成してもよく、ニッケルの他にリ
ン、ホウ素、コバルト、銅等の他の元素を混入させて形
成してもよい。例えば、Ｎｉ層、Ｎｉ−Ｐ層、Ｎｉ−Ｂ
層、Ｎｉ−Ｃｏ−Ｐ層、Ｎｉ−Ｃｏ−Ｂ層、Ｎｉ−Ｃｕ
−Ｐ層、Ｎｉ−Ｃｕ−Ｂ層等を形成することが好まし
い。
【００１９】ニッケル系薄層１１は入出力端子１ａの全
面に形成し、入出力端子１ａが完全に覆われるようにす
ることが好ましい。これにより、入出力端子１ａを構成
する基材金属層の露出部分がなくなり、半導体チップ１
の耐蝕性を著しく向上させることが可能となる。また、
異方性導電性接着剤との接着力を向上させることも可能
となる。
【００２０】ニッケル系薄層１１の厚みは、半導体チッ
プ１を配線回路３に接合する際に使用する加熱手段など
により異なるが、約０．３〜２０μｍ、好ましくは約１
〜１０μｍとする。
【００２１】このようなニッケル系薄層１１は、無電解
メッキ法により形成する。これによりニッケル系薄層１
１を、真空法などに比べて極めて均一な厚さに形成する
ことが可能となる。また、電解メッキで生じるようなブ
ッリジも皆無とすることができ、半導体チップに不用な
電圧を印加することによる損傷も防止できる。
【００２２】無電解メッキ法に使用する無電解メッキ液
やメッキ条件などは適宜選択することができる。例え
ば、ニッケルメッキ浴として、硫酸ニッケル１〜１００
ｇ／ｌ、好ましくは３〜２０ｇ／ｌ、酢酸カリウム又は
クエン酸カリウム０．１〜１００ｇ／ｌ、好ましくは３
〜２０ｇ／ｌ、及び次亜リン酸カリウム１〜５０ｇ／
ｌ、好ましくは３〜３０ｇ／ｌからなる硫酸ニッケル水
溶液を使用し、ｐＨ３〜１０、好ましくはｐＨ４〜８、
浴温５０〜１００℃、好ましくは８５〜９５℃という条
件で無電解メッキすることによりニッケル系薄層１１を
好ましく形成することができる。
【００２３】なお、このようなニッケルメッキ液に更に
酢酸鉛０．０１〜１０ｇ／ｌ、好ましくは０．０５〜５
ｇ／ｌを加えることが、良好なメッキ層を形成する上で
好ましい。
【００２４】また、無電解ニッケルメッキに先立ち、入
力端子１ａを構成する基材金属層とニッケル系薄層１１
との密着性を高めるために、基材金属層の表面をパラジ
ウム塩水溶液で下地処理しておくことが特に好ましい。
【００２５】下地処理用のパラジウム塩水溶液として
は、ファインパターンの基材金属層に選択的にパラジウ
ムを析出させることができ、しかも半導体チップ１をエ
ッチングしたり汚染したりしないような組成のものを使
用する必要がある。このようなパラジウム塩水溶液とし
ては、例えば、塩化パラジウム０．０１〜１０ｇ／ｌ、
好ましくは０．１〜３ｇ／ｌ、３５％塩酸０．０１〜５
０ｍｌ／ｌ、好ましくは０．１〜１０ｍｌ／ｌ及びクエ
ン酸カリウム１〜１００ｇ／ｌ、好ましくは３〜５０ｇ
／ｌからなる水溶液を例示することができる。また、こ
のようなパラジウム塩水溶液を使用する下地処理は、ｐ
Ｈ１〜１１、好ましくはｐＨ３〜９で温度０〜７０℃、
好ましくは５〜５０℃で行うことが好ましい。
【００２６】ニッケル系薄層１１を半導体チップ１上に
形成した後は、このニッケル系薄層１１と配線回路３と
を異方性導電性接着剤１２を用いて接合する。
【００２７】異方性導電性接着剤１２としては、バイン
ダー樹脂中に導電性フィラーが分散しており、加熱加圧
により異方性導電接合ができる種々の態様のものを使用
することができ、シート状あるいは液状のいずれも使用
することができるが、一般に、３０μｍ程度のファイン
ピッチの接合を行なう場合には、径１０μｍ程度以下の
導電性フィラーを含有する液状の異方性導電性接着剤を
使用することが好ましい。また、接合信頼性を向上させ
る点から、導電性フィラーとして金系、白金系又は銀系
微粉末、即ち、金、白金又は銀等の良電性金属の単体も
しくは合金又はこれらで表面が被覆されている樹脂粒子
を使用することが好ましく、特に、多数の突起を有する
径２０μｍ程度の金系微粉末を濃度１〜４０重量％程度
含有し、さらに径１μｍ以下の導電性微粉末も濃度１〜
４０重量％程度含有したものが好ましい。
【００２８】異方性導電性接着剤のバインダーとして
は、３，４−エポキシシクロヘキシルメチル−（３，４
−エポキシ）シクロヘキサンカルボキシレート、２，２
−ビス（４−ヒドロキシフェニルプロパン）のジグリシ
ルエーテル、ビス（４−ヒドロキシフェニル）メタンの
ジグリシルエーテル等のエポキシ系樹脂を使用したもの
が接着力、取扱い性の点から好ましい。また、異方性導
電性接着剤で半導体チップと配線回路とを接合後、不良
箇所の発見などにより半導体チップと配線回路とを剥離
したい場合があるが、そのような剥離を可能とするた
め、バインダーとしては、エポキシ系樹脂の他に加熱剥
離性樹脂を含有したものが好ましい。
【００２９】また、バインダーの硬化形態について制限
はなく、ヒーターあるいはレーザによる加熱硬化型、紫
外線硬化型、熱紫外線併用型等とすることができる。
【００３０】一方、配線回路３としては、一般的な配線
回路の端子部分あるいはパッド部分を、格別の処理をす
ることなく、そのまま使用することができる。例えば、
接合すべき配線回路３が基板２に形成された銅製パター
ンからなる場合に、その銅製パターンと異方性導電性接
着剤１２とを直接接合することができる。また、銅製パ
ターンの接合箇所にＮｉ−Ａｕメッキ層あるいは半田薄
層が形成されている場合には、そのＮｉ−Ａｕメッキ層
あるいは半田薄層と異方性導電性接着剤１２とを接合す
ることができる。また、配線回路３は、微細回路であっ
ても良好に接合することができる。
【００３１】さらに、配線回路３の下地となる基板２に
ついても特に制限はなく種々のリジッド基板やフレキシ
ブル基板を使用することができ、例えば、ガラスエポキ
シ基板、ガラス基板、セラミック基板、耐熱性ＰＥＴ基
板、ポリイミド基板、液晶ポリマー基板等を使用するこ
とができる。
【００３２】半導体チップ１と配線回路３とを異方性導
電性接着剤１２を用いて接合する際の条件は、使用する
異方性導電性接着剤１２の種類に応じて適宜定める。例
えば、導電性フィラーとして金系微粉末を含有し、バイ
ンダーとしてエポキシ系樹脂を主体的に含有する加熱硬
化型の異方性導電性接着剤を使用する場合、圧力１〜２
ｋｇ／ｃｍ２、温度１５０℃で８０〜１２０分、あるい
は温度２００℃で２０〜３０分とする。
【００３３】なお、図１に示した半導体チップ１にはパ
ッシベーション膜６が形成されているが、このようなパ
ッシベーション膜６は常法により形成でき、例えばＰＳ
Ｇ、ＰＩＱ／ＰＩＸ、シリコンナイトライド等を印刷法
あるいは真空法で形成することができる。
【００３４】次に、図２に示した本発明の第２の態様に
ついて説明する。この第２の態様は、前述の第１の態様
のニッケル系薄層１１上にパラジウム合金層１３を形成
し、このパラジウム合金層１３と配線回路３とを異方性
導電性接着剤１２を用いて接合する方法である。この方
法におて、ニッケル系薄層１１上にパラジウム合金層１
３を形成する以外は第１の態様と同様に構成することが
でき、例えば、半導体チップ１上へのニッケル系薄層１
１の形成や、異方性導電性接着剤１２による半導体チッ
プ１と配線回路３との接合は第１の態様と同様に行なう
ことができる。
【００３５】ニッケル系薄層１１の上に形成するパラジ
ウム合金層１３は、鉛もしくは錫又はそれらの合金とパ
ラジウムとを主体として含有する層である。このパラジ
ウム合金層１３の厚さは、半導体チップ１を配線回路３
に接合する際に使用する加熱手段などにより異なるが、
約０．００５〜２０μｍ、好ましくは約０．０１〜１０
μｍとする。
【００３６】また、パラジウム合金層１３中、パラジウ
ムの含有率は０．０１〜９５重量％、好ましくは０．１
〜８０重量％、さらに好ましくは１〜８０重量％とす
る。パラジウムの含有率が０．０１重量％未満であると
熱や湿気の影響によりパラジウム合金層１３の表面が劣
化してボンディング性が低下する。
【００３７】パラジウム合金層１３において、鉛と錫と
の含有率は適宜設定することができる。即ち、鉛と錫と
のいずれか一方のみを含有するものでもよく、双方を含
有するものでもよい。ボンディング性を向上させる点か
らは、鉛を０．１〜６０重量％、特に１〜６０重量％さ
せることが好ましく、錫を０．１〜９０重量％、特に１
〜７０重量％含有させることが好ましい。
【００３８】パラジウム合金層１３には、パラジウム、
鉛及び錫の他に、必要に応じて他の元素を含有させるこ
とができる。例えば、インジウム、銀、銅、ニッケル、
亜鉛、コバルト、鉄、マンガン、モリブデン、タングス
テン、金、カドミウム、アンチモン、ヒ素、ビスマス、
チタン、タリウム、プラチナ、リン、ホウ素、テルル、
イオウ、イリジウム、ガリウム、ゲルマニウム、クロ
ム、ストロンチウム、タンタル、ニオブ、バナジウム、
バリウム、リチウム、ルテニウム、ルビジウム等を例示
することができ、これらの２種以上を同時に含有させて
もよい。中でも、リンを０．１〜２０重量％、好ましく
は１〜１０重量％含有させるか、又はホウ素を０．０１
〜１０重量％、好ましくは０．１〜５重量％含有させる
と耐熱性が向上するので好ましい。また、インジウムを
０．１〜３０重量％、好ましくは１〜３０重量％含有さ
せると合金の融点を低下させることができる。また、銀
を０．１〜３０重量％、好ましくは１〜２０重量％含有
させると、異方性導電性接着剤との接着強度が向上する
ので好ましい。
【００３９】このようなパラジウム合金層１３も無電解
メッキ法により形成する。これにより、ブリッジを発生
させることなく、均一な厚さにパラジウム合金層１３を
形成することが可能となる。無電解メッキ法に使用する
無電解メッキ液やメッキ条件などは適宜選択することが
できる。例えば、無電解メッキ液としては、０．００１
〜２モル／ｌ、好ましくは０．０１〜０．５モル／ｌの
パラジウム化合物と、０．００１〜２モル／ｌ、好まし
くは０．０１〜０．５モル／ｌの鉛化合物及び／又は
０．００１〜３モル／ｌ、好ましくは０．０１〜１．０
モル／ｌの錫化合物と、０．０１〜１．０モル／ｌ、好
ましくは０．１〜０．５モル／ｌの還元剤とを含有する
液を使用し、ｐＨ１〜１３、好ましくはｐＨ３〜１０、
温度３０〜９５℃、好ましくは４０〜９３℃という条件
でメッキを行うことができる。また、上述の無電解メッ
キ液には、必要に応じて種々の添加剤、例えば、クエン
酸、リンゴ酸、それらのアルカリ金属塩などの錯化剤
や、アンモニア水、塩化アンモニウムなどのｐＨ調整剤
などを添加することができる。
【００４０】なお、上述の無電解メッキ液を使用した場
合には、その中に含まれるパラジウム化合物が電離して
生成したパラジウムイオンが還元反応を加速してパラジ
ウム合金のメッキ速度を格段と向上させる。従って、温
度や金属塩濃度などを調整することにより１〜２０μｍ
／ｈｒという広い範囲でメッキ速度をコントロールする
ことが可能となる。
【００４１】無電解メッキ液に使用するパラジウム化合
物としては、従来から無電解メッキ法において用いられ
ている公知の化合物を使用することができ、例えば、塩
化パラジウム、スルファミン酸パラジウム、メタンスル
ホン酸パラジウム、クエン酸パラジウム等を例示するこ
とができる。
【００４２】また、鉛化合物や錫化合物としても、従来
から無電解メッキ法において用いられている公知の化合
物を使用することができ、例えば、鉛化合物としては塩
化鉛、スルファミン酸鉛、ホウフッ化鉛、メタンスルホ
ン酸鉛、鉛酸塩等を例示することができる。また、錫化
合物としては塩化第一錫、スルファミン酸錫、ホウフッ
化錫、メタンスルホン酸錫、錫酸塩等を例示することが
できる。
【００４３】還元剤としても従来から無電解メッキ法に
おいて用いられている公知の還元剤を使用することがで
き、例えば、ヒドラジン、ホルマリン、次亜リン酸ナト
リウム、ジメチルアミノボラン［（ＣＨ３）２ＮＨＢＨ
３］、水素化ホウ素ナトリウムなどを使用することがで
きる。このうち、次亜リン酸ナトリウムを使用すると合
金中にリン元素が共析し、パラジウム合金層の耐熱性を
向上させることができる。
【００４４】なお、パラジウム合金層１３の形成に先立
って、ニッケル系薄層１１に予め脱脂酸洗等の一般的な
下地処理を施して置くことが好ましい。
【００４５】パラジウム合金層１３を形成した後は、前
述の本発明の第１の態様と同様に異方性導電性接着剤を
用いてパラジウム合金層１３と配線回路３とを接合す
る。
【００４６】次に、図３示した本発明の第３の態様につ
いて説明する。この第３の態様は、上述の第２の態様の
パラジウム合金層１３に代えて貴金属薄層１４を形成す
る以外は第２の態様と同様に構成することができる。し
たがって、例えば、半導体チップ１上へのニッケル系薄
層１１の形成や、異方性導電性接着剤１２による半導体
チップ１と配線回路３との接合は前述の第１の態様およ
び第２の態様と同様に行なうことができる。
【００４７】この第３の態様において、ニッケル系薄層
１１の上に形成する貴金属薄層１４としては、金、パラ
ジウム、白金などから形成された薄層を使用することが
できるが、金薄層が耐蝕性などの点から好ましい。な
お、貴金属薄層１４には、更にリン、ホウ素、コバル
ト、ニッケル、カドミウム、鉛、錫などの他の元素を混
入させてもよい。
【００４８】貴金属薄層１４の厚みは、半導体チップ１
を配線回路３に接合する際に使用する加熱手段などによ
り異なるが、約０．００５〜１０μｍ、好ましくは約
０．０１〜５μｍとする。
【００４９】このような貴金属薄層１４も無電解メッキ
法により好ましく形成する。これにより、ブリッジを発
生させることなく、均一な厚さに貴金属薄層１４を形成
することが可能となる。無電解メッキ法に使用する無電
解メッキ液やメッキ条件などは適宜選択することができ
る。例えば、金メッキ液として、ＫＡｕ（ＣＮ）２０．
１〜３０ｇ／ｌ、好ましくは０．５〜１０ｇ／ｌ、クエ
ン酸カリウムもしくはアンモニウム０．５〜２００ｇ／
ｌ、好ましくは５〜５０ｇ／ｌ、及び必要に応じてＫＯ
Ｈ０．１〜２０ｇ／ｌ、好ましくは０．５〜５ｇ／ｌ又
は次亜リン酸アンモニウム１〜１００ｇ／ｌ、好ましく
は３〜５０ｇ／ｌからなるシアン化金カリウム水溶液を
使用し、ｐＨ２〜１０、好ましくはｐＨ３〜８、浴温３
０〜１００℃、好ましくは６０〜９５℃という条件で無
電解メッキすることにより金薄層を形成することができ
る。
【００５０】また、パラジウムメッキ液として、クエン
酸パラジウム０．１〜２０ｇ／ｌ、好ましくは２ｇ／
ｌ、エチレンジアミン５〜２００ｇ／ｌ、好ましくは５
０ｇ／ｌ、及び次亜リン酸アンモニウム１〜１００ｇ／
ｌ、好ましくは２０ｇ／ｌからなる溶液を調製し、ｐＨ
２〜１０、好ましくはｐＨ３〜９、浴温３０〜１００
℃、好ましくは６０〜９０℃という条件で無電解メッキ
することによりパラジウム薄層を形成することができ
る。
【００５１】また、白金メッキ液として、塩化白金酸
０．１〜２０ｇ／ｌ、好ましくは５ｇ／ｌ、トリエタノ
ールアミン５〜２００ｇ／ｌ、好ましくは５０ｇ／ｌ、
及びＤＭＡＢ１〜２０ｇ／ｌ、好ましくは２ｇ／ｌから
なる溶液を調製し、ｐＨ２〜１３、好ましくはｐＨ２〜
９、浴温２０〜９０℃、好ましくは５０℃という条件で
無電解メッキすることにより白金薄層を形成することが
できる。
【００５２】
【作用】本発明においては、接合する半導体チップ等の
電子素子チップの端子の基材金属層上に、ニッケル系薄
層、さらに必要に応じてパラジウム合金層あるいは貴金
属薄層を、それぞれ無電解メッキ法により積層するの
で、端子を構成する基材金属層がこれらの層で覆われ、
電子素子チップの耐蝕性及びボンディング性が飛躍的に
向上し、信頼性が大きく向上したものとなる。
【００５３】また、このようにニッケル系薄層、又はニ
ッケル系薄層上にさらにパラジウム合金層もしくは貴金
属薄層を積層した半導体チップを異方性導電性接着剤を
用いて配線回路に接合するので、半田バンプを形成する
ことなく、かつワイヤーレスで電子素子のベアチップを
ダイレクトに配線基板に実装できる。したがって、電子
素子チップと配線回路との接合に要する距離を短くして
信号の応答速度を速め、実装密度を高くし、実装コスト
を低減させ、マルチチップモジュールの生産性を大きく
向上させることが可能となる。さらにこのニッケル系薄
層、又はニッケル系薄層上にさらにパラジウム合金層も
しくは貴金属薄層を形成した積層体は、電子素子チップ
上に均一な厚さに形成されるので、多数の端子を同時に
信頼性高く接合することが可能となる。
【００５４】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。
【００５５】実施例１ バイポーラ型ＬＳＩの入出力端子である３μｍ厚のアル
ミニウム端子を、まず中性溶剤を使用して３０℃で３０
秒間洗浄し、純水で洗浄した。さらに、アルミニウム酸
化物を除去するために、１％ＨＮＯ３で３０秒処理し、
純水で洗浄した。
【００５６】次いで、パラジウム下地処理液として、ク
エン酸パラジウム０．１ｇ／ｌ、クエン酸２０ｇ／ｌか
らなるパラジウム水溶液を調製し、この水溶液にアルミ
ニウム端子を、ｐＨ４．５、３０℃で５０秒間浸漬する
ことにより下地処理した。この下地処理により、アルミ
ニウム端子の表面に、極めて薄いパラジウム膜が形成さ
れた。
【００５７】次に、無電解ニッケルメッキ液として、硫
酸ニッケル１０ｇ／ｌ、クエン酸カリウム２０ｇ／ｌ、
次亜リン酸カリウム１０ｇ／ｌからなる水溶液を調製
し、この水溶液を使用して、下地処理が施されたアルミ
ニウム系端子に対し、ｐＨ５．０、９０℃、２０分間と
いう条件で無電解ニッケルメッキを行った。その結果、
厚さ５μｍの無電解ニッケルメッキ層（Ｎｉ−Ｐ層）が
形成された。
【００５８】一方、異方性導電性接着剤として、エポキ
シ系バインダー樹脂に金系微粉末を分散させたもの（ハ
イソール（株）製、ＣＢ−０２７）を用意し、上述のよ
うにして得られた半導体チップをこの異方性導電性接着
剤を用いて配線基板に実装した。即ち、半導体チップの
入出力端子上のニッケルメッキ層に異方性導電性接着剤
を塗布し、これとリジッドなガラスエポキシ配線基板の
電極パッドとを位置合わせし、圧力２ｋｇ／ｃｍ２、温
度２００℃で熱圧着して両者を接合した。これにより、
同様の半導体チップをワイヤーボンディングで配線基板
に実装した場合に比べて半導体チップの実装に要する接
続スペースが約１／１０となり、実装コストも約１／５
となり、さらに、半導体チップの実装に要する配線距離
が短縮されるので、応答速度も約１／３に短縮すること
ができた。
【００５９】実施例２ Ｃ−ＭＯＳの入出力端子である２μｍ厚のアルミニウム
端子を、まず中性溶剤を使用して３０℃で２分間洗浄
し、純水洗浄した。さらに、アルミニウム酸化物を除去
するために、１％ＨＮＯ３で３０秒処理し、純水洗浄し
た。
【００６０】次いで、パラジウム下地処理液として、塩
化パラジウム０．１ｇ／ｌ、３５％塩酸０．１ｍｌ／ｌ
及びクエン酸カリウム２ｇ／ｌからなる塩化パラジウム
水溶液を調製し、この水溶液にアルミニウム端子を、ｐ
Ｈ４．２、１０℃で４０秒間浸漬することにより下地処
理した。この下地処理により、アルミニウム端子の表面
に、極めて薄いパラジウム膜が形成された。
【００６１】次に、無電解ニッケルメッキ液として、硫
酸ニッケル１０ｇ／ｌ、クエン酸カリウム２０ｇ／ｌ、
次亜リン酸ソーダ１０ｇ／ｌからなる硫酸ニッケル水溶
液を調製し、この水溶液を使用して、下地処理が施され
たアルミニウム端子に対し、ｐＨ５．０、９０℃で１０
分間という条件で無電解ニッケルメッキを行った。その
結果、厚さ５μｍの無電解ニッケルメッキ層が形成され
た。
【００６２】次に、無電解金メッキ液として、ＫＡｕ
（ＣＮ）２１０ｇ／ｌ、クエン酸カリウム１０ｇ／ｌ及
びＫＯＨ１ｇ／ｌからなるシアン化金カリウム水溶液を
調整し、この水溶液を使用して、表面に無電解ニッケル
メッキ層が形成されたアルミニウム端子に対しｐＨ５、
９０℃で１０分間という条件で金メッキを行った。その
結果、厚さ０．１μｍの無電解金メッキ層が形成され
た。これを純水で洗浄し、乾燥させた。
【００６３】一方、異方性導電性接着剤として、実施例
１と同様の異方性導電性接着剤（ハイソール（株）製、
ＣＢ−０２７）を用意し、上述のようにして得られた半
導体チップをこの異方性導電性接着剤を用いて配線基板
に実装した。即ち、半導体チップの入出力端子上の金メ
ッキ層に異方性導電性接着剤を塗布し、これとリジッド
なガラスエポキシ配線基板の電極パッドとを位置合わせ
し、圧力２ｋｇ／ｃｍ２、温度２００℃で熱圧着して両
者を接合した。これにより、同様の半導体チップをワイ
ヤーボンディングで配線基板に実装した場合に比べて半
導体チップの実装に要する接続スペースが約１／１０と
なり、実装コストも約１／５となり、さらに、半導体チ
ップの実装に要する配線距離が短縮されるので、応答速
度も約１／３に短縮することができた。
【００６４】実施例３ 実施例２同様に、Ｃ−ＭＯＳのアルミニウム端子に、パ
ラジウム下地処理を施し、更に、厚さ５μｍの無電解ニ
ッケルメッキ層と厚さ０．１μｍの無電解金メッキ層と
を積層した。一方、フレキシブル配線基板に半田電極パ
ッドを形成し、この電極パッドと、上述のようにして得
られた半導体チップとを、実施例１と同様の異方性導電
性接着剤（ハイソール（株）製、ＣＢ−０２７）を用い
て圧力２ｋｇ／ｃｍ２、温度２００℃で熱圧着して接合
した。これにより、同様の半導体チップを半田バンプ法
で配線基板に実装した場合に比べて実装コストが約１／
５となり、所要時間も約１／１００に短縮された。ま
た、配線基板に実装した半導体チップの密着性や導通性
も半田バンプ法で実装した場合より優れていた。
【００６５】実施例４ 実施例２と同様に、Ｃ−ＭＯＳのアルミニウム端子に、
パラジウム下地処理を施し、更に、厚さ５μｍの無電解
ニッケルメッキ層を形成した。
【００６６】次に、この無電解ニッケルメッキ層上にパ
ラジウム合金層を形成するために、まず、塩化パラジウ
ム（０．１ｇ／ｌ）、塩化第一錫（５０ｇ／ｌ）、スル
ファミン酸鉛（１０ｇ／ｌ）、クエン酸ナトリウム（５
０ｇ／ｌ）及び次亜リン酸ナトリウム（５０ｇ／ｌ）を
含有する水溶液に、スルファミン酸を添加してそのｐＨ
値を４．５とし、無電解メッキ液を調製した。そしてこ
の無電解メッキ液を温度７０℃で撹拌しながら、その中
へ上述のＣ−ＭＯＳの端子に形成した無電解ニッケルメ
ッキ層を１０分間浸漬して、無電解ニッケルメッキ層上
に厚さ１０μｍのパラジウム合金層（合金組成：パラジ
ウム７０重量％、鉛２０重量％、錫５重量％、リン５重
量％）を形成した。
【００６７】得られた半導体チップと、実施例１と同様
のリジッドなガラスエポキシ配線基板の電極パッドとを
実施例１と同様に異方性導電性接着剤を用いて接合し
た。その結果、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く両者を接合することができた。
【００６８】実施例５ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．５ｇ／ｌ）、塩化鉛（４０
ｇ／ｌ）、塩化第一錫（２０ｇ／ｌ）、クエン酸ナトリ
ウム（３０ｇ／ｌ）及び次亜リン酸ナトリウム（６０ｇ
／ｌ）を含有する水溶液に、クエン酸を添加してそのｐ
Ｈ値を４．５としたものを使用し、温度７０℃で３０分
間無電解メッキする以外は実施例４を繰り返し、Ｃ−Ｍ
ＯＳとリジッドなガラスエポキシ配線基板の電極パッド
とを接合した。
【００６９】その結果、パラジウム合金層として、厚さ
３μｍの合金層（合金組成：パラジウム５５重量％、鉛
３０重量％、錫１０重量％、リン５重量％）が形成され
ていた。また、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く接合することができた。
【００７０】実施例６ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．５ｇ／ｌ）、メタンスルホ
ン酸鉛（３０ｇ／ｌ）、メタンスルホン酸錫（３０ｇ／
ｌ）、リンゴ酸ナトリウム（３０ｇ／ｌ）及び次亜リン
酸ナトリウム（５０ｇ／ｌ）を含有する水溶液に、メタ
ンスルホン酸を添加してそのｐＨ値を４．０としたもの
を使用し、温度８０℃で３０分間無電解メッキをする以
外は実施例４を繰り返し、Ｃ−ＭＯＳとリジッドなガラ
スエポキシ配線基板の電極パッドとを接合した。
【００７１】その結果、パラジウム合金層として、厚さ
３μｍの合金層（合金組成：パラジウム４０重量％、鉛
２５重量％、錫３０重量％、リン５重量％）が形成され
ていた。また、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く接合することができた。
【００７２】実施例７ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．１ｇ／ｌ）、スルファミン
酸鉛（２０ｇ／ｌ）、メタンスルホン酸錫（３０ｇ／
ｌ）、クエン酸ナトリウム（３０ｇ／ｌ）及び次亜リン
酸ナトリウム（３０ｇ／ｌ）を含有する水溶液に、スル
ファミン酸を添加してそのｐＨ値を３．０としたものを
使用し、温度を９０℃で３０分間無電解メッキをする以
外は実施例４を繰り返し、Ｃ−ＭＯＳとリジッドなガラ
スエポキシ配線基板の電極パッドとを接合した。
【００７３】その結果、パラジウム合金層として、厚さ
３μｍの合金層（合金組成：パラジウム２５重量％、鉛
３０重量％、錫４０重量％、リン５重量％）が形成され
ていた。また、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く接合することができた。
【００７４】実施例８ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．１ｇ／ｌ）、塩化鉛（２０
ｇ／ｌ）、塩化第一錫（１０ｇ／ｌ）、塩化アンモニウ
ム（２０ｇ／ｌ）、クエン酸（３０ｇ／ｌ）及びジメチ
ルアミンボラン（ＤＭＡＢ）（３ｇ／ｌ）を含有する水
溶液に、アンモニア水を添加してそのｐＨ値を９．０と
したものを使用し、温度６０℃で３０分間無電解メッキ
をする以外は実施例４を繰り返し、Ｃ−ＭＯＳとリジッ
ドなガラスエポキシ配線基板の電極パッドとを接合し
た。
【００７５】その結果、パラジウム合金層として厚さ３
μｍの合金層（合金組成：パラジウム６０重量％、鉛２
５重量％、錫１４重量％、ホウ素０．１重量％）が形成
されていた。また、実施例１と同様に短時間に、密着性
よく、導通信頼性高く接合することができた。
【００７６】実施例９ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．１ｇ／ｌ）、ホウフッ化鉛
（２０ｇ／ｌ）、ホウフッ酸（５０ｇ／ｌ）、クエン酸
（２０ｇ／ｌ）及びジメチルアミンボラン（３ｇ／ｌ）
を含有する水溶液に、アンモニア水を添加してそのｐＨ
値を４．２としたものを使用し、温度６０℃で３０分間
無電解メッキをする以外は実施例４を繰り返し、Ｃ−Ｍ
ＯＳとリジッドなガラスエポキシ配線基板の電極パッド
とを接合した。
【００７７】その結果、パラジウム合金層として厚さ３
μｍの合金層（合金組成：パラジウム６０重量％、鉛３
８重量％、ホウ素２重量％）が形成されていた。また、
実施例１と同様に短時間に、密着性よく、導通信頼性高
く接合することができた。
【００７８】実施例１０ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．５ｇ／ｌ）、メタンスルホ
ン酸錫（３０ｇ／ｌ）、メタンスルホン酸（５０ｇ／
ｌ）、３０ｇ／ｌ）及びジメチルアミンボラン（３ｇ／
ｌ）を含有する水溶液に、アンモニア水を添加してその
ｐＨ値を４．５としたものを使用し、温度６０℃で３０
分間無電解メッキする以外は実施例４を繰り返し、Ｃ−
ＭＯＳとリジッドなガラスエポキシ配線基板の電極パッ
ドとを接合した。
【００７９】その結果、パラジウム合金層として厚さ３
μｍの合金層（合金組成：パラジウム４５重量％、錫５
０重量％、ホウ素５重量％）が形成されていた。また、
実施例１と同様に短時間に、密着性よく、導通信頼性高
く接合することができた。
【００８０】実施例１１ パラジウム合金層を形成するために、無電解メッキ液と
して、塩化パラジウム（０．１ｇ／ｌ）、ホウフッ化鉛
（１０ｇ／ｌ）、ホウフッ化錫（１０ｇ／ｌ）、ホウフ
ッ化銀（３ｇ／ｌ）、ホウフッ酸（１００ｇ／ｌ）、ク
エン酸（２０ｇ／ｌ）及び次亜リン酸ナトリウム（１０
ｇ／ｌ）を含有する水溶液に、水酸化ナトリウム水溶液
を添加してそのｐＨ値を４．０としたものを使用し、温
度９０℃で３０分間無電解メッキする以外は実施例４を
繰り返し、Ｃ−ＭＯＳとリジッドなガラスエポキシ配線
基板の電極パッドとを接合した。
【００８１】その結果、パラジウム合金層として厚さ３
μｍの合金層（合金組成：パラジウム５０重量％、鉛３
０重量％、錫１０重量％、銀８重量％、リン２重量％）
が形成されていた。また、実施例１と同様に短時間に、
密着性よく、導通信頼性高く接合することができた。
【００８２】実施例１２ 実施例１と同様に、バイポーラ型ＬＳＩのアルミニウム
端子にパラジム下地処理をし、さらに厚さ５μｍの無電
解ニッケルメッキ層を形成した。
【００８３】次に、この無電解ニッケルメッキ層上に貴
金属層としてＰｄ−Ｐ層を形成するために、無電解メッ
キ液として、クエン酸パラジウム（５ｇ／ｌ）、エチレ
ンジアミン（５０ｇ／ｌ）及び次亜リン酸カリウム（１
０ｇ／ｌ）からなる溶液を調製した。そしてこの溶液を
使用して、表面に無電解ニッケルメッキ層を形成したア
ルミニウム端子に対し、ｐＨ５．０、８０℃、３０分と
いう条件で無電解メッキを行った。その結果、厚さ５μ
ｍのＰｄ−Ｐ合金層が形成されていた。
【００８４】得られた半導体チップと、実施例１と同様
のリジッドなガラスエポキシ配線基板の電極パッドとを
実施例１と同様に異方性導電性接着剤を用いて接合し
た。その結果、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く両者を接合することができた。
【００８５】実施例１３ 実施例１と同様に、バイポーラ型ＬＳＩのアルミニウム
端子にパラジム下地処理をし、さらに厚さ５μｍの無電
解ニッケルメッキ層を形成した。
【００８６】次に、この無電解ニッケルメッキ層上に貴
金属層として白金層を形成するために、無電解メッキ液
として、白金酸（５ｇ／ｌ）、トリエタノールアミン
（５０ｇ／ｌ）及びジメチルアミノボラン（ＤＭＡＢ）
（２ｇ／ｌ）からなる溶液を調製した。そしてこの溶液
を使用して、ｐＨ４．５、８０℃、３０分という条件で
無電解メッキを行った。その結果、厚さ２μｍの白金層
が形成されていた。
【００８７】得られた半導体チップと、実施例１と同様
のリジッドなガラスエポキシ配線基板の電極パッドとを
実施例１と同様に異方性導電性接着剤を用いて接合し
た。その結果、実施例１と同様に短時間に、密着性よ
く、導通信頼性高く両者を接合することができた。
【００８８】
【発明の効果】本発明によれば、電子素子チップを基板
へワイヤーレスボンディングで直接的に接合するので高
密度実装が可能となる。また、その際に半田バンプの形
成が不要であるので接合コストを大きく低下させること
ができる。さらに、接合信頼性や耐蝕性も高めることが
可能となる。
【図面の簡単な説明】
【図１】本発明のチップマウント方法の説明図である。
【図２】本発明のチップマウント方法の説明図である。
【図３】本発明のチップマウント方法の他の態様の説明
図である。
【図４】従来のフリップチップの説明図である。
【図５】従来のワイヤーボンディングの説明図である。
【符号の説明】
１ 半導体チップ １ａ 入出力端子 ２ 基板 ３ 配線回路 ４ 銀ペースト ５ 金ワイヤー ６ パッシベーション膜 ７ 開口部 ８ バリアーメタル層 ９ 半田バンプ １０ 半田パッド １１ ニッケル系薄層 １２ 異方性導電性接着剤 １３ パラジウム合金層 １４ 貴金属薄層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐上 洋祐 神奈川県横浜市戸塚区上矢部町2050番地 ハイソール株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 電子素子チップを配線回路にマウントす
    るチップマウント方法において、予め電子素子チップの
    端子の基材金属層上に無電解メッキ法でニッケル系薄層
    を形成し、その後、電子素子チップの端子と配線回路と
    を異方性導電性接着剤を用いて接合することを特徴とす
    るチップマウント方法。
  2. 【請求項２】 電子素子チップの端子の基材金属層が、
    アルミニウム系金属からなる請求項１記載のチップマウ
    ント方法。
  3. 【請求項３】 基材金属層をパラジウム塩水溶液で処理
    後、ニッケル系薄層を形成する請求項１又は２記載のチ
    ップマウント方法。
  4. 【請求項４】 ニッケル系薄層として、ニッケルの薄
    層、又はニッケルとリン、ホウ素、コバルトもしくは銅
    を含有する薄層を形成する請求項１〜３のいずれかに記
    載のチップマウント方法。
  5. 【請求項５】 電子素子チップの端子面の全面にニッケ
    ル系薄層を形成する請求項１〜４のいずれかに記載のチ
    ップマウント方法。
  6. 【請求項６】 ニッケル系薄層上に、無電解メッキ法
    で、パラジウム０．０１〜９５重量％と鉛もしくは錫を
    含有するパラジウム合金層又は貴金属薄層を形成し、こ
    のパラジウム合金層又は貴金属薄層と配線回路とを異方
    性導電性接着剤を用いて接合する請求項１〜５のいずれ
    かに記載のチップマウント方法。
  7. 【請求項７】 電子素子チップの端子面の全面にニッケ
    ル系薄層、及びパラジウム合金層又は貴金属薄層を順次
    形成する請求項６記載のチップマウント方法。
  8. 【請求項８】 パラジウム合金層として、鉛０．１〜６
    ０重量％と錫０．１〜９０重量％を含有する合金層を形
    成する請求項６又は７記載のチップマウント方法。
  9. 【請求項９】 パラジウム合金層として、リン０．１〜
    ２０重量％を含有する合金層を形成する請求項６〜８の
    いずれかに記載のチップマウント方法。
  10. 【請求項１０】 パラジウム合金層として、更にホウ素
    ０．０１〜１０重量％を含有する合金層を形成する請求
    項６〜８のいずれかに記載のチップマウント方法。
  11. 【請求項１１】 パラジウム合金層として、インジウム
    ０．１〜３０重量％を含有する合金層を形成する請求項
    ６〜１０のいずれかに記載のチップマウント方法。
  12. 【請求項１２】 パラジウム合金層として、銀０．１〜
    ３０重量％を含有する合金層を形成する請求項６〜１１
    のいずれかに記載のチップマウント方法。
  13. 【請求項１３】 貴金属薄層として、金、パラジウム又
    は白金の薄層を形成する請求項６記載のチップマウント
    方法。
  14. 【請求項１４】 貴金属薄層として、リン、ホウ素、コ
    バルト、ニッケル、カドミウム、鉛又は錫を含有する薄
    層を形成する請求項１３記載のチップマウント方法。
  15. 【請求項１５】 異方性導電性接着剤が、導電フィラー
    として金系、白金系又は銀系微粉末を含有する請求項１
    〜１４のいずれかに記載のチップマウント方法。
  16. 【請求項１６】 異方性導電性接着剤が、導電フィラー
    として、突起を有する粒径２０μｍ以下の導電性微粒子
    と、粒径１μｍ以下の導電性微粒子とを含有し、バイン
    ダーとしてエポキシ系樹脂を含有する請求項１５記載の
    チップマウント方法。
  17. 【請求項１７】 請求項１〜１６のいずれかに記載のチ
    ップマウント方法により電子素子チップを配線回路にマ
    ウントした電子素子チップモジュール。
JP7430294A 1994-03-18 1994-03-18 チップマウント方法 Pending JPH07263493A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7430294A JPH07263493A (ja) 1994-03-18 1994-03-18 チップマウント方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7430294A JPH07263493A (ja) 1994-03-18 1994-03-18 チップマウント方法

Publications (1)

Publication Number Publication Date
JPH07263493A true JPH07263493A (ja) 1995-10-13

Family

ID=13543206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7430294A Pending JPH07263493A (ja) 1994-03-18 1994-03-18 チップマウント方法

Country Status (1)

Country Link
JP (1) JPH07263493A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266582A (ja) * 2006-03-03 2007-10-11 Electroplating Eng Of Japan Co 電子部品
US7524700B2 (en) 2005-03-23 2009-04-28 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semicondutor device
WO2012121355A1 (ja) * 2011-03-10 2012-09-13 富士電機株式会社 電子部品および電子部品の製造方法
US9355987B2 (en) 2012-08-17 2016-05-31 Fuji Electric Co., Ltd. Electronic component and manufacturing method for electronic component
WO2019069965A1 (ja) * 2017-10-06 2019-04-11 上村工業株式会社 無電解パラジウムめっき液
JPWO2018003704A1 (ja) * 2016-06-27 2019-04-25 株式会社スリーボンド 熱硬化型導電性接着剤

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7524700B2 (en) 2005-03-23 2009-04-28 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semicondutor device
US7601626B2 (en) 2005-03-23 2009-10-13 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device
US8207056B2 (en) 2005-03-23 2012-06-26 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device
JP2007266582A (ja) * 2006-03-03 2007-10-11 Electroplating Eng Of Japan Co 電子部品
JP4499752B2 (ja) * 2006-03-03 2010-07-07 日本エレクトロプレイテイング・エンジニヤース株式会社 電子部品
JP5812090B2 (ja) * 2011-03-10 2015-11-11 富士電機株式会社 電子部品および電子部品の製造方法
CN103415918A (zh) * 2011-03-10 2013-11-27 富士电机株式会社 电子组件以及制造电子组件的方法
JPWO2012121355A1 (ja) * 2011-03-10 2014-07-17 富士電機株式会社 電子部品および電子部品の製造方法
WO2012121355A1 (ja) * 2011-03-10 2012-09-13 富士電機株式会社 電子部品および電子部品の製造方法
US9627342B2 (en) 2011-03-10 2017-04-18 Fuji Electric Co., Ltd. Electronic component and method of manufacturing electronic component
US9355987B2 (en) 2012-08-17 2016-05-31 Fuji Electric Co., Ltd. Electronic component and manufacturing method for electronic component
JPWO2018003704A1 (ja) * 2016-06-27 2019-04-25 株式会社スリーボンド 熱硬化型導電性接着剤
US11421133B2 (en) 2016-06-27 2022-08-23 Threebond Co., Ltd. Thermosetting conductive adhesive
WO2019069965A1 (ja) * 2017-10-06 2019-04-11 上村工業株式会社 無電解パラジウムめっき液
JP2019070173A (ja) * 2017-10-06 2019-05-09 上村工業株式会社 無電解パラジウムめっき液
CN111183245A (zh) * 2017-10-06 2020-05-19 上村工业株式会社 化学镀钯液
US11946144B2 (en) 2017-10-06 2024-04-02 C. Uyemura & Co., Ltd. Electroless palladium plating solution

Similar Documents

Publication Publication Date Title
US6362090B1 (en) Method for forming flip chip bump and UBM for high speed copper interconnect chip using electroless plating method
KR100373085B1 (ko) 플립-칩-어셈블리용땜납펌프및그제조방법
CN101395978A (zh) 内置耐热性基板电路板
TW200849428A (en) Under bump metallurgy structure and die structure using the same and method of manufacturing die structure
US6519845B1 (en) Wire bonding to dual metal covered pad surfaces
JP2000216196A (ja) 半田接合方法並びに電子装置及びその製造方法
JPH11214421A (ja) 半導体素子の電極形成方法
JPH10287994A (ja) ボンディング部のメッキ構造
JP3156417B2 (ja) 半導体素子の電極形成方法
JPH07263493A (ja) チップマウント方法
JP3475558B2 (ja) 半導体チップ接合用ボール及び半導体チップの接合方法
JPH08139097A (ja) フリップチップ用接続ボール及び半導体チップの接合方法
WO2004056162A1 (ja) フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法
JP2000012605A (ja) 半導体チップの電極部の形成方法
JPH08306816A (ja) 電極パッド
JPH08130227A (ja) 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法
JP2001358168A (ja) 半導体装置およびその製造方法
JP3465014B2 (ja) パッケージ介挿基板及びその製造方法
JP3244102B2 (ja) Ｉｃパッケージ
JPH02276249A (ja) 半導体回路バンプの製造方法
JP2002536845A (ja) 電気的導通接続を形成する方法
JP3242827B2 (ja) 半導体装置の製造方法
JPH07183327A (ja) 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法
JP2839513B2 (ja) バンプの形成方法
JP3854177B2 (ja) 半導体素子搭載用配線基板およびその製造方法