KR100687000B1 - 반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법 - Google Patents

반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법 Download PDF

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히로히사 나카야마
시로 사토
마사노부 쇼지
히토시 노사카
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세이코 엡슨 가부시키가이샤
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명의 과제는 외부 단자의 신뢰성이 향상되는 반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법을 제공하는 것에 있다.
반도체 장치의 제조 방법은 (a) 반도체 기판(20)과 전기적으로 도통하는 전기적 접속부(14)에, 산을 포함하는 페이스트(54)를 설치하는 것, (b) 전기적 접속부(14)를 세정함으로써 페이스트(54)를 전기적 접속부(14)로부터 제거하는 것, (c) 전기적 접속부(14)에 도전 부재를 설치하는 것을 포함한다.

Description

반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD OF TREATING ELECTRICAL CONNECTION SECTION}
도 1은 본 발명의 제1 실시형태를 설명하는 도면이다.
도 2는 본 발명의 제1 실시형태를 설명하는 도면이다.
도 3은 본 발명의 제1 실시형태를 설명하는 도면이다.
도 4는 본 발명의 제1 실시형태를 설명하는 도면이다.
도 5는 본 발명의 제1 실시형태의 변형예를 설명하는 도면이다.
도 6은 본 발명의 제2 실시형태를 설명하는 도면이다.
도 7은 본 발명의 제2 실시형태를 설명하는 도면이다.
도 8은 본 발명의 제2 실시형태의 변형예를 설명하는 도면이다.
도 9는 본 발명의 제3 실시형태를 설명하는 도면이다.
도 10은 본 발명의 제3 실시형태를 설명하는 도면이다.
도 11은 본 발명의 제3 실시형태를 설명하는 도면이다.
도 12는 본 발명의 제4 실시형태를 설명하는 도면이다.
도 13은 본 발명의 제4 실시형태를 설명하는 도면이다.
도 14는 본 발명의 제5 실시형태를 설명하는 도면이다.
도 15는 본 발명의 제5 실시형태를 설명하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 인터포저
14 : 전기적 접속부
20 : 반도체 칩(반도체 기판)
54 : 페이스트
56 : 플럭스
58 : 땜납
60 : 외부 단자
62 : 소정 에리어
120 : 반도체 기판
124 : 전극 패드
160 : 외부 단자
220 : 반도체 기판
224 : 전극 패드
320 : 반도체 기판
324 : 전극 패드
328 : 수지층
332 : 전기적 접속부
360 : 외부 단자
410 : 마더보드
412 : 전기적 접속부
본 발명은 반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법에 관한 것이다.
BGA나 CSP 등의 반도체 패키지의 외부 단자로서 납땜 볼이 사용되고 있다. 납땜 볼은 반도체 패키지의 인터포저의 전기적 접속부(랜드)에 설치된다. 통상, 랜드의 표면에는 도금 피막 등의 산화 방지막이 형성되어 있고, 이렇게 함으로써 랜드 표면의 산화를 방지하여, 납땜 볼의 탑재 공정의 신뢰성 향상을 도모하고 있다. 그러나, 이 종래 방법에 의하면 도금 피막 등의 처리 공정이 증가할 뿐만 아니라, 예컨대 도금 피막으로서 Ni를 사용한 경우에는 땜납 접합에 의해 딱딱해서 깨지기 쉬운 합금층이 형성되어 외부 단자의 기계적 신뢰성의 저하를 초래하는 일이 있다. 관련된 문헌으로서, 일본 특허 공개 공보 제2000-114313호가 있다.
본 발명의 목적은 외부 단자의 신뢰성이 향상되는 반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법을 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치의 제조 방법은,
(a) 반도체 기판과 전기적으로 도통하는 전기적 접속부에 산을 포함하는 페이스트를 설치하는 것,
(b) 상기 전기적 접속부를 세정함으로써 상기 페이스트를 상기 전기적 접속부로부터 제거하는 것,
(c) 상기 전기적 접속부에 도전 부재를 설치하는 것을 포함한다. 본 발명에 의하면, 페이스트에 포함되는 산에 의해 전기적 접속부의 표면에 피착되어 있는 산화막을 제거할 수 있기 때문에, 그 후에 행하는 도전 부재를 설치하는 공정의 신뢰성이 향상된다. 또한, 페이스트의 도포 공정 및 세정 공정을 행함으로써 산화막을 제거할 수 있기 때문에, 미리 도금 피막을 형성하는 공정에 비교해서 제조 공정이 매우 간단하다.
(2) 이 반도체 장치의 제조 방법에 있어서, 상기 도전 부재는 땜납으로 이루어져도 좋다.
(3) 이 반도체 장치의 제조 방법에 있어서,
상기 (c) 공정에 있어서 상기 땜납을 상기 전기적 접속부에 플럭스를 통해 설치해도 좋다.
(4) 이 반도체 장치의 제조 방법에 있어서,
상기 (a) 공정에서 설치하는 상기 페이스트는 상기 (c) 공정에서 설치하는 플럭스와 동일 재료로 구성되어도 좋다. 이것에 의하면 제조 공정에서 이용하는 약품 점수를 적게 할 수 있다.
(5) 이 반도체 장치의 제조 방법에 있어서,
상기 (a) 공정에서 설치하는 상기 페이스트는 상기 (c) 공정에서 설치하는 플럭스보다도 산의 비율이 큰 재료로 구성되어도 좋다. 이것에 의하면, 전기적 접속부의 표면의 산화막을 효과적으로 제거할 수 있다.
(6) 이 반도체 장치의 제조 방법에 있어서,
상기 (a) 공정에서 설치하는 상기 페이스트는 상기 (c) 공정에서 설치하는 플럭스의 산보다도 환원력이 큰 산을 포함하는 재료로 구성되어도 좋다. 이것에 의하면, 전기적 접속부의 표면의 산화막을 효과적으로 제거할 수 있다.
(7) 이 반도체 장치의 제조 방법에 있어서,
상기 (a) 및 (b) 공정을 대기 또는 산소 분위기에 있어서 행해도 좋다. 이에 따라, 공정 중에 전기적 접속부의 표면에 기체가 피착한 경우라도, 그 기체는 산화막으로서 형성되게 되기 때문에, 세정 공정에 의해 페이스트와 함께 제거할 수 있다. 따라서, 전기적 접속부의 도전면을 확실히 노출시킬 수 있다.
(8) 이 반도체 장치의 제조 방법에 있어서, 상기 페이스트의 산은 유기산이라도 좋다.
(9) 이 반도체 장치의 제조 방법에 있어서, 상기 페이스트의 산은 무기산이라도 좋다.
(10) 이 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판은 인터포저에 탑재되고, 상기 전기적 접속부는 인터포저에 형성된 랜드라도 좋다.
(11) 이 반도체 장치의 제조 방법에 있어서,
상기 전기적 접속부는 상기 반도체 기판에 형성된 전극 패드라도 좋다.
(12) 이 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판에는 수지층이 형성되고, 상기 전기적 접속부는 상기 수지층 상에 형성된 랜드라도 좋다.
(13) 이 반도체 장치의 제조 방법에 있어서, 복수의 상기 전기적 접속부의 각각은 복수행 복수열에 배열되고, 상기 (a) 및 (b) 공정을 상기 복수행 복수열의 외측의 단부에 위치하는 전기적 접속부에 대하여 행해도 좋다.
(14) 이 반도체 장치의 제조 방법에 있어서, 상기 (a) 및 (b) 공정을 상기 복수행 복수열의 외측의 각부(角部)에 위치하는 전기적 접속부에 대하여 행해도 좋다. 이것에 의하면, 복수의 전기적 접속부가 배열된 복수행 복수열 중의 각부는 응력이 가장 가해지기 쉽다.
(15) 이 반도체 장치의 제조 방법에 있어서, 상기 복수의 전기적 접속부의 각각은 소정 에리어를 둘러싸는 영역에 복수행 복수열로 배열되고, 상기 (a) 및 (b) 공정을 상기 소정 에리어에 가장 가까운 내측의 단부에 대하여 행해도 좋다. 이것에 의하면, 예컨대 도금 피막에 기인한 기계적 신뢰성의 저하를 초래하지 않기 때문에, 응력이 가해지기 쉬운 전기적 접속부에 대하여 행하면 효과적이다.
(16) 본 발명에 따른 전기적 접속부의 처리 방법은,
(a) 전기적 접속부에 산을 포함하는 페이스트를 설치하는 것,
(b) 도전 부재를 상기 전기적 접속부에 설치하기 전에 상기 전기적 접속부를 세정함으로써 상기 페이스트를 상기 전기적 접속부로부터 제거하는 것을 포함한다. 본 발명에 의하면, 페이스트에 포함되는 산에 의해 전기적 접속부의 표면에 피착하고 있는 산화막을 제거할 수 있기 때문에, 그 후에 행하는 도전 부재를 설치하는 공정의 신뢰성이 향상된다. 또한, 페이스트의 도포 공정 및 세정 공정을 행함으로써 산화막을 제거할 수 있기 때문에, 미리 도금 피막을 형성하는 공정에 비교해서 제조 공정이 매우 간단하다.
(17) 이 전기적 접속부의 처리 방법에 있어서,
상기 (a) 및 (b) 공정을 대기 또는 산소 분위기에 있어서 행해도 좋다. 이에 따라, 공정 중에 전기적 접속부의 표면에 기체가 피착한 경우라도 그 기체는 산화막으로서 형성되게 되기 때문에, 세정 공정에 의해 페이스트와 함께 제거할 수 있다. 따라서, 전기적 접속부의 도전면을 확실히 노출시킬 수 있다.
(18) 이 전기적 접속부의 처리 방법에 있어서, 상기 페이스트의 산은 유기산이라도 좋다.
(19) 이 전기적 접속부의 처리 방법에 있어서, 상기 페이스트의 산은 무기산이라도 좋다.
(20) 이 전기적 접속부의 처리 방법에 있어서, 상기 전기적 접속부는 마더보드에 형성되고, 상기 (b) 공정 후에 전자 부품을 상기 마더보드의 상기 전기적 접속부에 땜납 접합해도 좋다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.
(제1 실시형태)
도 1∼도 4는 본 발명을 적용한 제1 실시형태에 따른 반도체 장치의 제조 방법을 도시한 도면이다. 이 반도체 장치의 제조 방법은 전기적 접속부의 처리 방법을 포함한다.
본 실시형태에서는 인터포저(10)를 준비한다. 인터포저(10)에는 반도체 칩(반도체 기판 : 20)이 탑재되어 있다. 즉, 본 실시형태에서는 반도체 칩(20)을 패키지화한 반도체 패키지(40)를 준비한다.
인터포저(10)는 반도체 칩(20)을 탑재하기 위한 배선 기판이다. 인터포저(10)는 반도체 패키지(40)의 일부를 이룬다. 인터포저(10)는 유기계의 수지 기판(예컨대 에폭시 기판, 폴리이미드 기판)이라도 좋고, 무기계의 기판(예컨대 글래스 기판, 세라믹 기판)이라도 좋으며, 혹은 유기계·무기계의 복합 구조의 기판(예컨대 글래스 에폭시 기판)이라도 좋다.
인터포저(10)에는, 그 양면에 도전성 재료로 이루어지는 전기적 접속부(12, 14)가 형성되어 있다. 전기적 접속부(12, 14)는 예컨대 배선 패턴의 랜드라도 좋으며, 금속(예컨대 Cu)에 의해 형성되어 있다. 또한, 인터포저(10)의 표면에는 보호막(예컨대 땜납 레지스트 : 16)이 설치되어 있다. 보호막(16)은, 전기적 접속부(12,14)를 피하여 배선 패턴의 다른 부분을 보호하고 있다. 예컨대, 보호막(16)은 전기적 접속부(14)(또는 전기적 접속부(12))의 중앙부를 피하여 그 외주 단부에 오버랩하여 설치되어 있다.
인터포저(10)는 단층 기판이라도 좋고, 다층 기판이라도 좋다. 모든 전기적 접속부(12, 14)의 각각은 서로 전기적으로 도통하고 있다. 전기적 접속부(12, 14)의 상호 전기적 접속은 스루 홀에 의해 도모될 수 있다.
반도체 칩(20)은 집적 회로(22) 및 그것에 전기적으로 접속되어 있는 전극 패드(예컨대 Al 패드 : 24)를 갖는다. 전극 패드(24)는 반도체 칩(20)의 단부(예 컨대 대향하는 2변 또는 4변)에 위치하는 것이 일반적이다. 한편, 반도체 칩(20)의 전극 패드(24)측의 표면에는 패시베이션막(28)이 설치되어 있다.
반도체 칩(20)은 인터포저(10)에서의 전기적 접속부(12)측의 면에 탑재되어 있다. 이에 따라, 전기적 접속부(14)는 반도체 칩(20)과 전기적으로 도통한다. 반도체 칩(20)의 탑재 형태로서는, 전극 패드(24)의 형성면을 인터포저(10)측을 향하는 페이스 다운형이라도 좋고, 그것과는 역방향인 페이스 업형이라도 좋다. 페이스 다운형의 경우, 전극 패드(24) 상에는 범프(예컨대 Au 범프)가 설치되는 일이 많다. 그 경우, 반도체 칩(20)(상세하게는 범프)과 인터포저(10)(상세하게는 전기적 접속부(12))의 양자의 전기적 접속은, 이방성 도전 재료(30)에 의해 도모될 수 있다. 이방성 도전 재료(30)는 필름(ACF) 또는 페이스트(ACP) 중 어느 하나라도 좋다. 이방성 도전 재료(30)는 바인더 및 그 바인더에 분산된 복수의 도전 입자를 갖고, 도전 입자가 범프 및 전기적 접속부(12) 사이에 개재함으로써 양자간의 전기적 접속을 도모하는 것이다. 혹은, 페이스 다운형의 그 밖의 전기적 접속으로서, 도전 수지 페이스트에 의한 것, 금속 접합(예컨대 Au-Au 접합, Au-Sn 접합 또는 땜납 접합), 절연 수지의 수축력에 의한 형태를 적용해도 좋다. 또한, 금속 접합의 경우, 반도체 칩(20)과 인터포저(10) 사이에 언더 필재(수지)를 충전해도 좋다. 한편, 페이스 업형의 경우에는 양자의 전기적 접속은 와이어에 의해 도모되고, 전체가 수지 밀봉되는 일이 많다.
본 실시형태에서는 도 2a∼도 4에 도시하는 바와 같이, 전술한 인터포저(10)의 전기적 접속부(14)에 외부 단자(60)를 형성한다. 우선, 도 2a∼도 2c에 도시하 는 바와 같이, 전기적 접속부의 처리 방법을 설명한다.
도 2a에 도시하는 바와 같이, 전기적 접속부(14)의 표면에는 산화막(15)이 피착하고 있다. 이 산화막(15)은 자연 산화, 반도체 칩(20)의 탑재 공정의 가열, 또는 인터포저(10)의 건조 공정의 가열 등에 기인하여 형성되는 것이 알려져 있다.
처음에, 전기적 접속부(14)에 페이스트(54)를 설치한다(도 2b 참조). 페이스트(54)는 산을 포함한다. 페이스트(54)의 산은 무기산 또는 유기산 중 어느 것이어도 좋다. 무기산으로서, 할로겐화 수소수 용액을 사용해도 좋다. 무기산의 구체예로서는 브롬산(HBr), 염산(HCl), 황산(H2SO4), 아세트산(HNO3), 인산(H3PO4) 등을 들 수 있다. 유기산의 구체예로서는, 카르복실산(RCOOH)을 들 수 있다. 무기산은 유기산에 비교해서 환원력이 크기 때문에 무기산을 포함하는 페이스트(54)를 사용하면 산화막(15)을 효과적으로 제거할 수 있다. 또한, 무기산 중에서도 염산, 황산은, 특히 환원력이 크기 때문에(예컨대 브롬산보다도 크기 때문에) 보다 바람직하다.
페이스트(54)는 플럭스라도 좋다. 그 경우, 페이스트(54)는 수지, 활성제, 용제, 칙소제를 포함하는 것이어도 좋다. 수지로서는, 수용성 수지 또는 로진계 수지를 이용할 수 있다. 플럭스의 조성은 산을 포함하는 것이면 특별히 한정되는 것은 아니다. 예컨대, 플럭스의 조성으로서, 지방족 글리콜 에테르, 변성 경화 피마자유, 글리세르 에테르, 유기산, 유기아민의 할로겐염, 땜납 분말이 소정 비율로 혼재하고 있어도 좋다.
페이스트(54)는 후술의 납땜용의 플럭스(56)(도 3a 참조)와 동일 재료로 이루어지는 것이어도 좋다. 이것에 의하면, 제조 공정에서 이용하는 약품 점수를 적게 할 수 있다. 혹은, 페이스트(54)는 납땜용 플럭스(56)보다도 산의 비율이 큰 재료로 이루어지는 것이어도 좋다. 또한, 페이스트(54)는 납땜용 플럭스(56)의 산보다도 환원력이 큰 산을 포함하는 재료로 이루어지는 것이어도 좋다. 이들에 의해, 전기적 접속부(14)의 표면의 산화막(15)을 효과적으로 제거할 수 있다.
페이스트(54)를 설치하는 방법은, 도 2a에 도시하는 바와 같이 핀(50)에 의해 액체 방울(52)을 전사하는 핀 전사 방식을 적용해도 좋다. 그 밖의 방식으로서, 인쇄 방식(예컨대 스크린 인쇄 방식), 잉크젯 방식, 디스펜서에 의한 도포 방식 등을 적용해도 좋다. 페이스트(54)를 설치하는 영역은, 인터포저(10)에서의 전기적 접속부(14)를 포함하는 영역이면 좋고, 예컨대 도 2b에 도시하는 바와 같이, 각각의 전기적 접속부(14)마다의 복수 영역으로 나누어 설치해도 좋다.
도 2b에 도시하는 바와 같이, 페이스트(54)를 설치한 후, 전기적 접속부(14)의 재료인 금속의 환원 반응이 종료할 때까지 소정 시간 방치한다. 예컨대, 전기적 접속부(14)의 재료가 구리이고, 브롬산을 포함하는 페이스트(54)를 설치한 경우에는 이하의 화학 반응이 일어난다.
CuO(산화구리)+2HBr(브롬산)→CuBr2(브롬화구리)+H2O(물)
상기 화학 반응을 촉진하기 위해서 가열해도 좋다. 혹은, 페이스트(54)에 포함되는 산의 휘발을 방지하기 위해서 가열하지 않고서 상온에서 방치해 두어도 좋다. 산의 휘발을 방지함으로써 상기 화학 반응을 확실하게 일으킬 수 있다.
그 후, 도 2c에 도시하는 바와 같이, 전기적 접속부(14)를 세정함으로써 페이스트(54)를 전기적 접속부(14)로부터 제거한다. 이렇게 해서, 페이스트(54)와 함께, 전기적 접속부(14)의 표면에 피착하고 있는 산화막(15)을 제거할 수 있다. 즉, 전기적 접속부(14)의 도전면을 확실히 노출시킬 수 있다.
전술의 페이스트(54)의 도포 공정 및 세정 공정을 대기 또는 산소 분위기에서 행해도 좋다. 이것에 의하면, 공정 중에 전기적 접속부(14)의 표면에 어떠한 기체가 피착한 경우라도, 그 기체는 산화막으로 형성되게 되기 때문에, 세정 공정에 의해 페이스트(54)와 함께 제거할 수 있다. 따라서, 전기적 접속부(14)의 도전면을 확실히 노출시킬 수 있다. 한편, 전술한 페이스트의 도포 공정 및 세정 공정은 복수의 전기적 접속부(14)의 모두에 대하여 행할 수 있다.
다음에, 전기적 접속부(14) 상에 도전 부재를 설치한다. 도전 부재로서 땜납을 이용하는 경우에는, 도 3a 및 도 3b에 도시하는 바와 같이, 전기적 접속부(14)에 플럭스(56)를 사이에 두고 땜납(58)을 설치해도 좋다. 땜납(58)은 고형의 납땜 볼로서 전기적 접속부(14)에 탑재해도 좋다. 납땜용 플럭스(56)는 땜납(58)의 습윤성 향상 및 완성 후의 외부 단자(60)의 표면의 산화 방지를 도모하기 위한 것으로, 미리 땜납(58)을 설치하기 전에 전기적 접속부(14)에 설치해 두어도 좋다. 땜납(58)은 예컨대 주석(Sn)을 포함한다.
그 후, 도 4에 도시하는 바와 같이, 리플로우 공정을 거쳐 전기적 접속부(14)에 외부 단자(60)를 형성한다. 그 후, 외부 단자(60)에 잔존하는 플럭스(56) 를 세정에 의해 제거한다.
이상의 공정을 복수의 인터포저(10)의 집합체에 있어서 행한 경우에는, 인터포저(10)가 얻어지도록 개변(個邊) 절단한다. 이렇게 해서, 도 4에 도시하는 반도체 장치(1)를 제조할 수 있다.
본 실시형태에 따른 반도체 장치의 제조 방법에 의하면, 페이스트(54)에 포함되는 산에 의해, 전기적 접속부(14)의 표면에 피착하고 있는 산화막(15)을 제거할 수 있기 때문에, 그 후에 행하는 땜납(58)을 설치하는 공정의 신뢰성이 향상된다. 상세하게는, 도금 피막을 형성하지 않더라도 전기적 접속부(14)의 산화 방지가 도모되고, 도금 피막에 기인하는 딱딱해서 깨지기 쉬운 합금층의 형성을 방지하여 외부 단자의 기계적 신뢰성의 저하를 방지할 수 있다. 또한, 전기적 접속부(14)의 표면의 산화 방지를 도모함으로써 땜납과 전기적 접속부(14)의 전기적 도통을 확실히 달성할 수 있다. 또한, 페이스트(54)의 도포 공정 및 세정 공정을 행함으로써 산화막(15)을 제거할 수 있기 때문에, 미리 도금 피막을 형성하는 공정에 비교해서 제조 공정이 매우 간단하다.
다음에, 본 실시형태의 변형예를 설명한다. 도 5는 외부 단자의 형성 공정 전의 인터포저의 평면도이다. 본 변형예에서는, 복수의 전기적 접속부(14)의 일부에 대하여 전술한 페이스트(54)의 도포 공정 및 세정 공정을 행한다.
도 5에 도시하는 바와 같이, 복수의 전기적 접속부(14)의 각각은, 인터포저(10) 상에 복수행 복수열로 배열되어 있다. 예컨대 복수의 전기적 접속부(14)의 배열 형태는 구형(矩形)이라도 좋다. 그리고, 본 변형예에서는 복수의 전기적 접 속부(14) 중 응력이 가해지기 쉬운 위치에 대하여 전술한 페이스트(54)의 도포 공정 및 세정 공정을 행한다. 그 밖의 전기적 접속부(14)에 대해서는 산화 방지를 위해 도금 피막을 형성해 두어도 좋다. 이렇게 함으로써 응력이 가해지기 쉬운 부분의 기계적 강도를 향상시키는 동시에, 도금 피막을 형성하는 것의 메리트(예컨대 온도 사이클 신뢰성의 향상)를 나타낼 수 있다. 한편, 여기서의 응력이란 인터포저(10) 또는 반도체 칩(20)의 팽창 또는 수축에 기인하여 가해지는 응력을 포함한다.
예컨대, 복수행 복수열의 외측의 단부(가장 외측을 포함함)에 위치하는 전기적 접속부(14a)(만), 혹은 복수행 복수열의 외측의 각부(角部)에 위치하는 전기적 접속부(14b)(만)에 대하여 페이스트(54)의 도포 공정 및 세정 공정을 행해도 좋다.
또한, 도 5에 도시하는 바와 같이, 복수의 전기적 접속부(14)의 각각이 소정 에리어(62)(예컨대 반도체 칩 탑재 에리어)를 둘러싸는 영역에 복수행 복수열로 배열되는 경우, 소정 에리어(62)에 가장 가까운 내측의 단부(가장 안쪽을 포함함)에 위치하는 전기적 접속부(14c)(만), 혹은 소정 에리어(62)의 각부에 대응하는 전기적 접속부(14d)(만)에 대하여, 페이스트(54)의 도포 공정 및 세정 공정을 행해도 좋다. 또한, 전기적 접속부(14a)(또는 전기적 접속부(14b))와 함께 전기적 접속부(14c)(또는 전기적 접속부(14d))에 대하여 페이스트(54)의 도포 공정 및 세정 공정을 행해도 좋다.
한편, 본 변형예에서 사용되는 반도체 장치는, 팬-인 형, 팬-아웃 형 또는 팬인아웃 형 중 어느 것이라도 좋다. 복수의 전기적 접속부(14)는 팬-인 형이면 반도체 칩(20)의 탑재 에리어의 내측에만 설치되고, 팬-아웃 형이면 반도체 칩(20)의 탑재 에리어의 외측에만 설치되며, 팬-인아웃 형이면 반도체 칩(20)의 탑재 에리어의 내측 및 외측에 설치된다.
본 변형예에 의하면, 예컨대 도금 피막에 기인한 기계적 신뢰성의 저하를 초래하지 않기 때문에 응력이 가해지기 쉬운 전기적 접속부(14a∼14d)에 대하여 행하면 효과적이다.
(제2 실시형태)
도 6∼도 8은 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 도시한 도면이다.
본 실시형태에서는 반도체 기판(120)을 준비하고(도 6 참조), 반도체 기판(120)의 전극 패드(전기적 접속부 : 124)에 대하여, 제1 실시형태에 있어서 설명한 페이스트의 도포 공정 및 세정 공정을 행하며, 외부 단자(160)를 형성한다(도 7 참조). 외부 단자(160)는 도전 부재로 이루어지고, 예컨대 땜납 혹은 금(Au) 등으로 형성해도 좋다. 본 공정을 웨이퍼 상태로 행하는 경우에는, 반도체 기판(120)으로서 반도체 웨이퍼를 준비한다. 반도체 웨이퍼는 외부 단자(160)의 형성 공정 종료 후에 복수의 개변의 반도체 칩을 얻기 위해서 절단된다.
반도체 기판(120)은 집적 회로(122) 및 그것에 전기적 접속되어 있는 전극 패드(Al 패드 : 124)를 갖는다. 전극 패드(124)는 반도체 웨이퍼의 각각의 반도체 칩에 대응하는 영역의 단부(예컨대 대향하는 2변 또는 4변)에 위치하는 것이 일반적이다. 한편, 반도체 기판(120)의 전극 패드(124)측의 표면에는 패시베이션막 (128)이 설치되어 있다.
도 8에 도시하는 바와 같이, 본 실시형태의 변형예로서, 집적 회로(222) 위를 포함하는 영역에 전극 패드(224)가 설치된 반도체 기판(220)을 준비하고, 그 반도체 기판(220)의 전극 패드(224)에 대하여 전술의 페이스트의 도포 공정 및 세정 공정을 행해도 좋다. 복수의 전극 패드(224)의 각각은 집적 회로(222) 상(자세하게는 패시베이션막(126) 상)에 복수행 복수열로 배열되어 있다.
본 변형예에 의하면, 전극 패드(224)가 집적 회로(222) 상에 배치되기 때문에 응력에 의해 견딜 수 있는 구조가 요구되지만, 본 변형예를 적용함으로써 그 요구가 충족된다.
한편, 본 변형예는 제1 실시형태의 변형예에 적용하는 것도 가능하다. 즉, 복수의 전극 패드(224) 중 기계적 응력이 가해지기 쉬운 위치에 대해서만, 전술의 페이스트의 도포 공정 및 세정 공정을 행해도 좋다.
(제3 실시형태)
도 9∼도 11은 본 발명의 제3 실시형태에 따른 반도체 장치의 제조 방법이다. 도 10은 도 9의 X-X선 단면도이다.
본 실시형태에서는 소위 웨이퍼 레벨에 있어서 재배치 배선이 실시된 반도체 기판(320)을 준비하고(도 10 참조), 반도체 기판(320)의 전기적 접속부(예컨대 랜드 : 332)에 대하여 제1 실시형태에 있어서 설명한 페이스트의 도포 공정 및 세정 공정을 행하고, 외부 단자(360)를 형성한다(도 11 참조). 외부 단자(360)는 도전 부재로 이루어지고, 예컨대 땜납 또는 금(Au) 등으로 형성해도 좋다. 본 공정을 웨이퍼 상태로 하는 경우에는, 반도체 기판(320)으로서 반도체 웨이퍼를 준비한다. 반도체 웨이퍼는 외부 단자(360)의 형성 공정 종료 후에 복수의 개변의 반도체 칩을 얻기 위해서 절단된다.
반도체 기판(320)은, 집적 회로(322) 및 그것에 전기적 접속되어 있는 전극 패드(Al 패드 : 324)를 갖는다. 전극 패드(324)는 반도체 웨이퍼의 각각의 반도체 칩에 대응하는 영역의 단부(예컨대 대향하는 2변 또는 4변)에 위치하는 것이 일반적이다. 한편, 반도체 기판(320)의 전극 패드(324)측의 표면에는 패시베이션막(326)이 설치되어 있다.
반도체 기판(320)에는 집적 회로(322)측의 면 상에 수지층(328)이 형성되어 있다. 수지층(328)은 후술의 배선층(330)의 전기적 접속부(332)의 하지층이다. 수지층(328)은 예컨대 복수의 전극 패드(324)의 배열 영역보다도 내측에 형성되어 있다. 수지층(328)의 재료로서는 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 벤조시클로부텐(BCB ; benzocyclobutene),폴리벤조옥사졸(PBO ; polybenzoxazole) 등을 들 수 있다.
반도체 기판(320)에는 전극 패드(324)와 전기적으로 접속되어 있는 배선층(330)이 형성되어 있다. 배선층(330)은 전극 패드(324)로부터 수지층(328) 상에 달하도록 형성되고, 수지층(328) 상에 형성된 전기적 접속부(예컨대 랜드 : 332)를 갖는다. 배선층(330)은, 예컨대, 구리(Cu), 크롬(Cr), 티탄(Ti), 니켈(Ni), 티탄 텅스텐(TiW), 금(Au), 알루미늄(Al), 니켈바나듐(NiV), 텅스텐(W) 중 어느 하나 또는 복수개를 적층함으로써 형성할 수 있다. 한편, 복수의 전기적 접속부(332)의 각각은 수지층(328) 상에 복수행 복수열로 배열되어 있어도 좋다.
또한, 반도체 기판(320)에는 배선층(330)의 일부를 덮도록 수지층(334)이 설치되어 있다. 수지층(334)은 배선층(330)의 전기적 접속부(332)(의 적어도 중앙부)를 피하여 형성되어 있다. 수지층(334)은 땜납 레지스트라도 좋다.
도 11에 도시하는 바와 같이, 반도체 기판(320)의 전기적 접속부(332)에 대하여 외부 단자(360)를 형성한 후, 외부 단자(360)의 근원부를 보강하기 위해서, 외부 단자(360)의 상단부를 피하는 영역에 수지층(336)을 더욱 설치해도 좋다.
한편, 본 실시형태는 제1 실시형태의 변형예에 적용하는 것도 가능하다. 즉, 복수의 전기적 접속부(332) 중 기계적 응력이 가해지기 쉬운 위치에 대해서만, 전술의 페이스트의 도포 공정 및 세정 공정을 행해도 좋다.
(제4 실시형태)
도 12 및 도 13은 본 발명의 제4 실시형태에 따른 전기적 접속부의 처리 방법을 도시한 도면이다.
본 실시형태에서는, 마더보드(410)에 형성된 전기적 접속부(예컨대 랜드 : 412)에 대하여, 제1 실시형태에 있어서 설명한 페이스트의 도포 공정 및 세정 공정을 행한다. 마더보드(410)에는 전기적 접속부(412)를 피하여 보호막(예컨대 땜납 레지스트 : 414)이 설치되어 있다.
마더보드(410)는 복수의 전자 부품을 탑재하기 위한 기판이고, 그 예로서는 리지드 기판, 플렉시블 기판, 플렉시블 리지드 기판, 또는 빌드업 기판 등을 들 수 있다. 전자 부품으로서는 예컨대, 반도체 장치, 광소자, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 휴즈 등을 들 수 있다. 예컨대, 페이스트의 도포 공정 및 세정 공정 종료 후에 전자 부품으로서 예컨대 반도체 장치(1)를 마더보드(410)의 전기적 접속부(412)에 땜납 접합해도 좋다(도 13 참조).
(제5 실시형태)
본 발명의 제5 실시형태에 따른 전자 기기로서, 도 14에는 노트북 컴퓨터(1000)가 도시되고, 도 15에는 휴대 전화(2000)가 도시되어 있다. 본 실시형태에 따른 전자 기기는 전술 중 어느 하나의 실시형태에 의해 제조된 반도체 장치를 내장한다.
본 발명은, 전술한 실시형태에 한정되는 것이 아니라, 여러 가지의 변형이 가능하다. 예컨대, 본 발명은 실시형태에서 설명한 구성과 실질적으로 동일한 구성(예컨대, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은 실시형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시형태에서 설명한 구성과 동일한 작용 효과를 나타내는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 반도체 장치의 외부 단자에 있어서 그 신뢰성을 높일 수 있으며, 간단한 제조 공정을 통해 전기적 접속부를 처리할 수 있다.

Claims (20)

  1. (a) 반도체 기판과 전기적으로 도통하는 전기적 접속부에, 산(酸)을 포함하는 페이스트를 설치하는 것,
    (b) 상기 전기적 접속부를 세정함으로써 상기 페이스트를 상기 전기적 접속부로부터 제거하는 것,
    (c) 상기 전기적 접속부에 도전 부재를 설치하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 도전 부재는 땜납으로 이루어지는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 (c) 공정에 있어서 상기 땜납을 상기 전기적 접속부에 플럭스를 사이에 두고 설치하는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 (a) 공정에서 설치하는 상기 페이스트는, 상기 (c) 공정에서 설치하는 플럭스와 동일 재료로 이루어지는, 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 (a) 공정에서 설치하는 상기 페이스트는, 상기 (c) 공정에서 설치하는 플럭스보다도 산의 비율이 큰 재료로 이루어지는, 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 (a) 공정에서 설치하는 상기 페이스트는, 상기 (c) 공정에서 설치하는 플럭스의 산보다도 환원력이 큰 산을 포함하는 재료로 이루어지는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 (a) 및 (b) 공정을 대기 또는 산소 분위기에서 행하는, 반도체 장치의 제조 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 페이스트의 산은 유기산인, 반도체 장치의 제조 방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 페이스트의 산은 무기산인, 반도체 장치의 제조 방법.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 기판은 인터포저에 탑재되고,
    상기 전기적 접속부는 인터포저에 형성된 랜드인, 반도체 장치의 제조 방법.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전기적 접속부는 상기 반도 체 기판에 형성된 전극 패드인, 반도체 장치의 제조 방법.
  12. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 기판에는 수지층이 형성되고,
    상기 전기적 접속부는 상기 수지층 상에 형성된 랜드인, 반도체 장치의 제조 방법.
  13. 제1항 내지 제6항 중 어느 한 항에 있어서, 복수의 상기 전기적 접속부의 각각은 복수행 복수열로 배열되고,
    상기 (a) 및 (b) 공정을, 상기 복수행 복수열의 외측의 단부에 위치하는 전기적 접속부에 대하여 행하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 (a) 및 (b) 공정을, 상기 복수행 복수열의 외측의 각부(角部)에 위치하는 전기적 접속부에 대하여 행하는, 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 복수의 전기적 접속부의 각각은 소정 에리어를 둘러싸는 영역에 복수행 복수열로 배열되고,
    상기 (a) 및 (b) 공정을, 상기 소정 에리어에 가장 가까운 내측의 단부에 대하여 행하는, 반도체 장치의 제조 방법.
  16. (a) 전기적 접속부에 산을 포함하는 페이스트를 설치하는 것,
    (b) 도전 부재를 상기 전기적 접속부에 설치하기 전에, 상기 전기적 접속부를 세정함으로써, 상기 페이스트를 상기 전기적 접속부로부터 제거하는 것을 포함하는 전기적 접속부의 처리 방법.
  17. 제16항에 있어서, 상기 (a) 및 (b) 공정을, 대기 또는 산소 분위기에서 행하는, 전기적 접속부의 처리 방법.
  18. 제16항 또는 제17항에 있어서, 상기 페이스트의 산은 유기산인, 전기적 접속부의 처리 방법.
  19. 제16항 또는 제17항에 있어서, 상기 페이스트의 산은 무기산인, 전기적 접속부의 처리 방법.
  20. 제16항 또는 제17항에 있어서, 상기 전기적 접속부는 마더보드에 형성되고,
    상기 (b) 공정 후에, 전자 부품을 상기 마더보드의 상기 전기적 접속부에 땜납 접합하는, 전기적 접속부의 처리 방법.
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