JP2013143542A - 半導体デバイス製造システム及び半導体デバイス製造方法 - Google Patents

半導体デバイス製造システム及び半導体デバイス製造方法 Download PDF

Info

Publication number
JP2013143542A
JP2013143542A JP2012004148A JP2012004148A JP2013143542A JP 2013143542 A JP2013143542 A JP 2013143542A JP 2012004148 A JP2012004148 A JP 2012004148A JP 2012004148 A JP2012004148 A JP 2012004148A JP 2013143542 A JP2013143542 A JP 2013143542A
Authority
JP
Japan
Prior art keywords
semiconductor device
chip
processing chamber
reduction
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012004148A
Other languages
English (en)
Inventor
Shinjiro Watanabe
真二郎 渡辺
Itaru Iida
到 飯田
Muneo Harada
宗生 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012004148A priority Critical patent/JP2013143542A/ja
Priority to US13/723,771 priority patent/US20130181040A1/en
Priority to CN2012105928845A priority patent/CN103208433A/zh
Priority to KR1020130002047A priority patent/KR20130083400A/ko
Priority to TW102101105A priority patent/TW201342493A/zh
Publication of JP2013143542A publication Critical patent/JP2013143542A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/751—Means for controlling the bonding environment, e.g. valves, vacuum pumps
    • H01L2224/75101—Chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75272—Oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81054—Composition of the atmosphere
    • H01L2224/81065—Composition of the atmosphere being reducing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81054—Composition of the atmosphere
    • H01L2224/81075—Composition of the atmosphere being inert
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices

Abstract

【課題】過剰な腐食対策を要することなく半導体デバイスの製造に関するスループットの低下を防止することができる半導体デバイス製造システムを提供する。
【解決手段】積層チップ１３から半導体デバイスを製造する半導体デバイス製造システム１０は、チップ還元装置１４及びチップ接合装置１５を備え、チップ還元装置１４は還元チャンバ２４を有し、該還元チャンバ２４内において各チップ１１の端子２７の表面の酸化膜を還元し、チップ接合装置１５は還元チャンバ２４から隔離されたリフローチャンバ２５を有し、該リフローチャンバ２５内において各チップ１１の端子２７への半田バンプ２６の接合を行い、チップ接合装置１５はチップ還元装置１４とは別に設けられる。
【選択図】図１

Description

本発明は、端子に半田バンプが接合された半導体デバイスを製造する半導体デバイス製造システム及び半導体デバイス製造方法に関する。
半導体デバイスを製造する際、半導体ウエハから形成されたＩＣ基板（チップ）において金属からなる端子へ半田バンプを接合することが行われている。端子は蒸着等によって形成された後、大気中の酸素に触れる等して表面に酸化膜が形成され、該酸化膜は端子及び半田バンプの接合を阻害する。
そこで、従来、端子へ半田バンプを接合する前に、端子の表面の酸化膜をフラックスによって除去することが行われていた。具体的には、フラックスは端子の表面を活性化して酸化膜を除去（還元）しながら、該表面を被覆して新たな酸化を防止して端子の表面の活性状態を維持する。ところが、フラックスは端子の表面及び半田バンプの間に残渣として残ることがある。
また、半田バンプを溶融して端子に接合する際、加熱されたフラックスから生じたガスが半田バンプの中にボイドとして残ることがある。
これに対応して、減圧雰囲気中でチップへカルボン酸、例えば、蟻酸の蒸気を供給し且つチップを加熱する方法が利用されている（例えば、特許文献１参照。）。この方法において、蟻酸は残渣を生じさせることなくチップの端子の表面の酸化膜を還元し、また、蟻酸は加熱されてもガスを発生せず、且つ雰囲気が減圧されているため、ガスが生じても半田バンプから排出される。加熱された半田バンプは溶融して端子に接合される。
近年、半導体デバイスのフットプリントを低減するために、複数のチップを積層して半導体デバイスを製造する三次元実装方法が開発されている。この三次元実装方法では、各チップにおいて当該チップを厚み方向に貫通する導体からなる配線、例えば、ＴＳＶ（Through Silicon Via）が形成され、一のチップの配線の端部に形成された電極パッド（端子）が他のチップの配線の端部に形成された半田バンプと接合されて三次元的に回路が形成される。上記三次元実装方法における一のチップにおける電極パッドと他のチップにおける半田バンプとの接合にも、特許文献１に記載された方法が適用される。
特許３３７８８５２号
しかしながら、特許文献１に記載された方法では、蟻酸による端子の表面の酸化膜を還元と、加熱による半田バンプの溶融接合とが同じ処理室内で行われているため、端子の表面の還元を行っている間、半田バンプの溶融接合が行えず、半導体デバイスの製造に関するスループットが低下するという問題がある。
本発明の目的は、半導体デバイスの製造に関するスループットの低下を防止することができる半導体デバイス製造システム及び半導体デバイス製造方法を提供することにある。
上記目的を達成するために、請求項１記載の半導体デバイス製造システムは、端子に半田バンプが接合された半導体デバイスを製造する半導体デバイス製造システムにおいて、第１の処理室を有し、該第１の処理室内において前記端子の表面の酸化膜を還元する還元装置と、該還元装置とは別に設けられるとともに、前記第１の処理室から隔離された第２の処理室を有し、該第２の処理室内において前記端子への前記半田バンプの接合を行う接合装置とを備えることを特徴とする。
請求項２記載の半導体デバイス製造システムは、請求項１記載の半導体デバイス製造システムにおいて、前記還元装置及び前記接合装置は互いに接続されていることを特徴とする。
請求項３記載の半導体デバイス製造システムは、請求項１又は２記載の半導体デバイス製造システムにおいて、前記還元装置は前記第１の処理室内へ窒素を供給する第１の窒素供給装置を有し、前記接合装置は前記第２の処理室内へ窒素を供給する第２の窒素供給装置を有することを特徴とする。
請求項４記載の半導体デバイス製造システムは、請求項１乃至３のいずれか１項に記載の半導体デバイス製造システムにおいて、前記還元装置は、前記第１の処理室内を減圧する減圧装置と、前記第１の処理室内に配置され、前記半導体デバイスが載置される載置台と、該載置台へ対向するように前記第１の処理室内へ突出する押圧装置とを有し、該押圧装置は、内部が大気に開放され且つ前記第１の処理室内から前記内部を仕切るとともに、前記載置台へ向けて伸縮自在の筒状部と、該筒状部における前記載置台側の先端に設けられて前記筒状部が伸長した際に前記載置台に載置された半導体デバイスへ当接する当接部とを有することを特徴とする。
請求項５記載の半導体デバイス製造システムは、請求項１乃至４のいずれか１項に記載の半導体デバイス製造システムにおいて、前記還元装置は前記第１の処理室内へカルボン酸を供給するカルボン酸供給装置を備えることを特徴とする。
請求項６記載の半導体デバイス製造システムは、請求項５記載の半導体デバイス製造システムにおいて、前記カルボン酸は蟻酸であることを特徴とする。
上記目的を達成するために、請求項７記載の半導体デバイス製造方法は、端子に半田バンプが接合された半導体デバイスを製造する半導体デバイス製造システムであって、第１の処理室を有し、該第１の処理室内において前記端子の表面の酸化膜を還元する還元装置と、該還元装置とは別に設けられるとともに、前記第１の処理室から隔離された第２の処理室を有し、該第２の処理室内において前記端子への前記半田バンプの接合を行う接合装置とを備える半導体デバイス製造システムにおいて実行される半導体デバイス製造方法であって、前記還元装置において一の半導体デバイスにおける前記端子の表面の酸化膜を還元する間に、前記接合装置において他の半導体デバイスにおける前記端子及び前記半田バンプを接合することを特徴とする。
請求項８記載の半導体デバイス製造方法は、請求項７記載の半導体デバイス製造方法において、前記還元装置から前記接合装置へ前記半導体デバイスを移送する際、前記第１の処理室内及び前記第２の処理室内が窒素によって充填されることを特徴とする。
請求項９記載の半導体デバイス製造方法は、請求項７又は８記載の半導体デバイス製造方法において、前記還元装置において前記半導体デバイスが搬入された前記第１の処理室内を減圧した後、該第１の処理室内へカルボン酸を供給することを特徴とする。
請求項１０記載の半導体デバイス製造方法は、請求項９記載の半導体デバイス製造方法において、前記カルボン酸は蟻酸であることを特徴とする。
請求項１１記載の半導体デバイス製造方法は、請求項７乃至１０のいずれか１項に記載の半導体デバイス製造方法において、前記接合装置において前記第２の処理室内へ搬入された前記半導体デバイスにおける前記半田バンプを溶融して前記端子へ接合する際、前記第２の処理室内は減圧されることを特徴とする。
本発明によれば、端子への半田バンプの接合を行う接合装置が、端子の表面の酸化膜を還元する還元装置とは別に設けられるので、還元装置において一の半導体デバイスにおける端子の表面の酸化膜を還元する間に、接合装置において他の半導体デバイスにおける端子及び半田バンプを接合することができ、もって、半導体デバイスの製造に関するスループットの低下を防止することができる。
本発明の実施の形態に係る半導体デバイス製造システムの構成を概略的に示す水平断面図である。 図１における積層チップの構成を概略的に示す断面図であり、図２（Ａ）は還元処理及びリフロー処理を施す前の構成を示し、図２（Ｂ）は還元処理及びリフロー処理を施した後の構成を示す。 図１における線III−IIIに沿う断面図であり、図１におけるチップ還元装置の構成を概略的に示す断面図である。 図１における線IV−IVに沿う断面図であり、図１におけるチップ接合装置の構成を概略的に示す断面図である。 図１の半導体デバイス製造システムにおいて実行される還元処理及びリフロー処理を説明するための工程図である。 図１の半導体デバイス製造システムにおいて実行される還元処理及びリフロー処理を説明するための工程図である。 図１の半導体デバイス製造システムにおいて実行される還元処理及びリフロー処理を説明するための工程図である。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本実施の形態に係る半導体デバイス製造システムの構成を概略的に示す水平断面図である。なお、図１では、説明を簡単にするために、半導体デバイス製造システムが備える各種装置の上部機構が取り除いた状態の水平断面図が示される。
図１において、半導体デバイス製造システム１０は、複数のＩＣ回路（チップ）１１を積層するチップ積層装置１２と、複数のチップ１１が積層されたチップの組（以下、「積層チップ」という。）１３に還元処理を施すチップ還元装置１４と、積層チップ１３にリフロー処理を施すチップ接合装置１５と、チップ積層装置１２、チップ還元装置１４及びチップ接合装置１５に亘って架け渡されるガイド１６とを備える。
チップ積層装置１２、チップ還元装置１４及びチップ接合装置１５は一列に配置され、特に、チップ還元装置１４及びチップ接合装置１５は互いに接続して配置されている。
チップ積層装置１２は、複数のチップ１１が並べられたダイシングフィルム１７を載置するチップ置き場１８と、ガイド１６に担持される搬送トレイ１９と、チップ１１を移動させるピックアップユニット２０と、半田ペーストが満たされている浸漬ユニット２１と、ピックアップユニット２０にピックされたチップ１１の下面を撮影するカメラユニット２２と、チップ１１の種類に交換されるピックアップユニット２０の各種ヘッドツールが載置されるツール交換ユニット２３とを備える。
チップ積層装置１２では、ピックアップユニット２０が、チップ置き場１８からチップ１１を１つピックして浸漬ユニット２１へ移動させ、チップ１１の下面を半田ペーストに浸漬させて該下面に半田ペーストを付着させ、さらに、チップ１１をカメラユニット２２へ移動させてチップ１１の下面を撮影させて該下面に付着した半田ペーストの状態を確認する。その後、チップ１１を搬送トレイ１９へ移動させて該搬送トレイ１９上に既に配置されている他のチップ１１の上に重ね置く。これにより、搬送トレイ１９上において、複数のチップ１１が積層された積層チップ１３が構成される。本実施の形態では、搬送トレイ１９上において８つの積層チップ１３が構成される。
搬送トレイ１９は、ガイド１６に支持される矩形板状の支持トレイ１９ａと、該支持トレイ１９ａに着脱自在に載置される２つのチップトレイ１９ｂとを有する。本実施の形態では、チップトレイ１９ｂの各々に上述した積層チップ１３が４つずつ１列に配置される。また、ガイド１６は積層チップ１３を載置する搬送トレイ１９をチップ積層装置１２からチップ還元装置１４へ、さらに、チップ還元装置１４からチップ接合装置１５へ搬送する。
チップ積層装置１２からチップ還元装置１４へ搬送された搬送トレイ１９における２つのチップトレイ１９ｂはチップ還元装置１４の還元チャンバ２４内に収容され、該還元チャンバ２４内において各積層チップ１３に還元処理が施される。また、チップ還元装置１４からチップ接合装置１５へ搬送された搬送トレイ１９における２つのチップトレイ１９ｂはチップ接合装置１５のリフローチャンバ２５内に収容され、該リフローチャンバ２５内において各積層チップ１３にリフロー処理が施される。チップ還元装置１４及びチップ接合装置１５の構成、作用の詳細については後述する。
図２は、図１における積層チップの構成を概略的に示す断面図であり、図２（Ａ）は還元処理及びリフロー処理を施す前の構成を示し、図２（Ｂ）は還元処理及びリフロー処理を施した後の構成を示す。
図２（Ａ）に示すように、積層チップ１３は、一番下に配置された、ベースチップ２８に複数のチップ１１を積層して構成される。ベースチップ２８の上面には複数の電極パッド２９が形成され、各チップ１１の下面には複数の半田バンプ２６が形成されるとともに、該半田バンプ２６を避けるように絶縁層３０が形成される一方、チップ１１の上面には複数の端子２７が形成される。チップ１１の下面の半田バンプ２６は、浸漬ユニット２１においてチップ１１の下面に付着した半田ペーストによって形成される。各チップ１１において下面の半田バンプ２６は上面の端子２７と当該チップ１１を厚み方向に貫通する配線、例えば、ＴＳＶ（図示しない）によって接続される。
積層チップ１３が構成される際、チップ積層装置１２において、ベースチップ２８の上面の各端子２７にチップ１１の下面の各半田バンプ２６を当接させるようにベースチップ２８へチップ１１を重ね、さらに、チップ１１の上面の各端子２７に他のチップ１１の下面の各半田バンプ２６を当接させるようにベースチップ２８へチップ１１を重ね、以後、チップ１１の積み重ねを繰り返す。このとき、端子２７及び半田バンプ２６の厚さの合計は絶縁層３０の厚さよりも大きいため、積層チップ１３へリフロー処理を施す前は、下のチップ１１の上面に上のチップ１１の絶縁層３０が当接されることはない。
一方、積層チップ１３へリフロー処理を施すと、上のチップ１１の半田バンプ２６が溶融して下のチップ１１の端子２７と接合されるが、このとき、半田バンプ２６の形状が崩れるため、上のチップ１１は下のチップ１１へ向けて沈下し、上のチップ１１の絶縁層３０が下のチップ１１の上面に当接する（図２（Ｂ））。
本実施の形態では、チップ積層装置１２において構成された各積層チップ１３が搬送トレイ１９とともにチップ還元装置１４へ搬送され、該チップ還元装置１４は、各積層チップ１３におけるチップ１１の各々の端子２７の表面の酸化膜をカルボン酸、例えば、蟻酸で還元し（還元処理）、チップ接合装置１５は、還元処理が施された積層チップ１３において或るチップ１１の半田バンプ２６を熱で溶融して他のチップ１１における表面から酸化膜が除去された端子２７と接合させる（リフロー処理）。これにより、積層チップ１３から半導体デバイスが製造される。
図３は、図１における線III−IIIに沿う断面図であり、図１におけるチップ還元装置の構成を概略的に示す断面図である。
図３において、チップ還元装置１４は、搬送トレイ１９における２つのチップトレイ１９ｂを収容する筐体状の還元チャンバ２４（第１の処理室）と、還元チャンバ２４内において底部に配置された下部ステージ３１（載置台）と、還元チャンバ２４の天井部において還元チャンバ２４内へ突出する押圧シリンダ３２（押圧装置）と、還元チャンバ２４内へ還元剤としてのカルボン酸の蒸気、例えば、蟻酸の蒸気を供給する還元剤供給装置３３（カルボン酸供給装置）と、還元チャンバ２４内を減圧するドライポンプ３４（減圧装置）と、還元チャンバ２４内へ窒素ガスを供給する窒素ガス供給管３５と、還元チャンバ２４内の雰囲気を加熱するヒータ（図示しない）とを備える。
下部ステージ３１は還元チャンバ２４内に搬入された搬送トレイ１９における２つのチップトレイ１９ｂに対応する部分に２つの突出部３１ａを有する。押圧シリンダ３２は、内部３２ａが還元チャンバ２４の外部と連通して大気に開放され且つ還元チャンバ２４内から内部３２ａを仕切る筒状の伸縮自在なベローズからなる伸縮部３２ｂ（筒状部）と、伸縮部３２ｂにおける下部ステージ３１側の先端に設けられる板状の当接部３２ｃとを有し、下部ステージ３１の突出部３１ａへ対向するように配置される。チップ還元装置１４では、搬送トレイ１９に載置された積層チップ１３の数と同じ数、すなわち、８つの押圧シリンダ３２が配置されている。
還元チャンバ２４は上部２４ａ及び下部２４ｂに分割可能であり、還元チャンバ２４が上部２４ａ及び下部２４ｂに分割された際、ガイド１６によって搬送トレイ１９が上部２４ａ及び下部２４ｂの間に搬入され、搬入された搬送トレイ１９はチップトレイ１９ｂが下部ステージ３１と対向するように位置が調整される。搬送トレイ１９のガイド１６による搬送方向に垂直な方向（以下、「幅方向」という。）に関する長さは、幅方向に関する還元チャンバ２４の長さよりも大きく、これにより、搬送トレイ１９が上部２４ａ及び下部２４ｂの間に搬入される際、上部２４ａの側壁部及び下部２４ｂの側壁部に間には搬送トレイ１９の一部、具体的には、支持トレイ１９ａの一部が存在する。また、下部ステージ３１の各突出部３１ａの幅方向に関する長さは各チップトレイ１９ｂの幅方向に関する長さよりも小さくなるように設定される。
還元剤供給装置３３は、カルボン酸として蟻酸だけでなく、酢酸、アクリル酸、プロピオン酸、プチリック酸、カプロン酸、蓚酸、コハク酸、サリチル酸、マロン酸、エナント酸、カプリル酸、ペラルゴン酸、乳酸、カプリン酸等を供給してもよい。
還元チャンバ２４では、搬送トレイ１９が分割された上部２４ａ及び下部２４ｂの間に搬入された後、上部２４ａ及び下部２４ｂが間に支持トレイ１９ａの一部を挟んで結合される。これにより、各チップトレイ１９ｂを還元チャンバ２４の外部から遮断する。
また、還元チャンバ２４内が減圧されて圧力が大気圧より低下すると、押圧シリンダ３２が還元チャンバ２４内へ引き込まれて伸縮部３２ｂが伸長し、当接部３２ｃが、後述するように、下部ステージ３１の突出部３１ａに載置されたチップトレイ１９ｂ上の積層チップ１３に当接する。
図４は、図１における線IV−IVに沿う断面図であり、図１におけるチップ接合装置の構成を概略的に示す断面図である。
図４において、チップ接合装置１５は、搬送トレイ１９における２つのチップトレイ１９ｂを収容する筐体状のリフローチャンバ２５（第２の処理室）と、リフローチャンバ２５内において底部に配置された下部ステージ３６と、リフローチャンバ２５の天井部においてリフローチャンバ２５内へ突出する押圧ピストン３７と、リフローチャンバ２５内へ大気を導入する大気導入管３８と、リフローチャンバ２５内へ窒素ガスを供給する窒素ガス供給管３９と、リフローチャンバ２５内を減圧するドライポンプ４０とを備える。なお、チップ接合装置１５はチップ還元装置１４と別に設けられるので、リフローチャンバ２５は還元チャンバ２４から隔離される。
チップ接合装置１５では、搬送トレイ１９に載置された積層チップ１３の数と同じ数、すなわち、８つの押圧ピストン３７が配置され、搬送トレイ１９における２つのチップトレイ１９ｂに対応して２つの下部ステージ３６が設けられる。各押圧ピストン３７は下部ステージ３６へ対向するように配置され、モータ（図示しない）等によって下部ステージ３６へ向けて移動自在に構成される。各押圧ピストン３７における下部ステージ３６側の先端に設けられる押圧部３７ａ及び各下部ステージ３６にはヒータ及び冷却機構、例えば、ペルチェ素子（ともに図示しない）が埋設される。
リフローチャンバ２５も、還元チャンバ２４と同様に、上部２５ａ及び下部２５ｂに分割可能であり、リフローチャンバ２５が上部２５ａ及び下部２５ｂに分割された際、ガイド１６によって搬送トレイ１９が上部２５ａ及び下部２５ｂの間に搬入され、搬入された搬送トレイ１９は各チップトレイ１９ｂが各下部ステージ３６と対向するように位置が調整される。搬送トレイ１９の幅方向に関する長さは、幅方向に関するリフローチャンバ２５の長さよりも大きく、これにより、搬送トレイ１９が上部２５ａ及び下部２５ｂの間に搬入される際、上部２５ａの側壁部及び下部２５ｂの側壁部に間には搬送トレイ１９の一部、具体的には、支持トレイ１９ａの一部が存在する。また、各下部ステージ３６の幅方向に関する長さは各チップトレイ１９ｂの幅方向に関する長さよりも小さくなるように設定される。
リフローチャンバ２５では、搬送トレイ１９が分割された上部２５ａ及び下部２５ｂの間に搬入された後、上部２５ａ及び下部２５ｂが間に支持トレイ１９ａの一部を挟んで結合される。これにより、各チップトレイ１９ｂをリフローチャンバ２５の外部から遮断する。このとき、後述するように、各下部ステージ３６はチップトレイ１９ｂを載置し、各押圧ピストン３７の押圧部３７ａは載置されたチップトレイ１９ｂ上の各積層チップ１３を押圧する。
次に、半導体デバイス製造システム１０において実行される還元処理及びリフロー処理について説明する。
図５乃至図７は、図１の半導体デバイス製造システムにおいて実行される還元処理及びリフロー処理を説明するための工程図である。
まず、図５（Ａ）に示すように、チップ還元装置１４において還元チャンバ２４が上部２４ａ及び下部２４ｂに分割されて、上部２４ａ及び下部２４ｂの間に搬送トレイ１９が搬入され、各チップトレイ１９ｂが下部ステージ３１の各突出部３１ａと対向するように搬送トレイ１９の位置が調整される。
次いで、図５（Ｂ）に示すように、上部２４ａ及び下部２４ｂが結合されて各チップトレイ１９ｂが還元チャンバ２４の外部から遮断されるが、このとき、各突出部３１ａは下部２４ｂとともに上昇してチップトレイ１９ｂを持ち上げ、該チップトレイ１９ｂを支持トレイ１９ａから離間させる。
次いで、ドライポンプ３４が還元チャンバ２４内を減圧する。このとき、還元チャンバ２４内の圧力は大気圧よりも低下するため、押圧シリンダ３２が還元チャンバ２４内へ引き込まれて当接部３２ｃがチップトレイ１９ｂ上の積層チップ１３へ当接する（図５（Ｃ））。
その後、還元剤供給装置３３が蟻酸の蒸気を還元チャンバ２４内へ供給する。これにより、各積層チップ１３におけるチップ１１の各々の端子２７の表面の酸化膜が還元され、該酸化膜が除去される。さらに、一定時間経過後、ドライポンプ３４が還元チャンバ２４内を減圧して該還元チャンバ２４内に存在する蟻酸の蒸気を排出する。酸化膜の除去及び蟻酸の蒸気の排出の間、各積層チップ１３は各押圧シリンダ３２の当接部３２ｃによって押さえられるので、各積層チップ１３において各チップ１１が浮き上がることがなく、また、各チップ１１の位置がずれることがない。
次いで、窒素ガス供給管３５が還元チャンバ２４内へ窒素ガスを供給し、該還元チャンバ２４内を窒素ガスで満たす。このとき、還元チャンバ２４内の圧力は大気圧以上となるため、押圧シリンダ３２は還元チャンバ２４内から押し返されるように移動し、当接部３２ｃが積層チップ１３から離間する（図６（Ａ））。また、還元チャンバ２４内が窒素ガスで満たされて蟻酸の蒸気が還元チャンバ２４内に残留しなくなるので、還元チャンバ２４が上部２４ａ及び下部２４ｂに再度分割される際、蟻酸の蒸気が大気中に放出されるのを防止することができる。
次いで、還元チャンバ２４が上部２４ａ及び下部２４ｂに分割される。このとき、下部２４ｂとともに突出部３１ａも下降するため、チップトレイ１９ｂも支持トレイ１９ａまで下降して該支持トレイ１９ａに再び載置される（図６（Ｂ））。
次いで、図５（Ａ）乃至図６（Ｂ）に示す還元処理が施された積層チップ１３を載置する搬送トレイ１９が、ガイド１６によって上部２４ａ及び下部２４ｂの間から搬出されてチップ接合装置１５のリフローチャンバ２５へ搬入される。具体的には、図６（Ｃ）に示すように、チップ接合装置１５においてリフローチャンバ２５が上部２５ａ及び下部２５ｂに分割されて、上部２５ａ及び下部２５ｂの間に搬送トレイ１９が搬入され、各チップトレイ１９ｂが各下部ステージ３６と対向するように搬送トレイ１９の位置が調整される。このとき、搬送トレイ１９の搬入に先立って、窒素ガス供給管３９はリフローチャンバ２５内へ窒素ガスを供給し、リフローチャンバ２５内を窒素ガスで充填する。したがって、搬送トレイ１９はいずれも窒素ガスで充填された還元チャンバ２４内及びリフローチャンバ２５内を移動する。
次いで、図７（Ａ）に示すように、上部２５ａ及び下部２５ｂが結合されて各チップトレイ１９ｂがリフローチャンバ２５の外部から遮断されるが、このとき、各下部ステージ３６は下部２５ｂとともに上昇してチップトレイ１９ｂを持ち上げ、該チップトレイ１９ｂを支持トレイ１９ａから離間させる。
次いで、各押圧ピストン３７が下部ステージ３６に載置されたチップトレイ１９ｂへ向けて下降し、各押圧部３７ａが所定値の荷重で各チップトレイ１９ｂ上の各積層チップ１３を押圧する（図７（Ｂ））。このとき、押圧部３７ａ及び各下部ステージ３６のヒータが各積層チップ１３を加熱し、或るチップ１１の半田バンプ２６を熱で溶融して他のチップ１１の端子２７と接合させる。
次いで、一定の時間、押圧部３７ａ及び各下部ステージ３６のヒータによって各積層チップ１３を加熱した後、押圧部３７ａ及び各下部ステージ３６の冷却機構が各積層チップ１３を急速に冷却して溶融した半田バンプ２６を硬化させる（図７（Ｂ））。
また、図６（Ｃ）の工程（搬送トレイ１９の搬入）乃至図７（Ｂ）の工程（積層チップ１３の冷却）においてリフローチャンバ２５内は窒素ガスで充填され、圧力が大気圧に維持される。すなわち、リフローチャンバ２５内とリフローチャンバ２５の外部とでは圧力差が存在せず、該圧力差によって押圧ピストン３７の押圧部３７ａが積層チップ１３へ付与する所定値の荷重が変化することがない。したがって、半田バンプ２６及び端子２７の接合を安定して行うことができ、もって、安定した品質の半導体デバイスを製造することができる。
次いで、ドライポンプ４０がリフローチャンバ２５内を減圧してリフローチャンバ２５内から窒素ガスを除去し、続いて、大気導入管３８がリフローチャンバ２５内へ大気を導入する（図７（Ｂ））。これにより、搬送トレイ１９を搬出するためにリフローチャンバ２５を上部２５ａ及び下部２５ｂへ分割した際に窒素ガスが大気に放出されることがない。
次いで、リフローチャンバ２５が上部２５ａ及び下部２５ｂに分割される。このとき、下部２５ｂとともに下部ステージ３６も下降するため、チップトレイ１９ｂも支持トレイ１９ａまで下降して該支持トレイ１９ａに再び載置される。
その後、搬送トレイ１９をガイド１６によって上部２５ａ及び下部２５ｂの間から搬出し、還元処理及びリフロー処理を終了する。
本発明の実施の形態に係る半導体デバイス製造システム１０によれば、チップ接合装置１５がチップ還元装置１４とは別に設けられるので、チップ還元装置１４において一の積層チップ１３における端子２７の表面の酸化膜を還元する間に、チップ接合装置１５において他の積層チップ１３における端子２７及び半田バンプ２６を接合することができる。すなわち、図６（Ａ）乃至図６（Ｂ）に示す還元処理と、図６（Ｃ）乃至図７（Ｃ）に示すリフロー処理とを同時に実行することができる。その結果、半導体デバイスの製造に関するスループットの低下を防止することができる。また、チップ接合装置１５のリフローチャンバ２５はチップ還元装置１４の還元チャンバ２４から隔離されるので、リフローチャンバ２５の各種装置に腐食対策を施す必要が無く、もって、過剰な腐食対策を行う必要を無くすことができる。
上述した半導体デバイス製造システム１０では、チップ還元装置１４及びチップ接合装置１５は互いに接続されているので、チップ還元装置１４において端子２７の表面の酸化膜が除去された積層チップ１３を直ちにチップ接合装置１５へ搬送することができ、もって、端子２７の表面が大気に触れる時間を削減することができる。より具体的には、搬送トレイ１９をチップ還元装置１４からチップ接合装置１５へ移送する際、還元チャンバ２４内及びリフローチャンバ２５内を窒素で充填することによって端子２７の表面が大気に触れるのを防止することができる。これにより、酸化膜が除去された端子２７の表面に再度、自然酸化膜が形成されるのを防止することができる。
また、上述した半導体デバイス製造システム１０では、還元処理において還元チャンバ２４内を減圧した後、該還元チャンバ２４内へ蟻酸の蒸気を供給するので、蟻酸の相対濃度を高めることができ、もって、端子２７の表面の酸化膜の除去を迅速に行うことができるとともに、積層チップ１３において互いに当接する半田バンプ２６及び端子２７の間からガスを除去することができ、もって、半田バンプ２６及び端子２７の間にボイドが生じるのを防止することができる。
さらに、上述した半導体デバイス製造システム１０では、リフロー処理において積層チップ１３における半田バンプ２６を溶融して端子２７へ接合する際、リフローチャンバ２５内は減圧されるので、半田バンプ２６において生じたガスを除去することができ、もって、半田バンプ２６の中にボイドが残るのを防止することができる。
以上、本発明について、上記実施の形態を用いて説明したが、本発明は上記実施の形態に限定されるものではない。
上述したチップ還元装置１４は押圧シリンダ３２を備えたが、還元反応には積層チップ１３の押圧が不要であるため、積層チップ１３からチップ１１が飛散しない程度に蟻酸の蒸気の供給や窒素ガスの供給を緩やかに行うことが可能であれば、チップ還元装置１４は押圧シリンダ３２を必ずしも備える必要はない。
上述した半導体デバイス製造システム１０では、積層チップ１３に還元処理及びリフロー処理が施されたが、チップを積層することなく、１つのチップにおいて端子へ半田バンプを接合する際にも、半導体デバイス製造システム１０を用いて図５乃至図７に示す還元処理及びリフロー処理を実行してもよい。さらに、搬送トレイ１９はガイド１６によって搬送されたが、搬送トレイ１９の搬送手段はこれに限られず、例えば、ベルトコンベアを用いてもよい。
１０ 半導体デバイス製造システム
１１ チップ
１３ 積層チップ
１４ チップ還元装置
１５ チップ接合装置
２４ 還元チャンバ
２５ リフローチャンバ
２６ 半田バンプ
２７ 端子
３１，３６ 下部ステージ
３１ａ 突出部
３２ 押圧シリンダ
３３ 還元剤供給装置
３４，４０ ドライポンプ
３５，３９ 窒素ガス供給管
３７ 押圧ピストン

Claims (11)

  1. 端子に半田バンプが接合された半導体デバイスを製造する半導体デバイス製造システムにおいて、
    第１の処理室を有し、該第１の処理室内において前記端子の表面の酸化膜を還元する還元装置と、
    該還元装置とは別に設けられるとともに、前記第１の処理室から隔離された第２の処理室を有し、該第２の処理室内において前記端子への前記半田バンプの接合を行う接合装置とを備えることを特徴とする半導体デバイス製造システム。
  2. 前記還元装置及び前記接合装置は互いに接続されていることを特徴とする請求項１記載の半導体デバイス製造システム。
  3. 前記還元装置は前記第１の処理室内へ窒素を供給する第１の窒素供給装置を有し、前記接合装置は前記第２の処理室内へ窒素を供給する第２の窒素供給装置を有することを特徴とする請求項１又は２記載の半導体デバイス製造システム。
  4. 前記還元装置は、前記第１の処理室内を減圧する減圧装置と、前記第１の処理室内に配置され、前記半導体デバイスが載置される載置台と、該載置台へ対向するように前記第１の処理室内へ突出する押圧装置とを有し、
    該押圧装置は、内部が大気に開放され且つ前記第１の処理室内から前記内部を仕切るとともに、前記載置台へ向けて伸縮自在の筒状部と、該筒状部における前記載置台側の先端に設けられて前記筒状部が伸長した際に前記載置台に載置された半導体デバイスへ当接する当接部とを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイス製造システム。
  5. 前記還元装置は前記第１の処理室内へカルボン酸を供給するカルボン酸供給装置を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイス製造システム。
  6. 前記カルボン酸は蟻酸であることを特徴とする請求項５記載の半導体デバイス製造システム。
  7. 端子に半田バンプが接合された半導体デバイスを製造する半導体デバイス製造システムであって、第１の処理室を有し、該第１の処理室内において前記端子の表面の酸化膜を還元する還元装置と、該還元装置とは別に設けられるとともに、前記第１の処理室から隔離された第２の処理室を有し、該第２の処理室内において前記端子への前記半田バンプの接合を行う接合装置とを備える半導体デバイス製造システムにおいて実行される半導体デバイス製造方法であって、
    前記還元装置において一の半導体デバイスにおける前記端子の表面の酸化膜を還元する間に、前記接合装置において他の半導体デバイスにおける前記端子及び前記半田バンプを接合することを特徴とする半導体デバイス製造方法。
  8. 前記還元装置から前記接合装置へ前記半導体デバイスを移送する際、前記第１の処理室内及び前記第２の処理室内が窒素によって充填されることを特徴とする請求項７記載の半導体デバイス製造方法。
  9. 前記還元装置において前記半導体デバイスが搬入された前記第１の処理室内を減圧した後、該第１の処理室内へカルボン酸を供給することを特徴とする請求項７又は８記載の半導体デバイス製造方法。
  10. 前記カルボン酸は蟻酸であることを特徴とする請求項９記載の半導体デバイス製造方法。
  11. 前記接合装置において前記第２の処理室内へ搬入された前記半導体デバイスにおける前記半田バンプを溶融して前記端子へ接合する際、前記第２の処理室内は減圧されることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体デバイス製造方法。
JP2012004148A 2012-01-12 2012-01-12 半導体デバイス製造システム及び半導体デバイス製造方法 Pending JP2013143542A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012004148A JP2013143542A (ja) 2012-01-12 2012-01-12 半導体デバイス製造システム及び半導体デバイス製造方法
US13/723,771 US20130181040A1 (en) 2012-01-12 2012-12-21 Semiconductor device manufacturing system and semiconductor device manufacturing method
CN2012105928845A CN103208433A (zh) 2012-01-12 2012-12-31 半导体器件制造系统以及半导体器件制造方法
KR1020130002047A KR20130083400A (ko) 2012-01-12 2013-01-08 반도체 디바이스 제조 시스템 및 반도체 디바이스 제조 방법
TW102101105A TW201342493A (zh) 2012-01-12 2013-01-11 半導體裝置製造系統及半導體裝置製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012004148A JP2013143542A (ja) 2012-01-12 2012-01-12 半導体デバイス製造システム及び半導体デバイス製造方法

Publications (1)

Publication Number Publication Date
JP2013143542A true JP2013143542A (ja) 2013-07-22

Family

ID=48755617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012004148A Pending JP2013143542A (ja) 2012-01-12 2012-01-12 半導体デバイス製造システム及び半導体デバイス製造方法

Country Status (5)

Country Link
US (1) US20130181040A1 (ja)
JP (1) JP2013143542A (ja)
KR (1) KR20130083400A (ja)
CN (1) CN103208433A (ja)
TW (1) TW201342493A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7431831B2 (ja) 2019-01-09 2024-02-15 クリック アンド ソッファ インダストリーズ、インク． 半導体素子を基板にボンディングする方法、および関連ボンディングシステム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6272676B2 (ja) * 2013-11-07 2018-01-31 東レエンジニアリング株式会社 ボンディング装置
CH708932B1 (en) * 2013-12-09 2017-04-13 Besi Switzerland Ag Downholder for holding down the substrate locations of a substrate for the purpose of mounting semiconductor components.
US10292255B2 (en) * 2016-05-18 2019-05-14 Raytheon Company Expanding thermal device and system for effecting heat transfer within electronics assemblies
CN107887295B (zh) * 2016-09-30 2019-07-23 上海微电子装备（集团）股份有限公司 一种芯片键合装置及键合方法
KR102471274B1 (ko) * 2018-02-13 2022-11-28 삼성전자주식회사 리플로우를 위한 스택 툴 및 이를 포함하는 리플로우 장치
US11515286B2 (en) 2019-01-09 2022-11-29 Kulicke And Soffa Industries, Inc. Methods of bonding of semiconductor elements to substrates, and related bonding systems
KR20200114573A (ko) * 2019-03-29 2020-10-07 삼성전자주식회사 칩 본딩 장비, 본딩 툴 어셈블리 교체 시스템 및 칩 본딩 장비를 이용한 반도체 장치 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3033973A (en) * 1957-05-24 1962-05-08 Rohr Aircraft Corp Apparatus and method for brazing honeycomb sandwich panels
US3093104A (en) * 1958-06-27 1963-06-11 Bukata Stephen Furnace
US3633267A (en) * 1968-12-27 1972-01-11 Boeing Co Method of diffusion bonding honeycomb composite structures
US4645116A (en) * 1982-10-08 1987-02-24 At&T Bell Laboratories Fluxless bonding of microelectronic chips
SE464160B (sv) * 1989-07-07 1991-03-11 Jan Cederstroem Anordning foer montering av lock paa kapslar till halvledarkretsar
US5341980A (en) * 1990-02-19 1994-08-30 Hitachi, Ltd. Method of fabricating electronic circuit device and apparatus for performing the same method
US6227436B1 (en) * 1990-02-19 2001-05-08 Hitachi, Ltd. Method of fabricating an electronic circuit device and apparatus for performing the method
US6090701A (en) * 1994-06-21 2000-07-18 Kabushiki Kaisha Toshiba Method for production of semiconductor device
US6198074B1 (en) * 1996-09-06 2001-03-06 Mattson Technology, Inc. System and method for rapid thermal processing with transitional heater
US6172878B1 (en) * 1997-12-27 2001-01-09 Canon Kabushiki Kaisha Multi-element module and production process thereof
US6742701B2 (en) * 1998-09-17 2004-06-01 Kabushiki Kaisha Tamura Seisakusho Bump forming method, presoldering treatment method, soldering method, bump forming apparatus, presoldering treatment device and soldering apparatus
JP3397313B2 (ja) * 1999-12-20 2003-04-14 富士通株式会社 半導体装置の製造方法及び電子部品の実装方法
JP2002064268A (ja) * 2000-08-18 2002-02-28 Toray Eng Co Ltd 実装方法および装置
TW570856B (en) * 2001-01-18 2004-01-11 Fujitsu Ltd Solder jointing system, solder jointing method, semiconductor device manufacturing method, and semiconductor device manufacturing system
US7387738B2 (en) * 2003-04-28 2008-06-17 Air Products And Chemicals, Inc. Removal of surface oxides by electron attachment for wafer bumping applications
US7079370B2 (en) * 2003-04-28 2006-07-18 Air Products And Chemicals, Inc. Apparatus and method for removal of surface oxides via fluxless technique electron attachment and remote ion generation
JP4035733B2 (ja) * 2005-01-19 2008-01-23 セイコーエプソン株式会社 半導体装置の製造方法及び電気的接続部の処理方法
CN101512741B (zh) * 2006-09-29 2013-10-16 富士通半导体股份有限公司 半导体器件的制造方法及制造装置
US7793819B2 (en) * 2007-03-19 2010-09-14 Infineon Technologies Ag Apparatus and method for connecting a component with a substrate
DE102007013326A1 (de) * 2007-03-20 2008-09-25 Linde Ag Vorrichtung und Verfahren zur Vorbehandlung von elektronischen Bauelementen vor dem Löten
JP5378078B2 (ja) * 2009-06-19 2013-12-25 株式会社東芝 半導体装置の製造方法
TW201301413A (zh) * 2011-06-20 2013-01-01 Walsin Lihwa Corp 晶片結合設備

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7431831B2 (ja) 2019-01-09 2024-02-15 クリック アンド ソッファ インダストリーズ、インク． 半導体素子を基板にボンディングする方法、および関連ボンディングシステム

Also Published As

Publication number Publication date
US20130181040A1 (en) 2013-07-18
CN103208433A (zh) 2013-07-17
TW201342493A (zh) 2013-10-16
KR20130083400A (ko) 2013-07-22

Similar Documents

Publication Publication Date Title
JP2013143542A (ja) 半導体デバイス製造システム及び半導体デバイス製造方法
TWI523121B (zh) 鍵合方法及裝置
CN100437995C (zh) 半导体装置及其制造方法
KR20120109963A (ko) 접합장치 및 접합방법
TWI493647B (zh) 接合裝置、接合方法、程式及電腦記憶媒體
WO2008026504A1 (fr) Dispositif et procédé de montage de composant électronique
JP2016162985A (ja) 半導体装置の製造方法
WO2013046991A1 (ja) 三次元実装装置
KR101619460B1 (ko) 적층형 반도체 패키지의 제조장치
KR102372519B1 (ko) 실장 장치
JPWO2014188768A1 (ja) 電子部品実装装置および電子部品の製造方法
JP6055387B2 (ja) 接合方法、プログラム、コンピュータ記憶媒体及び接合システム
JP3857949B2 (ja) 電子部品実装装置
JP2010087035A (ja) ３次元半導体装置の製造装置およびその製造方法
JP2002050861A (ja) 常温接合装置及び方法
JP6675622B1 (ja) 電子部品のシンタリング装置および方法
KR20140071932A (ko) 실장 장치 및 실장 방법
JP2013084717A (ja) 三次元実装装置
JP5702114B2 (ja) チップの積層装置及び積層方法
JP2005252072A (ja) 素子の実装方法及び搬送装置
KR102217826B1 (ko) 실장 장치 및 실장 방법
KR101541392B1 (ko) 반도체 제조장치 및 이를 이용한 반도체소자 제조방법
JP5323730B2 (ja) 接合装置、接合方法、プログラム及びコンピュータ記憶媒体
JP5627057B1 (ja) 部品実装装置
KR20230030535A (ko) 반도체 장치의 제조 방법, 워크 일체화 장치, 필름 적층체, 및 반도체 장치