KR101417881B1 - 전자 부품 내장 기판 - Google Patents

전자 부품 내장 기판 Download PDF

Info

Publication number
KR101417881B1
KR101417881B1 KR1020070129653A KR20070129653A KR101417881B1 KR 101417881 B1 KR101417881 B1 KR 101417881B1 KR 1020070129653 A KR1020070129653 A KR 1020070129653A KR 20070129653 A KR20070129653 A KR 20070129653A KR 101417881 B1 KR101417881 B1 KR 101417881B1
Authority
KR
South Korea
Prior art keywords
electronic component
substrate
wiring board
solder ball
electrode
Prior art date
Application number
KR1020070129653A
Other languages
English (en)
Other versions
KR20080057156A (ko
Inventor
아키노부 이노우에
사다카즈 아카이케
아츠노리 가지키
유야 요시노
다카시 츠보타
노리오 야마니시
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20080057156A publication Critical patent/KR20080057156A/ko
Application granted granted Critical
Publication of KR101417881B1 publication Critical patent/KR101417881B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13399—Coating material
    • H01L2224/134—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10234—Metallic balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Abstract

본 발명은 다음과 같이 구성된 전자 부품 내장 기판(100)에 관한 것이다. 즉, 전자 부품(30)은 적어도 두 개의 기판(10, 20) 사이에 설치된다. 전자 부품(30)의 전극(34)은 적어도 하나의 기판(10)에 전기적으로 접속된다. 또한, 기판(10, 20)은 서로 전기적으로 접속된다. 또한, 기판(10, 20) 사이의 공간은 수지로 밀봉된다. 전자 부품 내장 기판(100)은 기판(10, 20)을 서로 전기적으로 접속하는 솔더볼(40)이 다른 기판(20)에 대면하는 전자 부품(30)의 표면에 설치되는 것을 특징으로 한다.
Figure R1020070129653
전자 부품 내장 기판, 전극, 수지, 솔더볼

Description

전자 부품 내장 기판{ELECTRONIC COMPONENT BUILT-IN SUBSTRATE}
본 발명은 전자 부품 내장 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 전자 부품 내장 기판의 높이 및 평면 치수를 줄이고, 전자 부품과 배선 기판 사이의 전기적 접속의 신뢰성을 강화할 수 있는 전자 부품 내장 기판에 관한 것이고, 또한 이러한 전자 부품 내장 기판의 제조 방법에 관한 것이다.
전자 장치의 성능 향상과 함께, 전자 부품이 밀집하여 실장되는 각각의 전자 부품 내장 기판이 개발되어 왔다. 일부 이러한 전자 부품 내장 기판은, 도 11에 나타낸 바와 같이, 전자 부품이 배선 기판 사이에 실장되고, 배선 기판 사이의 공간이 수지로 밀봉되도록 구성된다(예를 들면, 특허 문헌 1의 도 1 참조).
[특허 문헌 1] 일본국 특허 공개 2003-347722
도 11에 나타낸 전자 부품 내장 기판(100)으로 예시된 바와 같이, 각각의 전자 부품(30)의 외측에 설치된 각각의 솔더볼(40)은 연관된 하층 측 배선 기판(10)과 간극에 의해 분리된 연관된 상층 측 배선 기판(20)의 하면을 전기적으로 접속하도록 큰 직경 치수를 가진다. 이러한 큰 직경 치수를 가지는 솔더볼(40)을 이용하는 경우에, 솔더볼(40)의 설치 피치는 크다. 이것은 다음의 문제를 야기한다. 즉, 필요한 수의 솔더볼(40)을 설치하는데 필요한 영역이 커진다. 전자 부품 내장 기판(100)의 평면 치수(즉, 평면 영역)는 크다.
또한, 솔더볼(40)의 직경 치수가 큰 경우에, 전자 부품 내장 기판(100)의 두께 치수가 증가하는 또 다른 문제가 발생한다.
상술한 바와 같이, 하층 측 배선 기판(10)과 상층 측 배선 기판(20)을 전기적으로 접속하는 솔더볼(40)의 직경 치수가 큰 경우에, 전자 부품 내장 기판(100)의 소형화가 제한되는 또 다른 문제가 있다.
따라서, 본 발명의 목적은 평면 치수(즉, 평면 면적) 및 높이 치수를 현저하게 줄일 수 있는 전자 부품 내장 기판, 및 이러한 전자 부품 내장 기판의 제조 방법을 제공하는 것이다.
상술한 목적을 이루기 위해서, 본 발명의 제 1 측면에 따르면, 적어도 두 개의 배선 기판과, 상기 두 개의 배선 기판 사이에 설치된 전자 부품과, 서로 전기적 으로 접속되고 그 사이의 공간이 수지로 밀봉되는 상기 배선 기판 중 적어도 하나와 전기적으로 접속되는 전자 부품의 전극과, 상기 다른 배선 기판에 대면하는 상기 전자 부품의 표면에 설치되어 상기 배선 기판을 서로 전기적으로 접속하는 솔더볼을 포함하는 전자 부품 내장 기판이 제공된다.
본 발명의 제 2 측면에 따르면, 솔더볼은 금속 구체의 외면을 솔더로 코팅함으로써 형성된 코어를 포함한 솔더볼인 제 1 측면에 따른 전자 부품 내장 기판이 제공된다.
본 발명의 제 3 측면에 따르면, 솔더볼은 구리 재료로 이루어진 구체의 외면을 솔더로 코팅함으로써 형성된 구리를 포함한 솔더볼인 제 1 측면에 따른 전자 부품 내장 기판이 제공된다.
그러므로, 하층 측 배선 기판과 상층 측 배선 기판 사이에 확실한 전기적인 접속을 이룰 수 있다. 또한, 각각의 솔더볼은 코어로서 금속 또는 구리 재료로 이루어진 구체를 포함한다. 결과적으로, 솔더볼이 리플로우된 후에도, 코어가 남아서, 하층 측 배선 기판과 상측 측 배선 기판 사이의 간극이 확실하게 일정한 값으로 유지될 수 있다. 즉, 얇은 벽 구조와 관계없이, 평탄도(flatness)가 높은 전자 부품 내장 기판이 제공될 수 있다.
본 발명의 제 4 측면에 따르면, 복수의 전자 부품이 배선 기판 사이에 설치되는 제 1 측면 내지 제 3 측면 중 어느 하나에 따른 전자 부품 내장 기판이 제공된다.
결과적으로, 더 콤팩트한 고기능성 전자 부품 내장 기판이 제공될 수 있다.
본 발명의 제 5 측면에 따르면, 이러한 전자 부품의 전극 중 적어도 하나는 배선 기판 중 하나에 와이어 본딩되는 제 1 내지 제 4 측면 중 어느 하나에 따른 전자 부품 내장 기판이 제공된다.
또한, 본 발명의 제 6 측면에 따르면, 전자 부품의 전극 중 적어도 와이어 본딩된 전극은 보호 재료로 코팅되는 제 5 측면에 따른 전자 부품 내장 기판이 제공된다.
바람직하게는, 본 발명의 제 7 측면에 따르면, 배선 기판 측의 본딩 와이어 접속부와 본딩 와이어로 형성된 와이어 루프의 상측부의 일 부분이 노출되는 상태에서, 상기 전자 부품의 적어도 하나의 전극 상에 보호 재료가 코팅되는 제 6 측면에 따른 전자 부품 내장 기판이 제공된다.
결과적으로, 전자 부품의 전극과 기판 사이의 전기적인 접속의 신뢰성은 강화될 수 있다. 전자 부품 내장 기판의 소형화는 보호 재료가 코팅되는 부분을 제한함으로써 촉진될 수 있다.
본 발명의 제 8 측면에 따르면, 서로 전기적으로 접속되는 제 1 배선 기판과 제 2 배선 기판 사이에는 전자 부품이 실장되고, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이의 공간에는 밀봉 수지가 주입되는 전자 부품 내장 기판을 제조하는 방법으로서, 복수의 전극이 설치된 상기 전자 부품을 상기 제 1 배선 기판의 일 면에 위치 결정 및 실장하여, 상기 전자 부품의 제 1 전극과 상기 제 1 배선 기판을 전기적으로 접속하는 단계와, 솔더볼과 상기 전자 부품의 제 2 전극을 접속하는 단계와, 상기 제 2 배선 기판의 일 면을 상기 전자 부품의 상기 제 2 전극에 접속된 상기 솔더볼에 대향시켜, 상기 제 2 배선 기판을 상기 제 1 배선 기판 상에 배치시키는 단계와, 상기 솔더볼을 리플로우함으로써, 상기 제 2 배선 기판과 상기 전자 부품을 전기적으로 접속하여서, 상기 전자 부품을 통해 상기 제 1 배선 기판과 상기 제 2 배선 기판을 전기적으로 접속하는 단계와, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이의 공간에 밀봉 수지를 주입하는 단계를 포함하는 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 제 9 측면에 따르면, 서로 전기적으로 접속되는 제 1 배선 기판과 제 2 배선 기판 사이에는 전자 부품이 실장되고, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이의 공간에는 밀봉 수지가 주입되는 전자 부품 내장 기판을 제조하는 방법으로서, 복수의 전극이 설치된 상기 전자 부품을 상기 제 1 배선 기판의 일 면에 위치 결정 및 실장하여, 상기 전자 부품의 제 1 전극과 상기 제 1 배선 기판을 전기적으로 접속하는 단계와, 솔더볼과 상기 제 2 배선 기판의 일 면을 접속하는 단계와, 상기 제 2 배선 기판의 일 면을 상기 전자 부품의 상기 제 2 전극에 접속된 상기 솔더볼에 대향시켜, 상기 제 2 배선 기판을 상기 제 1 배선 기판 상에 배치시키는 단계와, 상기 솔더볼을 리플로우함으로써, 상기 제 2 배선 기판과 상기 전자 부품을 전기적으로 접속하여서, 상기 전자 부품을 통해 상기 제 1 배선 기판과 상기 제 2 배선 기판을 전기적으로 접속하는 단계와, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이의 공간에 밀봉 수지를 주입하는 단계를 포함하는 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 제 10 측면에 따르면, 솔더볼로서는, 구형(spherical)의 금속 코 어 부재의 외면을 솔더로 코팅함으로써 형성된 코어를 포함한 솔더볼이 이용되는 제 8 또는 제 9 측면에 따른 전자 부품 내장 기판의 제조 방법이 제공된다.
구체적으로, 본 발명의 제 11 측면에 따르면, 솔더볼로서는, 구형의 구리 코어 부재의 외면을 솔더로 코팅함으로써 형성된 코어를 포함한 솔더볼이 이용되는 제 8 또는 제 9 측면에 따른 전자 부품 내장 기판의 제조 방법이 제공된다.
결과적으로, 배선 기판 사이의 간극은 일정한 값으로 유지될 수 있다. 따라서, 전자 부품 내장 기판의 기계적인 강도는 강화될 수 있다.
본 발명의 제 12 측면에 따르면, 전자 부품의 일 면에는 범프 등의 제 1 전극이 형성되고, 상기 전자 부품의 다른 면에는 제 2 전극이 형성되고, 상기 제 1 전극은 상기 제 1 전극을 이용하는 플립 칩 방법에 의해 제 1 배선 기판에 전기적으로 접속되는 제 8 내지 제 11 측면 중 어느 하나에 따른 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명의 제 13 측면에 따르면, 전자 부품의 제 1 전극과 제 2 전극은 동일한 표면에 형성되고, 상기 제 1 전극과 상기 제 1 배선 기판을 전기적으로 접속하는 단계는 와이어 본딩 접속에 의해서 수행되는 제 8 내지 제 11 측면 중 어느 하나에 따른 전자 부품 내장 기판의 제조 방법이 제공된다.
본 발명에 따른 전자 부품 내장 기판 및 전자 부품 내장 기판의 제조 방법에 따르면, 제 1 배선 기판과 제 2 배선 기판 사이에 설치된 전자 부품의 표면에는 솔더볼이 위치된다. 이 표면은 제 2 배선 기판에 대향하고, 이제까지는 특별히 이용되지 않았다. 결과적으로, 제 1 배선 기판과 제 2 배선 기판을 서로 전기적으로 접속하기 위한 솔더볼의 직경 치수는 현저하게 줄어들 수 있다. 또한, 전자 부품 내장 기판의 평면 면적과 높이도 현저하게 줄어들 수 있다. 또한, 소형의 전자 부품 내장 기판이 저비용으로 설치될 수 있다.
(제 1 실시예)
이하, 본 발명에 따른 전자 부품 내장 기판의 실시예를 첨부된 도면을 참조하여 기술한다. 도 1은 본 발명의 제 1 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도이다.
도 1에 나타낸 바와 같이, 본 실시예에 따른 전자 부품 내장 기판(100)은 전자 부품(30)이 두 개의 배선 기판(10, 20) 사이에 실장되고, 제 1 배선 기판으로 기능하는 하층 측 배선 기판(10)이 솔더볼(40)에 의해 상층 측 배선 기판(20)에 전기적으로 접속되도록 구성된다. 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이의 공간에는 밀봉 수지(50)가 주입된다. 또한, 이 도면에서, 각각의 배선 기판(10, 20) 상에 형성된 배선의 표시는 생략한다.
솔더로 예시한, 외부 접속 단자로 기능하는 범프(14)는 하층 측 배선 기판(10)의 하면에 설치되다. 배선의 일 부분을 보호 코팅으로부터 노출함으로써 형성된 접속부(12a, 12b)는 하층 측 배선 기판(10)의 하면 및 상면에 각각 설치된다. 하층 측 배선 기판(10)의 상면에 형성된 접속부(12b)의 일 부분과 하층 측 배선 기판(10)의 하면에 형성된 범프(14)는 서로 전기적으로 접속된다.
한편, 배선의 일 부분을 보호 코팅으로부터 노출함으로써 형성된 접속부(22)는 상층 측 배선 기판(20)의 하면에 설치된다. 칩 커패시터, 저항, 및 인덕터 등의 회로 부품(16)은 상층 측 배선 기판(20)의 상면에 실장된다. 회로 부품(16)은 상층 측 배선 기판(20)의 상면에 형성된 배선에 솔더링에 의해 부착된다.
상층 측 배선 기판(20)의 상측에 다른 전자 부품 내장 기판(100)을 추가로 접속하는 경우에, 배선의 일 부분을 보호 코팅으로부터 노출함으로써 형성된 접속부(도시 생략)가 상층 측 배선 기판(20)의 상면에 설치될 수 있다. 이 경우에, 상층 측 배선 기판(20)은 각각 상면 및 하면에 형성된 접속부에 의해서 전기적으로 접속된다.
전자 부품으로 기능하는 반도체 소자(30)는 하층 측 배선 기판(10)의 상면에 실장된다. 반도체 소자(30)는, 반도체 소자(30)의 일 측면(즉, 활성 표면)에 형성된 제 1 전극(32)에 부착된 플립 칩 접속 범프(36)를 통한 플립 칩 접속에 의해서, 하층 측 배선 기판(10)의 접속부(12b)에 전기적으로 접속된다. 언더필 수지(80)는 하층 측 배선 기판(10)의 상면과 반도체 소자(30)의 하면 사이의 공간에 주입된다.
하층 측 배선 기판(10)과 상층 측 배선 기판(20)을 전기적으로 접속하는 솔더볼(40)은 반도체 소자(30)의 상면(즉, 상층 측 배선 기판(20)에 대면하는 표면)에 설치된다. 솔더볼(40)은 제 1 전극(32)이 형성되는, 반도체 소자(30)의 표면에 대면하는 표면에 형성된 제 2 전극으로 기능하는 솔더볼 전극(34) 상에 놓인다. 제 1 전극(32)의 일 부분은 솔더볼 전극(34)의 일 부분과 전기적으로 접속된다.
본 실시예의 솔더볼(40)로서는 구리 재료로 이루어지고 구 형상인 구리 코 어(42)의 외면을 솔더(44)로 코팅함으로써 형성된 솔더볼이 이용된다. 기재의 편리를 위해, 이 도면에서는, 리플로우 전 상태인 솔더볼(40)을 리플로우된 솔더볼(40)로서 나타낸다.
솔더볼(40)은 사이에 간극이 있는 반도체 소자(30)의 상면과 상층 측 배선 기판(20)의 하면을 전기적으로 접속하는 것이면 충분하다. 따라서, 솔더볼(40)에 포함된 각각의 구리 코어(42)의 직경 치수는 반도체 소자(30)의 상면과 상층 측 배선 기판(20)의 하면의 높이 위치 사이의 간극과 동일하면 충분하다. 즉, 솔더볼(40)의 직경 치수는 현저하게 줄어들 수 있다.
하층 측 배선 기판(10) 및 상층 측 배선 기판(20)은 솔더볼(40)을 리플로우함으로써 서로 전기적으로 접속된다. 이것은 이미 하층 측 배선 기판(10)에 전기적으로 접속된 반도체 소자(30)가 솔더볼(40)을 통해 상층 측 배선 기판(20)에 전기적으로 접속되기 때문이다.
구체적으로, 하층 측 배선 기판(10)과 상층 측 배선 기판(20)은 하층 측 배선 기판(10)에 형성된 범프(14), 하층 측 배선 기판(10)의 상면에 형성된 접속부(12b), 반도체 소자(30)의 제 1 전극(32), 솔더볼 전극(34), 및 솔더볼(40)로부터 상층 측 배선 기판(20) 상에 설치된 접속부(22)까지의 부품을 통해 서로 접속된다.
하층 층 배선 기판(10)과 상층 측 배선 기판(20) 사이의 공간은 에폭시 수지 등의 밀봉 수지(50)로 밀봉된다.
또한, 반도체 소자(30) 이외에, 회로 부품(16)이 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이에 실장될 수 있다.
이어서, 본 실시예에 따른 전자 부품 내장 기판(100)의 제조 방법을 후술한다. 도 2 내지 도 6은 전자 부품 내장 기판의 제조 공정의 각 단계마다의 상태를 나타내는 횡단면도이다.
우선, 도 2에 나타낸 바와 같이, 전자 부품으로 기능하는 반도체 소자(30)는 플립 칩 접속 범프(36)를 통해, 제 1 기판으로 기능하는 하층 측 배선 기판(10)의 상면에 형성된 접속부(12b)에 접속된다. 하층 측 배선 기판(10) 상에는 배선 또는 각각의 접속부(12a, 12b)가 미리 형성된다.
이어서, 도 3에 나타낸 바와 같이, 솔더볼(40)은 반도체 소자(30)의 상면에 설치되는 솔더볼 전극(34) 상에 실장된다. 솔더볼(40)은 상층 측 배선 기판(20)의 하면에 접속될 수 있다. 또한, 회로 부품(16)이 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이에 실장되는 경우에, 이 단계에서는 그들 사이에 회로 부품(16)이 실장된다.
이어서, 도 4에 나타낸 바와 같이, 하층 측 배선 기판(10)과는 별개로 형성되는, 제 2 기판으로 기능하는 상층 측 배선 기판(20)의 하면 측에 설치된 접속부(22)는 솔더볼(40) 상에 위치 결정되어 그 위에 놓인다(즉, 하층 측 배선 기판(10)의 상면에 대면하도록 실장됨). 그 후, 솔더볼(40)은 리플로우된다. 이어서, 하층 측 배선 기판(10)은 상층 측 배선 기판(20)에 전기적으로 접속된다. 솔더볼(40)이 리플로우된 후에, 하층 측 배선 기판(10)의 상면, 상층 측 배선 기판(20)의 하면, 및 반도체 소자(30)의 표면에 부착되는 플럭스(flux) 등의 스테 인(stain)은 세정된다. 스테인의 세정 완료시에, 도 5에 나타낸 바와 같이, 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이의 공간에는 에폭시 수지 등의 밀봉 수지(50)가 주입된다.
이어서, 도 6에 나타낸 바와 같이, 상층 측 배선 기판(20)의 상면에는 칩 커패시터 및 저항 등의 회로 부품(16)이 솔더링에 의해서 부착된다. 또한, 솔더 등의 재료로 이루어진 범프(14)는 하층 측 배선 기판(10)의 하면에 설치된 배선의 일부를 노출함으로써 형성되는 접속부(12a) 상에 설치된다. 이로써, 전자 부품 내장 기판(100)이 제조된다.
솔더볼(40)을 전자 부품 내장 기판(100)에 설치하는데 이용되는 전자 부품(30)의 주변 영역에 대한 필요성은, 상술한 바와 같이, 전자 부품으로 기능하는 반도체 소자(30)의 상면(즉, 플립 칩 접속된 표면에 대면하는 표면)의 빈(empty) 영역을 이용하기 때문에 불필요해진다. 솔더볼(40)은 직경 치수가 반도체 소자(30)의 상면과 상층 측 배선 기판(20)의 하면을 접속하기에 충분한 정도이면 된다. 결과적으로, 솔더볼(40)을 설치하는 피치는 작은 값으로 설정될 수 있다. 따라서, 전자 부품 내장 기판(100)의 평면 치수(즉, 평면 면적)는 현저하게 줄어들 수 있다. 또한, 고밀도 배선 패턴의 경우에도, 기판과 부품 사이의 전기적인 접속은 용이하게 수행될 수 있다.
또한, 각각의 솔더볼의 직경 치수는 작은 값으로 줄어든다. 그러므로, 전자 부품 내장 기판(100)의 두께 치수는 줄어들 수 있다.
각각의 솔더볼(40)의 직경 치수를 작은 직경 치수로 줄인 결과로서, 많은 솔 더볼(40)이 반도체 소자(30)의 평면 영역에 설치될 수 있다. 또한, 고성능의 콤팩트한 전자 부품 내장 기판(100)이 용이하게 제조될 수 있다.
(제 2 실시예)
도 7은 본 발명의 제 2 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도이다. 도 8은 전자 부품과 기판 사이의 와이어 본딩부의 구조를 나타내는 개략도이다.
본 실시예에서, 제 1 배선 기판으로 기능하는 하층 측 배선 기판(10)의 상면에 실장된 전자 부품으로 기능하는 반도체 소자(30)는, 제 1 전극(32) 및 제 2 전극(34)이 동일한 표면 상에 형성되고 반도체 소자(30)가 본딩 와이어(60)에 의해 하층 측 배선 기판(10)의 본딩 패드(12c)에 전기적으로 접속되는 것을 특징으로 한다. 하층 측 배선 기판(10) 상에 형성된 상면 측 접속부로 기능하는 본딩 패드(12c)는 본딩 와이어(60)로 기능하는 금(gold) 와이어에 의해 와이어 본딩 전극(32)(제 1 전극에 대응함)에 접속된다. 와이어 본딩 전극(32)의 일 부분과 솔더볼 전극(34)의 일 부분은 서로 전기적으로 접속된다.
하층 측 배선 기판(10)에 설치된 본딩 패드(12c)는 구리 패드 상에 금 도금을 수행함으로써 형성된다. 와이어 본딩 전극(32)은 알루미늄으로 이루어지는 것이 보통이다. 그러므로, 반도체 소자(30)와 하층 측 배선 기판(10)을 와이어 본딩에 의해 전기적으로 접속하는 방식을 채용하는 경우에, 전자 부품 내장 기판(100)이 제조 및 가공되는 동안 본딩 와이어(60)가 휘거나 파손되는 것을 방지할 필요가 있다. 또한, 솔더볼(40)이 리플로우된 후, 플럭스가 세정되는 동안 전자 부품 내 장 기판(100)을 보호할 필요가 있다.
산 등의 화학품은 때때로 플럭스 등의 스테인을 세정하는데 이용된다. 산을 이용하는 경우에, 알루미늄으로 이루어진 반도체 소자(30)의 와이어 본딩 전극(32)이 산에 의해서 손상되어서, 본딩 와이어(60)와 와이어 본딩 전극(32) 사이의 전기적인 접속의 신뢰성이 저하될 위험성이 높다. 솔더볼 전극(34)은 솔더볼(40)을 리플로우함으로써 얻어진 용융된 솔더(44)로 덮인다. 따라서, 스테인의 세정으로 인해 전기적인 접속의 신뢰성이 저하될 우려는 없다.
그러므로, 본 실시예에 따르면, 반도체 소자(30)의 본딩 전극(32)과 하층 측 배선 기판(10)의 본딩 패드(12c) 사이의 와이어 본딩의 완료시에, 와이어 본딩 전극(32)은 보호 재료로 기능하는 수지(70)로 코팅된다. 도 7 및 도 8에 나타낸 바와 같이, 수지(70)는 포팅(potting)에 의해 적하되어서, 반도체 소자(30)의 상면에 설치된 와이어 본딩 전극(32)을 덮는다. 본 실시예에 따르면, 본딩 와이어(60)의 상단면부(즉, 최상부)와 하층 측 배선 기판(10)의 본딩 패드(12c) 사이의 접속부가 노출된 상태에서, 와이어 본딩 전극(32)이 수지(70)로 코팅된다.
또한, 반도체 소자(30)의 와이어 본딩 전극(32)을 덮는 수지(70)는 플럭스를 세정하는데 이용된 화학품에 대한 내성을 가진다. 결과적으로, 와이어 본딩 전극(32)과 본딩 와이어(60) 사이의 전기적인 접속의 신뢰성의 저하가 방지된다. 또한, 보호 재료로 기능하는 수지(70)는 전자 부품(30)의 와이어 본딩 전극(32)을 포함하는 최소 범위만을 덮는다. 그러므로, 수지(70)로 코팅되지 않는 반도체 소자(30)의 상면 대부분은 솔더볼(40)이 실장되는 영역으로서 이용될 수 있다.
또한, 본 실시예에서, 본딩 와이어(60)로 형성된 와이어 루프의 상단의 높이 위치는 반도체 소자(30)의 상면의 높이 위치보다 높다. 그러므로, 각각의 솔더볼(40)의 직경 치수의 최소값은 반도체 소자(30)의 상면의 높이 위치와 와이어 루프의 상부의 높이 위치에 의해서 제한된다. 이러한 제한하에서도, 본 발명의 실시예에 따른 솔더볼(40)의 직경 치수는 종래의 기판에 이용된 솔더볼의 직경 치수보다 작은 값으로 줄어들 수 있다. 또한, 전자 부품 내장 기판(100)의 평면 치수는 작은 값으로 줄어들 수 있다. 또한, 기판의 두께는 줄어들 수 있다.
(제 3 실시예)
도 9는 본 발명의 제 3 실시예에 따른 전자 부품 내장 기판의 구조를 나타낸 횡단면도이다. 본 실시예는 전자 부품으로 기능하는 반도체 소자(30, 31)가 제 1 배선 기판으로 기능하는 하층 측 배선 기판(10)과 제 2 배선 기판으로 기능하는 상층 측 배선 기판(20) 사이에 배치되도록 구성된 전자 부품 내장 기판(100)에 관한 것이다. 제 1 반도체 소자(30)는 하층 측 배선 기판(10)의 상면에 실장된다. 제 1 반도체 소자(30)보다 평면 면적이 작은 제 2 반도체 소자(31)는 제 1 반도체 소자(30) 상에 실장된다. 제 1 반도체 소자(30)와 제 2 반도체 소자(31) 쌍방은 와이어 본딩에 의해, 하층 측 배선 기판(10)의 접속부로 기능하는 본딩 패드(12c)와 전기적으로 접속된다.
제 1 반도체 소자(30)는 와이어 본딩 전극(32a)과 하층 측 배선 기판(10)의 본딩 패드(12c)가 본딩 와이어(60)에 의해 서로 전기적으로 접속되도록 구성된다. 제 1 반도체 소자(30)의 와이어 본딩 전극(32a)과 하층 측 배선 기판(10)의 본딩 패드(12c) 중 하나가 적절하게 선택된 후에, 제 2 반도체 소자(31)는 와이어 본딩 전극(32b)에 접속된 본딩 와이어(60)를 이용하여 상기 선택된 전극 또는 패드에 전기적으로 접속될 수 있다. 제 2 반도체 소자(31)는 와이어 본딩 전극(32b)의 일 부분과 솔더볼 전극(34)의 일 부분이 서로 전기적으로 접속되도록 구성된다.
반도체 소자(30, 31) 상에 각각 설치된 와이어 본딩 전극(32a, 32b)이 알루미늄으로 이루어진 경우에, 와이어 본딩 전극(32a, 32b)을 포함하는 최소 부분이 수지(70)로 코팅된다. 그러므로, 솔더볼(40)이 리플로우된 후에 플럭스가 세정되는 경우에도, 각각의 와이어 본딩 전극(32a, 32b)의 전기적인 접속의 신뢰성이 유지될 수 있다. 솔더볼 전극(34)이 알루미늄으로 이루어지지만, 이 전극은 솔더볼(40)을 리플로우함으로써 얻어진 솔더로 덮인다. 결과적으로, 솔더볼 전극(34)을 위한 보호 재료는 불필요하다.
솔더볼 전극(34)은 배치된 반도체 소자의 상부 스테이지로서 설치되는 제 2 반도체 소자(31)의 상면에 설치된다. 솔더볼(40)은 솔더볼 전극(34) 상에 놓인다. 솔더볼(40)은 솔더볼 전극(34) 상에 설치된다. 솔더볼(40)의 구성은 상술한 바와 동일하다. 솔더볼(40)이 리플로우된 후에, 하층 측 배선 기판(10) 및 상층 측 배선 기판(20)의 대향면과, 반도체 소자(30, 31)의 표면에 부착하는 플럭스가 세정된다. 이어서, 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이의 공간에는 에폭시 수지 등의 밀봉 수지(50)가 주입된다. 이로써, 전자 부품 내장 기판(100)이 제조된다.
(제 4 실시예)
도 10은 본 발명의 제 4 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도이다. 제 4 실시예는 복수의 전자 부품으로 기능하는 복수의 제 1 반도체 소자(30)와 제 2 반도체 소자(31)가 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이에 배치되는 제 3 실시예와 동일하다. 그러나, 제 4 실시예는 제 2 반도체 소자(31)의 아래에 설치된 제 1 반도체 소자(30)가 하층 측 배선 기판(10)의 접속부(12b)에 플립 칩 접속된 채로, 제 1 반도체 소자(30) 상에 설치된 제 2 반도체 소자(31)가 하층 측 배선 기판(10)의 본딩 패드(12c)에 와이어 본딩된 점에서, 제 1 및 제 2 실시예와 다르다.
또한, 제 4 실시예에서는, 제 2 반도체 소자(31)의 상면에 설치된 와이어 본딩 전극(32b)이 금으로 이루어진다.
본 실시예에서도, 솔더볼(40)은 제 2 반도체 소자(31)의 상면에 설치되는 솔더볼 전극(34) 상에 설치된다. 이어서, 솔더볼(40)은 리플로우된다. 그러나, 와이어 본딩 전극(32b)은 금으로 이루어지기 때문에, 유리하게는, 와이어 본딩 전극(32b)의 전기적인 접속의 신뢰성은 와이어 본딩 전극(32b)을 보호 재료로서 기능하는 수지(70)로 코팅하지 않으면서, 산 등의 세정제에 의해 열화되는 것이 방지될 수 있다. 참조 부호가 부여된 나머지 부재는 전술한 실시예의 연관된 부재와 동일하다.
상술한 기재에서, 본 발명에 따른 전자 부품 내장 기판을 실시예의 상술한 기재를 기초하여 상세하게 기술하였고, 본 발명은 상술한 실시예에 한정되지 않는다. 명백하게, 본 발명의 사상으로부터 일탈하지 않고 이루어지는 다양한 변경은 본 발명의 범주 내에 포함된다. 예를 들면, 반도체 소자는 실시예의 상술한 기재에서 전자 부품의 예로써 기재되었지만, 상기 전자 부품은 반도체 소자로 한정되지는 않는다. 명백하게, 다른 전자 부품이 채용될 수 있다.
각각의 솔더볼(40)의 코어 부재로서 구리 코어(42)를 채용한 실시예가 상술되었지만, 구리를 구체로 형성함으로써 얻어진 구리 코어 대신에, 금속 등의 다양한 전기적 도전성 재료를 구체로 형성함으로써 얻어진 코어 부재가 솔더볼(40)의 코어 부재로서 채용될 수 있다. 코어 부재의 외면을 덮는 솔더(44)의 양이 솔더볼 전극(34)을 덮어 전기적인 접속을 이루기에 충분한 경우에는, 수지 재료를 구체로 형성함으로써 얻어진 절연 부재가 전기적인 도전성 재료를 대신하여 코어 부재로서 채용될 수 있다.
전자 부품으로 기능하는 제 1 반도체 소자(30) 및 제 2 반도체 소자(31)가 제 3 및 제 4 실시예의 기재에서 2층의 배치(도 9 및 도 10 참조)로 기술되었지만, 본 발명은 제 2 반도체 소자(31)가 그 위에 솔더볼(40)을 배치하기 위해서만 이용된 더미 칩으로서 채용되는 구조를 채택할 수 있다. 이러한 더미 칩을 채용하는 경우에, 더미 칩과 제 1 배선 기판으로 기능하는 하층 측 배선 기판(10) 사이의 전기적인 접속은 본딩 와이어(60)에 의해 달성될 수 있다. 더미 칩의 와이어 본딩 전극(32b)이 금으로 이루어지는 경우에는, 와이어 본딩 전극(32b)을 보호 재료로 기능하는 수지(70)로 코팅할 필요가 없다. 그러나, 와이어 본딩 전극(32b)이 알루미늄으로 이루어지는 경우에는, 분명히, 와이어 본딩 전극(32b)을 보호 재료로 기능하는 수지(70)로 코팅할 필요가 있다. 수지로 코팅되는 범위는 상술한 실시예에 서 채용된 것과 동일하다.
또한, 하층 측 배선 기판(10)과 상층 측 배선 기판(20) 사이에 반도체 소자(30)를 각각 포함하는 복수의 전자 부품 내장 기판(100)이 배치되고, 서로 전기적으로 접속되는 PoP(Package-on-Package) 구조라 불리는 반도체 패키지가, 반도체 소자(30)를 대신해, 전자 부품으로서 채용될 수 있다.
전자 부품 내장 기판(100)의 제조 방법의 전술한 기재에서, 하층 측 배선 기판(10)의 하면에 범프(14)를 형성하는 단계는 최종 단계로서 기술되었다. 그러나, 하층 측 배선 기판(10)의 하면에 범프(14)를 형성하는 단계는 다른 단계를 저해하지 않으면서, 전자 부품 내장 기판(100)의 제조 방법의 다른 단계로 적절하게 이동될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도.
도 2는 전자 부품 내장 기판의 제조 공정의 한 단계로 전자 부품 내장 기판의 상태를 나타내는 횡단면도.
도 3은 전자 부품 내장 기판의 제조 공정의 한 단계로 전자 부품 내장 기판의 상태를 나타내는 횡단면도.
도 4는 전자 부품 내장 기판의 제조 공정의 한 단계로 전자 부품 내장 기판의 상태를 나타내는 횡단면도.
도 5는 전자 부품 내장 기판의 제조 공정의 한 단계로 전자 부품 내장 기판의 상태를 나타내는 횡단면도.
도 6은 전자 부품 내장 기판의 제조 공정의 한 단계로 전자 부품 내장 기판의 상태를 나타내는 횡단면도.
도 7은 본 발명의 제 2 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도.
도 8은 전자 부품과 기판 사이의 와이어 본딩부를 나타내는 개략도.
도 9는 본 발명의 제 3 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도.
도 10은 본 발명의 제 4 실시예에 따른 전자 부품 내장 기판의 구조를 나타내는 횡단면도.
도 11은 종래의 전자 부품 내장 기판의 일례를 나타내는 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명*
10 : 하층 측 배선 기판 14 : 범프
20 : 상층 측 배선 기판 30, 31 : 반도체 소자
34 : 솔더볼 전극 36 : 플립 칩 접속 범프
40 : 솔더볼 60 : 본딩 와이어
12a, 12b : 접속부 12c : 본딩 패드
32, 32a, 32b : 와이어 본딩 전극

Claims (17)

  1. 제 1 배선 기판과 제 2 배선 기판 사이에 전자 부품이 실장되고, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이가 전기적으로 접속됨과 함께, 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이에 밀봉 수지가 주입되어 이루어지는 전자 부품 내장 기판으로서,
    상기 전자 부품은 반도체 소자이고,
    당해 반도체 소자는 한쪽 면에 있어서의 제 1 전극을 상기 제 1 배선 기판에 대향시킨 상태에서 상기 제 1 배선 기판에 플립 칩 접속되고.
    상기 반도체 소자의 다른 쪽의 면에 있어서의 제 2 전극과, 상기 제 2 배선 기판이 솔더볼을 사이에 두고 전기적으로 접속되고,
    상기 제 1 배선 기판과 상기 제 2 배선 기판은, 상기 반도체 소자의 제 1 전극의 일부 및 제 2 전극의 일부를 사이에 두고 전기적으로 접속되어 있고,
    상기 반도체 소자와 상기 솔더볼은, 상기 밀봉 수지에 의해 밀봉되어 있는 것을 특징으로 하는 전자 부품 내장 기판.
  2. 제 1 항에 있어서,
    상기 솔더볼은 금속 구체의 외면을 솔더로 코팅함으로써 형성된 코어를 포함한 솔더볼인 것을 특징으로 하는 전자 부품 내장 기판.
  3. 제 1 항에 있어서,
    상기 솔더볼은 구리 재료로 이루어진 구체의 외면을 솔더로 코팅함으로써 형성된 코어를 포함한 솔더볼인 것을 특징으로 하는 전자 부품 내장 기판.
  4. 제 1 항에 있어서,
    복수의 상기 전자 부품이 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이에 설치되는 것을 특징으로 하는 전자 부품 내장 기판.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
KR1020070129653A 2006-12-19 2007-12-13 전자 부품 내장 기판 KR101417881B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00341666 2006-12-19
JP2006341666A JP4965989B2 (ja) 2006-12-19 2006-12-19 電子部品内蔵基板および電子部品内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
KR20080057156A KR20080057156A (ko) 2008-06-24
KR101417881B1 true KR101417881B1 (ko) 2014-07-09

Family

ID=39567739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070129653A KR101417881B1 (ko) 2006-12-19 2007-12-13 전자 부품 내장 기판

Country Status (5)

Country Link
US (1) US20080165513A1 (ko)
JP (1) JP4965989B2 (ko)
KR (1) KR101417881B1 (ko)
CN (1) CN101207969A (ko)
TW (1) TW200828567A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016098531A1 (ja) * 2014-12-19 2016-06-23 株式会社村田製作所 電子回路モジュールおよびその製造方法
JP6473361B2 (ja) * 2015-03-25 2019-02-20 スタンレー電気株式会社 電子デバイスの製造方法、および、電子デバイス
JP6630053B2 (ja) 2015-03-25 2020-01-15 スタンレー電気株式会社 電子デバイスの製造方法
JP6491032B2 (ja) 2015-04-24 2019-03-27 スタンレー電気株式会社 抵抗器の製造方法、および、抵抗器
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
JP7089999B2 (ja) 2018-09-25 2022-06-23 新光電気工業株式会社 電子部品内蔵基板
US11916003B2 (en) * 2019-09-18 2024-02-27 Intel Corporation Varied ball ball-grid-array (BGA) packages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168739A1 (en) 2000-08-03 2003-09-11 Chien-Ping Huang Array structure of solder balls able to control collapse
JP2005045228A (ja) 2003-07-09 2005-02-17 Matsushita Electric Ind Co Ltd 光学情報記録媒体とその製造方法
KR100495219B1 (ko) 2003-06-25 2005-06-14 삼성전기주식회사 Ｉｃ칩 내장형 파워 엠프 모듈

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP2004172157A (ja) * 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP4057921B2 (ja) * 2003-01-07 2008-03-05 株式会社東芝 半導体装置およびそのアセンブリ方法
JP2005150443A (ja) * 2003-11-17 2005-06-09 Sharp Corp 積層型半導体装置およびその製造方法
JP2005311019A (ja) * 2004-04-21 2005-11-04 Hitachi Ltd 半導体パワーモジュール
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
JP2007080976A (ja) * 2005-09-12 2007-03-29 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法ならびに電子部品パッケージ
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP4835124B2 (ja) * 2005-11-29 2011-12-14 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP2007281160A (ja) * 2006-04-06 2007-10-25 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよび該回路部品内蔵モジュールの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168739A1 (en) 2000-08-03 2003-09-11 Chien-Ping Huang Array structure of solder balls able to control collapse
KR100495219B1 (ko) 2003-06-25 2005-06-14 삼성전기주식회사 Ｉｃ칩 내장형 파워 엠프 모듈
JP2005045228A (ja) 2003-07-09 2005-02-17 Matsushita Electric Ind Co Ltd 光学情報記録媒体とその製造方法

Also Published As

Publication number Publication date
JP4965989B2 (ja) 2012-07-04
TW200828567A (en) 2008-07-01
KR20080057156A (ko) 2008-06-24
JP2008153536A (ja) 2008-07-03
CN101207969A (zh) 2008-06-25
US20080165513A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
TWI581400B (zh) 層疊封裝及其形成方法
KR100877292B1 (ko) 부품 내장 모듈의 제조방법
US8253232B2 (en) Package on package having a conductive post with height lower than an upper surface of an encapsulation layer to prevent circuit pattern lift defect and method of fabricating the same
US7242081B1 (en) Stacked package structure
TWI419300B (zh) 內建電子零件之基板及其製造方法
US8072770B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
US8623753B1 (en) Stackable protruding via package and method
JP4901458B2 (ja) 電子部品内蔵基板
KR101417881B1 (ko) 전자 부품 내장 기판
KR100687000B1 (ko) 반도체 장치의 제조 방법 및 전기적 접속부의 처리 방법
US7564121B2 (en) Semiconductor device having shield structure
KR20070045894A (ko) 적층형 반도체모듈
KR20030019439A (ko) 반도체장치
US7151317B2 (en) Multi-chip package structure
KR100546359B1 (ko) 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
US20090284941A1 (en) Semiconductor package, mounting circuit board, and mounting structure
KR100809254B1 (ko) 칩 스케일의 sip 모듈.
JP3659872B2 (ja) 半導体装置
JP4955997B2 (ja) 回路モジュールおよび回路モジュールの製造方法
KR101006529B1 (ko) 볼 랜드 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
KR19990050132A (ko) 칩 크기 패키지
US20150171041A1 (en) Chip element and chip package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 6