KR100809254B1 - 칩 스케일의 sip 모듈. - Google Patents

칩 스케일의 sip 모듈. Download PDF

Info

Publication number
KR100809254B1
KR100809254B1 KR1020060069041A KR20060069041A KR100809254B1 KR 100809254 B1 KR100809254 B1 KR 100809254B1 KR 1020060069041 A KR1020060069041 A KR 1020060069041A KR 20060069041 A KR20060069041 A KR 20060069041A KR 100809254 B1 KR100809254 B1 KR 100809254B1
Authority
KR
South Korea
Prior art keywords
chip scale
substrate
package
circuit board
scale package
Prior art date
Application number
KR1020060069041A
Other languages
English (en)
Other versions
KR20080009450A (ko
Inventor
임남균
이용범
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060069041A priority Critical patent/KR100809254B1/ko
Publication of KR20080009450A publication Critical patent/KR20080009450A/ko
Application granted granted Critical
Publication of KR100809254B1 publication Critical patent/KR100809254B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

본 발명은, 상면 및 이에 대향하는 하면을 갖고, 그 내부에 회로패턴 및 비아홀이 형성된 층간회로를 갖는 회로기판; 상기 회로 기판의 상면에 형성된 층간회로와 연결되도록 플립칩 본딩되며 보호층을 갖는 칩 스케일 패키지; 상기 회로 기판 하면의 일영역에 형성된 층간회로와 연결되도록 실장되는 적어도 하나의 수동소자; 및 상기 회로 기판 하면의 다른 영역에 형성된 복수개의 솔더볼을 포함하는 칩 스케일의 SIP(System In Package) 모듈을 제공한다.
칩 스케일 패키지(chip scale package), 모듈(module), 기판(substrate)

Description

칩 스케일의 SIP 모듈.{CHIP SCALE SYSTEM IN PACKAGE MODULE}
도1a 및 도1b는 종래 기술에 의한 전자부품 모듈의 단면도이다.
도2는 본 발명의 일실시예에 따른 전자부품 모듈의 사시도이다.
도3a 및 도3b는 도2의 전자부품 모듈의 단면도 및 배면도이다.
<도면의 주요부분에 대한 부호설명>
21 : 기판 22 : 칩 스케일 패키지
32a : 보호층 32b : 반도체칩
23 : 수동소자 24 : 솔더볼
25 : 언더필 재료 26 : 컨넥터
본 발명은, 전자부품 모듈에 관한 것으로서, 보다 상세하게는, 칩 스케일 패키지를 사용하고 기판의 양면을 실장면으로 사용하여 소형화 및 제조공정이 단순한 전자 부품 모듈에 관한 것이다.
전자 산업이 발전함에 따라 반도체 집적회로(IC)의 집적도가 급격히 증가하게 되었다. 이동통신 분야의 휴대용 단말기는 초기에 음성통화, 단문 메시지 전송등의 서비스에 한정되었으나, 최근 게임, 데이터 전송, 디지털 카메라, 음악/동영상 파일 재생 등 기본적인 통신기능으로부터 멀티미디어 서비스 영역으로 점차 확대되고 있다. 한편, 이동통신의 기능을 수행하는 휴대용 단말기의 휴대성을 고려하여 단말기의 소형, 경량화는 필수적으로 요구되고 있다.
회로 장치들의 집적도 향상을 위해 볼그리드 어레이(BGA:ball grid array) 방식의 패키징 기술과 랜드 그리드 어레이(LGA:land grid array) 방식의 패키징 기술이 있다. BGA 방식의 패키징 기술은 솔더볼(solder ball)을 융착시켜 반도체 집적회로가 몰딩된 칩을 기판에 결합시키는 기술로서, 융착된 솔더볼은 반도체 집적회로의 입출력 단자로 이용된다. 이 때, 솔더볼을 융착하지 않고 기판상에 제공되는 솔더 패드로 반도체 집적회로의 입출력 단자를 구성하는 기술이 LGA 방식의 패키징 기술이다.
도1a 및 도1b는 종래기술에 의한 차폐구조 및 패키징 방식을 나타낸다.
도1a는 기판상에 집적회로(12) 및 수동소자를 실장하고 금속캡(metal cap)(14)을 이용하여 기판(11)상의 표면 실장 소자를 쉴딩하고, 볼 그리드 어레이 패키징 방식으로 제조한 고주파 모듈의 단면도이다.
금속캡(14)을 얇게 하면, 금속캡(13)의 강도를 유지할 수 없고 쉽게 휘어져서 고주파 반도체 소자와 접촉할 우려가 있다. 금속캡(14)과 고주파 반도체 소자와 의 접촉에 의한 쇼트를 방지하기 위해, 금속캡(14)의 아래쪽에는 금속캡(14)의 휘어짐을 고려한 일정한 공간을 필요로 한다. 이러한 물리적인 부피 때문에 고주파 모듈의 소형화에 한계가 있다.
도1b는 기판상에 수지 몰딩하고, 볼 그리드 어레이 방식으로 패키징한 구조의 단면도이다.
여기서는 기판(11)상에 집적회로 및 수동소자(12)를 실장하고, 상기 수동소자를 덮는 몰딩부(15)를 형성하였다. 상기 몰딩부(15)는 외부환경이나 영향으로부터 실장소자(12)를 보호하는 기능을 하고, 또한, 실장소자(12)를 기판(11)상에 견고하게 고정시킬 수 있다.
이러한 경우, 상기 금속캡을 사용할 경우에 비해 물리적인 부피는 감소되지만, 기판의 일면에 집적회로 및 수동소자가 동시에 실장되므로 부피 감소에 한계가 있고, 상기 몰딩부를 형성하는 공정이 포함되어 공정이 복잡화된다는 문제점이 있다.
상기의 문제점을 해결하기 위해, 본 발명의 목적은 칩 스케일 패키지를 포함하는 모듈에서 기판의 상면과 하면을 실장면으로 이용함으로써 소형화된 모듈을 제작할 수 있고, 또한, 트랜스퍼 몰딩 공정을 생략하여 제조 공정을 단순화할 수 있는 전자부품 모듈을 제공하는데 있다.
본 발명은, 상면 및 이에 대향하는 하면을 갖고, 그 내부에 회로패턴 및 비아홀이 형성된 층간회로를 갖는 회로기판; 상기 회로 기판의 상면에 형성된 층간회로와 연결되도록 플립칩 본딩되며 보호층을 갖는 칩 스케일 패키지; 상기 회로 기판 하면의 일영역에 형성된 층간회로와 연결되도록 실장되는 적어도 하나의 수동소자; 및 상기 회로 기판 하면의 다른 영역에 형성된 복수개의 솔더볼을 포함하는 칩 스케일의 SIP(System In Package) 모듈을 제공한다.
상기 회로기판과 상기 칩 스케일 패키지 사이의 공간에 언더필 재료를 더 포함할 수 있다. 바람직하게는, 상기 언더필 재료는 상기 칩 스케일 패키지의 측단부에 노출되도록 상기 칩 스케일 패키지와 상기 회로기판 사이의 공간에 충전될 수 있다.
상기 수동소자는 상기 기판 하면의 중앙부에 형성될 수 있으며, 상기 솔더볼은 상기 기판 하면에서 대향하는 양측 모서리의 인접한 영역에 형성될 수 있다.
바람직하게는, 상기 솔더볼은 상기 수동소자의 실장 높이보다 높게 형성될 수 있다. 예를 들어, 상기 수동소자의 실장 높이는 400㎛이고 상기 솔더볼은 500㎛의 지름을 갖는 것일 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 실시형태에 대해서 상세히 설명하겠다.
도2는 본 발명의 바람직한 실시 형태에 따른 전자부품 모듈의 사시도이다.
도2를 참조하면, 본 발명의 전자부품 모듈(20)은 기판(21), 상기 기판(21)의 상면에 실장된 칩 스케일 패키지(22), 및 상기 기판(21)의 하면에 실장된 복수개의 수동소자(23)를 포함한다.
상기 수동소자(23)가 실장 되지 아니한 기판 하면의 일부 영역에 외부와 연결될 수 있는 복수개의 솔더볼(24)이 형성된다.
또한, 상기 기판(21)과 상기 칩 스케일 패키지(22)사이에는 언더필 재료(25)가 채워져 있다.
상기 칩 스케일 패키지(22)는, 하나의 베어칩을 패키징 한 것으로 그 내부에는 베어칩, 반도체 칩을 보호하기 위한 보호층을 포함하며 내부회로가 형성되어 있다(미도시). 상기 칩 스케일 패키지(22)의 하면에는 컨넥터(26)가 복수개 형성되어 있다. 상기 컨넥터(26)는 상기 칩 스케일 패키지 내부에 형성된 비아홀과 연결되어 칩 스케일 패키지 내부의 회로와 외부의 회로를 연결하는 역할을 한다.
상기 기판(21)의 내부에는 상기 기판상에 실장된 칩 스케일 패키지(22), 수동소자(23)를 내부적으로 연결하는 회로패턴 및 이들 상호간을 연결하며 상기 솔더 볼(24)과 연결되기 위한 도전성 비아홀(미도시) 등이 형성되어 있다.
상기 기판(21)의 하면에는 저항, 커패시터 등의 수동소자가 실장 되는데, 수동소자 뿐만 아니라 상기 시스템 모듈에 필요한 집적회로가 실장될 수도 있다.
이와 같이, 기판(21)의 상면과 하면에 각각 칩 스케일 패키지(22)와 수동소자(23)를 실장 함으로써, 칩 스케일 패키지와 수동소자를 동일평면상에 실장 하는 종래 기술에 의한 경우보다 실장 기판의 면적을 축소할 수 있어서 시스템 모듈의 소형화에 적합하다.
상기 기판(21)의 하면에 실장 되는 수동소자(23)와 솔더볼(24)은 실장 높이를 달리하고 있다. 예를 들어, 솔더볼은 보통 500㎛의 지름을 가져 기판에 실장된 수동소자의 일반적인 실장높이는 400㎛에 비해 높게 실장 될 수 있다. 따라서 상기 시스템 모듈이 실장 될 때 상기 수동소자가 실장 면에 접촉되지 않고 실장 될 수 있다. 이러한 점을 고려하여, 본 실시예와 같이, 볼 그리드 어레이 패키징 방식을 사용할 수 있다.
상기 기판(21)의 상면에 실장된 칩 스케일 패키지(22)와 기판(21) 사이의 공간을 언더필(underfill)재료(25)가 채우고 있다.
상기 칩 스케일 패키지(22)가 상기 기판(21)에 플립칩 본딩으로 실장 되는 경우에 컨넥터(26)에 의해 연결되므로 기판(21)과 칩 스케일 패키지(22) 사이에 약간의 공간이 생긴다. 이러한 공간으로 인해 회로 기판(21)과 컨넥터(26)간의 연결 상태 등에 대한 신뢰성 불량의 우려가 있는데, 이는 칩과 배선 기판과 컨넥터 사이의 상이한 열팽창계수가 열응력을 유발할 수 있기 때문이다.
이러한 열에 의한 응력을 완화시키고 칩 스케일 패키지를 기판상에 견고하게 고정 시키기 위해서, 칩 스케일 패키지를 기판에 장착한 후 소자와 기판 사이의 공간을 수지로 충전하는 언더필 공정을 추가할 수 있다. 이러한 언더필 공정에 사용되는 것이 언더필 재료이다.
언더필 공정에 의해 칩 스케일 패키지(21)와 기판(22) 사이에 언더필 재료가 충전되고 상기 언더필 재료의 경화에 의해 상기 칩 스케일 패키지(21)와 기판(22)의 견고한 고정이 이루어질 수 있다. 따라서, 종래기술의 트랜스퍼 몰딩 공정에 의한 효과 중 칩 스케일 패키지를 견고하게 고정 시키는 효과와 동일한 효과를 낼 수 있다.
이와 같이, 언더필 재료를 칩 스케일 패키지와 기판 사이에 충전하는 것에 의해 트랜스퍼 몰딩에 의한 일 효과를 얻을 수 있으므로 트랜스퍼 몰딩 공정을 생략할 수 있다. 따라서, 트랜스퍼 몰딩에 따른 공정상 복잡성을 해결할 수 있다.
상기 언더필 재료는 칩 스케일 패키지와 기판 사이의 간극에 빠르게 침투할 수 있는 충진성이 있어야 하고, 그 신뢰성 측면에서 컨넥터와 차이가 크게 나지 않도록 열팽창계수가 어느 정도 작은 것이 바람직하다. 또한, 칩과 기판 계면에 밀착성, 즉 접착성이 좋아야 하고, 열응력을 완충시킬 수 있어야 한다. 바람직하게는, 저점도 에폭시 수지 또는 에폭시-산무수물계 언더필재료를 사용할 수 있다.
도3a 및 도3b는 도2의 실시예의 단면도 및 배면도이다.
도3a를 참조하면, 본 발명의 전자부품 모듈은 기판(31), 상기 기판(31)의 상면에 실장된 칩 스케일 패키지(32), 및 상기 기판(31)의 하면에 실장된 복수개의 수동소자(33)를 포함한다
기판(31)상에 실장된 칩 스케일 패키지(32)는 그 상면 및 측면에 보호막(32a)이 형성되고, 하면에는 복수개의 컨넥터(36)가 형성된다.
상기 기판(31)상에 실장 되는 칩 스케일 패키지(32)의 상면 및 측면에 형성된 상기 보호막(32a)은 반도체 칩을 외부 환경으로부터 보호하기 위한 것으로서 유기 절연막 또는 무기 절연막으로 형성될 수 있다. 바람직하게는 폴리이미드, 질화막 등이 사용될 수 있다.
종래기술에 의하면, 반도체 칩을 외부 충격이나 환경으로부터 보호하기 위해서 사용하는 트랜스퍼 몰딩 공정에 의해 수지 몰딩부를 형성하였는데, 본 실시예에서는 상기 칩 스케일 패키지에 형성된 상기 보호층(32a)이 종래기술의 몰딩부의 역할을 할 수 있다.
따라서, 본 실시예에 의하면 트랜스퍼 몰딩 공정을 생략할 수 있어서 상기 트랜스퍼 몰딩 공정에 따른 공정상 복잡성을 제거할 수 있고, 상기 공정을 제거함으로써 경비가 절감될 수 있다.
일반적으로, 칩 스케일 패키지를 제조할 때 몰딩공정에 의해 700㎛ 정도의 두께를 갖는 몰딩부를 형성하고, 이를 백그라인딩 하여 사용한다. 본 발명의 실시예에서는, 보호층의 역할을 충분히 수행하도록 하기 위해서 백그라인딩 공정시 보호층을 일정 두께로 유지하였다. 예를 들어, 상기 칩 스케일 패키지(32)의 상부(32a)의 두께를 300~400㎛ 로 백그라인딩 할 수 있다.
상기 칩 스케일 패키지(32)의 하면에는 칩 스케일 패키지와 외부 회로와의 전기적 연결을 위한 컨넥터(36)가 형성된다. 상기 컨넥터(36)는 칩 스케일 패키지(32)의 내부회로와 상기 칩 스케일 패키지(32)가 실장 되는 기판의 회로와의 연결을 위해 사용한다. 상기 컨넥터(36)는 솔더볼 또는 솔더범프일 수 있으며, 전도성 물질이면 무엇이든 가능하나 구리, 금 또는 주석계의 전도성 금속이 바람직하다.
상기 칩 스케일 패키지의 하부에 위치하는 기판(31)은 솔더볼(34)을 이용하여 외부와 연결되는 볼 그리드 어레이 패키징 방식으로 제조하였다.
기판(31)의 내부에는 상기 기판(31)의 상면과 하면에 각각 실장된 칩 스케일패키지(32)와 수동소자(33)들 사이의 전기적 연결을 위한 회로 패턴 및 상기 기판 상면과 하면 사이를 전기적으로 연결하기 위해 상기 기판의 상면과 하면을 관통하는 비아홀이 형성되고 상기 비아홀은 상기 기판의 하면에 형성된 솔더볼(34)과 연결되어서 전자부품 모듈의 외부와의 연결에 이용된다.
상기 솔더볼(34)은 상기 수동 소자(33)의 실장 높이보다 높게 형성되어 있 다.
예를 들어, 상기 솔더볼(34)의 크기는 500㎛정도이고, 실장되는 수동소자(33)의 실장 높이는 400㎛정도이다. 상기 솔더볼(34)의 높이가 상기수동소자(33)의 실장 높이보다 높아서 상기 전자부품 모듈을 외부 기판에 실장 할 때 수동소자가 실장면에 접촉되지 않게 실장 할 수 있다. 이러한 솔더볼과 수동소자와의 실장 높이의 차이 때문에 기판의 하면을 이용할 수 있어서 시스템 모듈의 소형화를 구현할 수 있다.
상기 기판(31)과 상기 칩 스케일 패키지(32) 사이의 공간에 언더필 재료(35)를 충전하여, 상기 칩 스케일 패키지(32)를 상기 기판(31)에 더 견고하게 고정 시킬 수 있다.
종래 기술에 의한 패키지 구조에서 트랜스퍼 몰딩은 반도체 칩 패키지를 외부환경이나 외부 충격으로부터 보호하고, 또한 칩 패키지와 실장면 사이의 견고한 고정을 목적으로 하고 있는바, 본 실시예에서는, 외부충격으로부터 반도체 칩을 보호하기 위해 칩 스케일 패키지의 상면에 보호막(32a)을 일정두께로 유지하고, 칩 스케일 패키지(32)와 기판(31) 사이의 견고한 고착을 위해서 칩 스케일 패키지와 상기 칩 스케일 패키지가 실장되는 기판 사이를 언더필 재료로 충전하고 있다.
이와 같이, 칩 스케일 패키지의 상면에 보호막(32a)을 일정두께로 유지하고 칩 스케일 패키지(32)와 상기 칩 스케일 패키지가 실장되는 기판(31) 사이를 언더필재료(35)로 충전하는 본 발명의 구조적 특징에 의해 종래 기술인 트랜스퍼 몰딩 에 의한 효과를 나타낼 수 있다. 따라서,트랜스퍼 몰딩 공정을 따로 수행하지 않아도 된다는 장점이 있고, 트랜스퍼 몰딩 공정의 복잡성 제거 및 경비절감의 효과를 낼 수 있다.
도3b는 상기 기판의 배면도이다.
상기 기판(31) 하면의 일영역에는 수동소자(33)가 실장되고, 상기 수동소자가 실장된 일영역을 제외한 다른 영역에 솔더볼(34)이 형성된다.
도면에서는 기판의 중앙부에 수동소자(33)가 실장 되고, 상기 수동소자(33)가 실장된 영역의 양쪽으로 솔더볼(34)이 어레이된 구조를 도시하였다. 상기 수동소자가 실장된 기판 하면의 일영역에는 수동소자 이외에 시스템 모듈에 필요한 반도체 집적회로가 실장 될 수도 있다.
상기 솔더볼(34)은 상기 기판 하면의 일영역에 실장된 수동소자(33)의 실장높이보다 더 높게 형성됨으로써 상기 모듈을 외부 회로기판에 실장시 상기 기판(31)의 하면에 형성된 수동소자(33)가 실장면에 접촉하는 것을 방지할 수 있다.
기판 하면에 실장 되는 수동소자와 솔더볼의 배열은 본 실시예에 국한되지 아니하며 다양한 형태로 구현될 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 즉, 솔더볼과 수동소자의 실장위치 및 실장되는 수동소자의 갯수등은 다양하게 구현될 수 있다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
상기 살핀 바와 같이 본 발명에 의하면, 종래 기술에 의한 시스템 모듈에 비해 칩 스케일의 소형화가 가능하고, 트랜스퍼 몰딩 공정을 생략할 수 있어 제조공정이 단순화된 전자부품 모듈을 얻을 수 있다.

Claims (6)

  1. 상면 및 이에 대향하는 하면을 갖고, 그 내부에 회로패턴 및 비아홀이 형성된 층간회로를 갖는 회로기판;
    상기 회로 기판의 상면에 형성된 층간회로와 연결되도록 플립칩 본딩되며 보호층을 갖는 칩 스케일 패키지;
    상기 회로기판과 상기 칩 스케일 패키지 사이의 공간에 채워지는 언더필 재료;
    상기 회로 기판 하면의 일영역에 형성된 층간회로와 연결되도록 실장되는 적어도 하나의 수동소자; 및
    상기 회로 기판 하면의 다른 영역에 형성된 복수개의 솔더볼
    을 포함하는 칩 스케일의 SIP(System In Package) 모듈.
  2. 삭제
  3. 제1항에 있어서,
    상기 언더필 재료는,
    상기 칩 스케일 패키지의 측단부에 노출되도록 상기 칩 스케일 패키지와 상기 회로기판 사이의 공간에 충전된 것을 특징으로 하는 칩 스케일의 SIP(System In Package) 모듈.
  4. 제1항 또는 제3항에 있어서,
    상기 수동소자는 상기 기판 하면의 중앙부에 형성되는 것을 특징으로 하는 칩 스케일의 SIP(System In Package) 모듈.
  5. 제4항에 있어서,
    상기 솔더볼은 상기 기판 하면에서 대향하는 양측 모서리의 인접한 영역에 형성되는 것을 특징으로 하는 칩 스케일의 SIP(System In Package) 모듈.
  6. 제1항 또는 제3항에 있어서,
    상기 솔더볼은 상기 수동소자의 실장 높이보다 높게 형성되는 것을 특징으로 하는 칩 스케일의 SIP(System In Package) 모듈.
KR1020060069041A 2006-07-24 2006-07-24 칩 스케일의 sip 모듈. KR100809254B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060069041A KR100809254B1 (ko) 2006-07-24 2006-07-24 칩 스케일의 sip 모듈.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060069041A KR100809254B1 (ko) 2006-07-24 2006-07-24 칩 스케일의 sip 모듈.

Publications (2)

Publication Number Publication Date
KR20080009450A KR20080009450A (ko) 2008-01-29
KR100809254B1 true KR100809254B1 (ko) 2008-02-29

Family

ID=39221839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060069041A KR100809254B1 (ko) 2006-07-24 2006-07-24 칩 스케일의 sip 모듈.

Country Status (1)

Country Link
KR (1) KR100809254B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062848B1 (ko) 2009-06-01 2011-09-07 한국과학기술원 관통실리콘비아를 갖는 반도체칩에서 크로스토크 차폐를 위한 쉴딩구조
US8649186B2 (en) 2009-12-11 2014-02-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239198A (en) * 1989-09-06 1993-08-24 Motorola, Inc. Overmolded semiconductor device having solder ball and edge lead connective structure
JP2001203435A (ja) * 2000-01-21 2001-07-27 Ibiden Co Ltd ボールグリッドアレイ型パッケージの接続構造

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239198A (en) * 1989-09-06 1993-08-24 Motorola, Inc. Overmolded semiconductor device having solder ball and edge lead connective structure
JP2001203435A (ja) * 2000-01-21 2001-07-27 Ibiden Co Ltd ボールグリッドアレイ型パッケージの接続構造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062848B1 (ko) 2009-06-01 2011-09-07 한국과학기술원 관통실리콘비아를 갖는 반도체칩에서 크로스토크 차폐를 위한 쉴딩구조
US8649186B2 (en) 2009-12-11 2014-02-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same
US9030838B2 (en) 2009-12-11 2015-05-12 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same

Also Published As

Publication number Publication date
KR20080009450A (ko) 2008-01-29

Similar Documents

Publication Publication Date Title
KR101119348B1 (ko) 반도체 모듈 및 그 제조방법
KR100692441B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US6396136B2 (en) Ball grid package with multiple power/ground planes
KR100877292B1 (ko) 부품 내장 모듈의 제조방법
US7208824B2 (en) Land grid array module
US20160005711A1 (en) Semiconductor chip assembly and method for making same
CN111867249A (zh) 印刷电路板组件
KR20070038429A (ko) 반도체 장치
JP2002252303A (ja) 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
US6894229B1 (en) Mechanically enhanced package and method of making same
US11869829B2 (en) Semiconductor device with through-mold via
KR20080060167A (ko) 전자 부품 내장 기판
JP2005093551A (ja) 半導体装置のパッケージ構造およびパッケージ化方法
KR100809698B1 (ko) 솔더링 플럭스 및 언더 필 수지층을 구비하는 반도체 소자실장 구조체 및 반도체 소자 실장 방법
KR101096330B1 (ko) 반도체 장치용 패키지
US20040070080A1 (en) Low cost, high performance flip chip package structure
US10290589B2 (en) Folding thin systems
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
KR100809254B1 (ko) 칩 스케일의 sip 모듈.
US9543277B1 (en) Wafer level packages with mechanically decoupled fan-in and fan-out areas
KR100876083B1 (ko) 반도체 칩 패키지 및 이를 포함하는 반도체 패키지
KR20160031523A (ko) 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리
KR100762871B1 (ko) 칩크기 패키지 제조방법
KR102002786B1 (ko) 반도체 패키지 및 그 제조 방법
KR20150057838A (ko) 전자 부품 모듈

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160114

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170110

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20200203

Year of fee payment: 13