KR101096330B1 - 반도체 장치용 패키지 - Google Patents

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Abstract

반도체 장치(39)가 개시된다. 본 장치는 2개의 주면을 갖는 인터포저(31)를 구비한다. 상기 제1 면(311)은 패터닝된 금속 도체와 본딩 패드를 구비하며 상기 제2 면은 솔더볼 어레이(33)를 구비한다. 본 장치는 또한 상면 및 하면을 갖는 반도체 칩(30)을 구비하며, 상기 칩의 하면은 상기 인터포저(31)에 인접하며 상기 상면은 복수의 단자를 구비한다. 본 장치는 또한 상기 인터포저의 상기 제1 면(311)에 배치되며 상기 솔더볼 어레이 위쪽의 상기 인터포저 영역을 덮는 고분자 재료층(34)을 구비한다. 상기 고분자 재료층의 적어도 일부는 상기 칩(30)과 상기 인터포저(31) 사이에 배치된다. 본 장치는 또한 상기 인터포저 상의 상기 본딩 패드(351)와 상기 칩 단자 사이에 복수의 전기 접속부(35)를 구비한다.
반도체 패키지, 인터포저, 고분자 재료층, 솔더볼 어레이, 본딩 패드

Description

반도체 장치용 패키지{PACKAGE FOR A SEMICONDUCTOR DEVICE}
도 1은 솔더볼 외부 콘택을 구비한 플라스틱에 의해 캡슐화된 종래의 패키지의 단면도.
도 2는 인쇄회로기판에 부착된 종래의 반도체 패키지를 솔더 접합부에서의 고응력 집중점과 함께 도시한 도면.
도 3a는 솔더볼 영역을 덮고 있는 비교적 두꺼운 고분자 재료층을 구비한 장치의 단면도.
도 3b는 인터포저(interposer) 상의 두꺼운 고분자 재료의 영역을 도시한 상면도.
도 4는 솔더볼 어레이에 의해 획정되는 경계(perimeter)를 덮는 2층의 고분자 재료층을 구비한 장치의 단면도.
도 5a는 각 솔더볼 패드 위에 있는 인터포저의 상면에 미리 형성된 고분자 재료를 구비한 장치의 단면도.
도 5b는 솔더볼 영역을 둘러싸는 고분자 구조를 갖는 패키지의 상면도.
<도면의 주요 부분에 대한 부호의 설명>
30: 반도체 칩
31: 인터포저
32: 패키지 바디
33: 솔더볼 어레이
34: 고분자 재료층
35: 본딩 와이어
39: 반도체 장치
351: 본딩 패드
본 발명은 반도체 패키징에 관한 것으로 특히 솔더볼 콘택 어레이를 구비한 장치 및 그 제조 방법에 관한 것이다.
업계에서는 전자부품의 소형화 및 고집적화에 따라 보다 작고 보다 복잡한 집적회로(IC)를 생산하고 있다. 이러한 추세에 따라 보다 소형의 풋프린트(footprint), 보다 높은 리드 카운트(lead count), 보다 양호한 전기적 및 열적 성능을 갖는 IC 패키지를 개발하도록 요구받고 있다. 또한, 이들 IC 패키지는 신뢰도에서 뿐만 아니라 폼팩터에서도 엔드유저를 만족시킬 정도의 일반적으로 허용되고 있는 산업 표준을 충족시킬 필요가 있다. 엔드유저가 사용하는 자동화된 픽앤플레이스(pick and place) 장비는 본 업계에 잘 알려진 몰딩된 플라스틱 패키지의 경우에서와 같이 엄격한 표준화된 패키지 폼팩터를 요구한다.
이에 부응하여 반도체 업계에서는 기판의 일면에는 집적회로가 전기접속되어 있고 이 기판의 반대측 주면(major surface)에는 솔더볼 어레이가 돌출되어 있는 다수의 서로 다른 패키지를 개발하였다. 넓은 의미로 이러한 패키지를 볼 그리드 어레이(BGA) 패키지라고 한다. 상기한 솔더볼은 인쇄회로기판(PCB) 또는 다른 형태의 외부 회로에 대한 기계적 및 전기적 상호접속을 제공한다. 일반적으로 상기한 패키지는 패키지의 측면으로부터 리드선이 연장되는 것이 아니라 패키지의 아래에 콘택을 구비하고 있어 비교적 소형의 풋프린트를 가지며 볼 콘택들의 폭이 넓고 높이가 낮기 때문에 보다 낮은 인덕턴스를 갖는다.
한 타입의 BGA 패키지는 비교적 강성의 적층 기판을 사용하고 있으며 이는 PCB 기술에서 사용되는 재료 및 도체와 다르지 않다. 이들 패키지 기판은 복수의 유전체 및 도체의 층을 구비하며 칩사이즈가 크고 핀카운트(pin count)가 높은 장치에 사용되기도 했지만, 기판에서의 낮은 상호접속 밀도로 인해 원하는 패키지 사이즈를 초과하게 되므로 널리 사용되고 있지 않다.
또다른 솔더볼 접속된 패키지로는 칩스케일 패키지(CSP: chip scale package)가 있으며, 이 패키지의 풋프린트는 칩사이즈의 10%를 초과하지 않는다. 이 타입의 장치는 대체로 플렉시블 유전체 박막 인터포저 상에 포토패터닝된(photopatterned) 상호접속부를 구비하여 패키지의 풋프린트를 소형화하고 있다. 그러나, 칩사이즈가 감소되고 입/출력 접속의 수가 증가함에 따라 이들 패키지는 그 이용에 있어서 핀카운트가 낮은 회로로만 제한된다. 또한 솔더볼 콘택의 풋프린트와 패키지 사이즈는 칩에 직접적으로 관련되므로 본 업계에서 중요시되는 표준화는 불가능하다.
도 1에 도시된 유사(near) CSP 장치는 플렉시블 테이프 인터포저(11)를 포함하며, 반도체 칩(10)의 본딩 와이어(15)가 인터포저(11)의 제1 면(111)에 접속되며 인터포저(11)의 제2 면에는 솔더볼(13)이 부착되어 있다. 상기 칩의 하면은 칩 부착용 점착물(14)에 의해 인터포저에 부착되며, 상기 점착물(14)의 면적은 상기 칩의 면적과 동등하거나 조금 크다. 상기한 칩(10), 본딩 와이어(15) 및 인터포저의 상면(111)은 몰딩된 열경화성 고분자(12)에 의해 캡슐화된다.
상기한 오버몰딩된 테이프 캐리어 패키지(TCP: tape carrier package)는 업계 표준을 충족시킬 정도의 저비용 어셈블리와 인터포저 상의 고집적 패턴의 상호접속과 몰딩된 바디에 대한 요구를 만족시킨다. 또한 상기한 패키지는 동일한 패키지 폼팩터에서 각종의 서로 다른 칩사이즈를 허용한다. 그러나 상기한 장치는 최적의 솔더 접합부의 신뢰도에 미치지 못하므로 그 온도 사이클링 능력을 제한하게 된다. 열팽창률이 낮은 강성의 실리콘 칩(10)과 보다 열팽창률이 높은 플라스틱 몰딩 바디(12) 양방에 인접한 솔더 접속부는, 도 2에 도시된 바와 같이 상기한 패키지(12)가 비교적 팽창률이 높은 인쇄회로기판(26)에 솔더링된 후에 크랙(213)이나 단선(intermittent failures)을 일으키게 된다. 상기한 PCB(26)가 열행정(thermal excursion)을 겪는 동안 칩 에지(210)에 인접한 솔더 접합부에는 고레벨의 응력이 가해지고 이 응력은 PCB 또는 인터포저와의 솔더볼 인터페이스에서 크랙(213)으로 나타나게 된다. 상기한 인터포저(211)는 비교적 박형으로 통상 25 내지 150 미크론 범위의 두께를 가지므로 열에 의한 응력이나 충격에 의한 기계적 응력에 대해 거의 완충 작용을 하지 못한다. 칩이나 몰딩된 플라스틱 바디 맨 아래의 솔더 접합부는 PCB 열행정의 결과로 인해 다중의 스트레스가 집중되는 칩 에지 가까이에 있는 것들에 비해 응력을 덜 받게 된다.
반도체 패키지에서의 열적 및 기계적 응력은 수년간 연구 대상이 되어 왔으며, 제조사들은 부품 특히 약하고 및/또는 강도가 낮은 인터페이스의 파손을 방지하기 위하여 제조에 방해가 되는 서로 다른 재료들의 두께, 탄성계수 및 열팽창률의 상호작용 및 그외의 트레이드오프에 대해 고찰해 왔다.
따라서 솔더볼 콘택에서 제공되는 정도의 낮은 인덕턴스를 갖는 엄격하고 신뢰성 있는 스몰 아웃라인(small outline) 패키지, 대량 저비용의 프로세싱에 적합한 제조 기술 및 사용자 친화적 패키지 아웃라인이 요구된다. 또한 상기한 패키지는 본 업계에서 정한 전범위의 환경 조건에 걸쳐서 신뢰도 및 테스팅 요구를 충족시킬 것이 요구된다.
본 발명의 일 실시예에 따르면 반도체 장치가 제공된다. 본 장치는 2개의 주면을 갖는 인터포저를 구비한다. 상기 제1 면은 패터닝된 금속 도체와 본딩 패드를 구비하며 상기 제2 면은 솔더볼 어레이를 구비한다. 본 장치는 또한 상면 및 하면을 갖는 반도체 칩을 구비하며, 상기 칩의 하면은 상기 인터포저에 인접하며 상기 상면은 복수의 단자를 구비한다. 본 장치는 또한 상기 인터포저의 상기 제1 면에 배치되며 상기 솔더볼 어레이 위쪽의 상기 인터포저 영역을 덮는 고분자 재료층을 구비하며, 상기 고분자 재료층의 적어도 일부는 상기 칩과 상기 인터포저 사 이에 배치된다. 본 장치는 또한 상기 인터포저 상의 상기 본딩 패드와 상기 칩 단자 사이에 복수의 전기 접속부를 구비한다.
본 발명의 또다른 실시예에 따르면 반도체 장치가 제공된다. 본 장치는 제1 및 제2 주면을 갖는 인터포저를 구비하며, 상기 제1 주면은 패터닝된 금속 도체와 본딩 패드를 구비하며 상기 제2 주면은 상기 제1 면 상의 선택된 패드에 접속된 솔더볼 어레이를 구비한다. 본 장치는 또한 상면 및 하면을 갖는 반도체 칩을 구비하며, 그 면적은 상기 솔더볼 어레이의 면적보다 작다. 상기 칩의 하면은 상기 인터포저의 제1 주면에 부착되며 상기 칩의 상면에 복수의 단자를 구비한다. 본 장치는 또한 상기 인터포저의 상기 제1 주면에 배치된 복수의 고분자 구조를 구비하며, 상기 각각의 고분자 구조는 상기 솔더볼 어레이의 솔더볼 지점 위쪽에 형성된다. 본 장치는 또한 상기 인터포저 상의 상기 본딩 패드와 상기 칩 단자 사이에 복수의 전기 접속부를 구비한다.
본 발명의 또다른 실시예에 따르면 반도체 장치의 제조 방법이 제공된다. 본 방법은 패터닝된 금속 도체와 본딩 패드를 갖는 제1 면 및 복수의 솔더볼을 갖는 제2 면을 구비하는 인터포저를 제공하는 단계; 상기 인터포저의 제1 면에 상기 복수의 솔더볼을 충분히 덮을 정도의 크기를 갖는 고분자 재료층을 배치하는 단계; 상면 및 하면 - 상기 상면은 복수의 단자를 포함함 - 을 갖는 반도체 칩을 제공하는 단계; 상기 칩을 상기 고분자 재료층에 실장하는 단계; 및 상기 인터포저 상의 상기 본딩 패드를 상기 칩 상의 상기 단자에 접속하는 단계를 포함한다.
본 발명은 특히 반도체 칩 패키지에서 하나 이상의 솔더볼의 위쪽에 칩 에지 가 형성되는 지점에서 열팽창계수 차이에 의한 응력을 완화시킬 수 있는 장점이 있다.
<실시예>
도 3a는 본 발명의 제1 실시예에 따른 솔더볼의 신뢰도를 개선한 패키징된 반도체 장치(39)의 단면도이다. 상기한 장치(39)는 인터포저(31), 인터포저의 제2 면(312) 상의 솔더볼 어레이(33), 비교적 두꺼운 고분자 재료층(34)에 의해 제1 면(311)에 부착되고 본딩 와이어(35)에 의해 인터포저의 제1 면(311) 상의 본딩 패드(351)에 상호접속된 반도체 칩(30)을 구비한다. 상기한 칩(30), 상호접속부(35) 및 인터포저의 제1 면(311)은 몰딩된 플라스틱(32) 내에 캡슐화되어 패키지 바디를 형성하게 된다.
상기한 바디의 사이즈 및 솔더볼 배열을 포함한 특정한 구성의 패키지에서는 상기 장치(39)가 서로 다른 칩사이즈를 수용하도록 할 수 있지만, 각 장치에 있어서 칩(30)의 사이즈는 솔더볼 어레이(33) 및 인터포저(31)의 사이즈보다는 작다. 상기한 솔더볼(33)은 칩(30) 바로 아래 영역과 칩 에지를 포함한 상기한 인터포저 전역에 걸쳐서 밀집해 있는 어레이일 수도 있다. 지금까지는 열적으로 야기된 응력이 가장 집중되는 칩 에지 아래에 솔더볼이 배치되지 않도록 하기 위하여 노력해 왔다.
일 실시예에 따르면, 상기한 인터포저(31)는 플렉시블 필름으로 구성되며, 제1 면(311)에는 패터닝된 금속 도체와 본딩 패드(351)가 형성되며 제2 면(312) 상의 선택된 솔더볼(33)에 [예컨대 비아를 통해] 접속되어 있다. 또다른 실시예에 따르면, 상기한 인터포저(31)는 칩(30)이나 패키지 바디(32)의 두께에 비해 상대적으로 박형의 적층 또는 콤포지트 재료로 형성되며, 이는 보다 두꺼운 컴포넌트의 열행정에 의해 비틀릴 수 있다.
상기한 칩(30) 아래의 영역에는 대략 75 내지 200 미크론 범위의 두께를 갖는 두꺼운 고분자 재료층(34)(예를 들어 칩 부착용 점착물)이 덮이며, 바람직한 실시예에서는 상기한 고분자 재료층(34)은 솔더볼 어레이의 전 영역에 걸쳐 연속한 층으로서 연장된다. 상면도인 도 3b에서 고분자 재료(34)에 의해 덮인 영역은 빗금으로 표시되고 있으며, 그 아래의 솔더볼 어레이(33)에 의해 획정되는 영역, 인터포저(31)에 의해 획정되는 영역, 및 칩(30)에 의해 획정되는 영역과는 대조된다. 칩(30) 영역은 솔더볼 어레이 및 인터포저의 면적보다 작다.
인터포저(31)와 솔더볼(33)의 접합부 및 PCB(미도시)에 부착되는 솔더볼(33)의 접합부는 인터포저의 제1 면(311)에 부착된 두꺼운 고분자 재료층(34)에 의해 열적 및 기계적으로 야기된 높은 응력의 집중으로부터 보호된다. 특히 칩(30)의 에지 아래 또는 가까이 있는 솔더볼(333)에서의 응력은 크게 완화된다.
고분자 재료(34)는 대략 1 내지 15 GPa 범위의 탄성계수를 가지며 무기 미립 재료(particulate material)를 충진한 에폭시 수지 복합체(compound) 등의 열전도성의 열경화성 점착물인 것이 바람직하다. 고분자 재료의 열전도성은 알루미나 등의 미립 충진제를 첨가함으로써 개선된다. 상기한 고분자 복합체는 페이스트 형태일 수도 있고 "B" 스테이지 에폭시 수지 필름일 수도 있다.
고분자 재료(34)는 인터포저의 반대면 상의 솔더볼 어레이(33) 영역을 완전 히 덮도록 제공된다. 인터포저(31) 상에는 칩(30)이 정렬 및 배치되며 상기한 고분자 재료를 고형화시키기 위한 열적 또는 기타의 프로세스가 상기한 조립체에 가해져 칩을 부착시킨다.
칩(30)과 본딩 패드(351) 사이의 전기접속은 금으로 된 본딩 와이어(35)에 의해 이루어지는 것이 바람직하다. 그러나 본 장치는 와이어 본딩에 국한되지 않으며 TAB 또는 기타의 도전성 테이프 상호접속도 가능하다. 상기한 칩(30), 본딩 와이어(35) 및 인터포저의 제1 면(311)은 몰딩에 의해 열경화성 고분자 복합체(32)에 캡슐화되어 패키지 바디를 형성하게 된다. 인터포저의 제2 면에는 솔더볼(33)이 정렬되며 솔더 리플로우(reflow) 프로세스에 의해 전기적 및 기계적으로 접속된다.
또다른 실시예에 따르면, 도 4에 도시된 바와 같이 본 장치(49)는 솔더볼 어레이(43) 위쪽의 인터포저(41) 영역을 덮는 2층(또는 그 이상)의 고분자 재료층(441, 442)을 구비한다. 인터포저(41)의 제1 면(411)에는 패터닝된 상호접속부를 덮고 단락을 방지하도록 열전도성의 절연층(441)이 상기한 제1 면(411)에 직접 접촉하여 배치되는 것이 바람직하다. 제1 층(441) 위에는 금속이 충진된 도전성 및 열전도성의 고분자 점착물(442)이 중첩하여 놓여진다. 상기한 제1 절연층(441)은 미리 형성된 고분자 재료의 막일 수도 있으며, 그 면적은 인터포저의 반대면 상의 솔더볼 어레이(43)보다 조금 크다. 상층(442) - 바람직하기로는 금속 충진된 고분자의 상층 - 은 대부분의 절연성 고분자 복합체에 비해 패키지에서 개선된 열전도성 및 열확산을 제공한다.
또다른 실시예에 따른 신뢰성 있는 솔더 접합부를 갖는 장치(59)는 도 5a에 도시된 바와 같이 제2 면(512) 상에 솔더볼 어레이(53)를 구비한 인터포저(51)와 제1 면(511)에 부착된 반도체 칩(50)을 구비한다. 복수의 독립한 고분자 구조(543) - 예를 들어 칩 부착용 점착물 - 는 상기한 인터포저(51)의 반대면 상의 각 솔더볼(53) 영역을 둘러싸도록 그 위쪽에 배치된다. 상기한 구조는 대략 75 내지 200 미크론의 두께를 가지며 대략 1 내지 15 GPa 범위의 탄성계수를 갖는 고분자 복합체를 포함한다.
솔더볼 어레이(53)를 미러링(mirroring)하는 복수의 고분자 구조(543)는 상면도인 도 5b에 도시된 바와 같이 인터포저의 제1 면(511)에 직접 배치되거나, 또는 도 5a에 도시된 바와 같이 절연성 점착 필름(56)에 미리 형성될 수도 있다. 상기한 두꺼운 고분자 구조(543)는 패키지가 부착되게 되는 인쇄회로기판이나 몰딩된 패키지 바디(52) 및 강성의 반도체 칩(50)으로부터 솔더볼(53)을 분리시킴으로써 솔더 접합부에 가해지는 열에 의한 응력을 완화시키게 된다. 솔더볼(53) 영역을 덮을 정도의 사이즈를 갖는 선택적인(optional) 박층의 절연막(56)은 미리 형성된 고분자 구조(543)의 어레이를 지탱하는 작용을 할 뿐만 아니라 인터포저 표면(511)의 도체로부터 상기한 구조를 격리시킴으로써, 상기한 점착성 구조(543)가 절연성 또는 전도성 고분자 복합체를 구성할 수 있게 된다.
전술한 각 실시예의 패키지에 있어서, 칩(30)의 면적은 주어진 패키지의 사이즈 내에서 서로 다를 수 있으나 솔더볼 어레이 및 인터포저의 면적보다는 작다. 솔더볼은 칩 에지 바로 아래 영역을 포함한 인터포저의 저면(bottom)에 걸쳐서 어 레이 형태로 형성될 수도 있다.
본 기술분야의 숙련된 자라면 본 발명에 따른 개선된 솔더볼 접합부 신뢰도를 갖는 반도체 패키지를 형성하는 방법 및 설계에 있어서 각종의 변형 및 수정이 가능함을 인식할 수 있을 것이다. 따라서 특허청구범위의 해석에 있어서 가능한 한 넓게 해석되어야 한다.
전술한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 반도체 칩 패키지에서 하나 이상의 솔더볼의 위쪽에 칩 에지가 형성되는 지점에서 열팽창계수 차이에 의한 응력을 완화시킬 수 있는 장점이 있다.

Claims (14)

  1. 반도체 장치에 있어서,
    제1 및 제2 주면(major surface) - 상기 제1 주면은 패터닝된 금속 도체와 본딩 패드를 구비하며 상기 제2 주면은 상기 제1 주면 상의 선택된 패드에 접속된 솔더볼 어레이를 구비함 - 을 갖는 인터포저(interposer);
    상면 및 하면(back surface) - 상기 하면은 상기 인터포저의 상기 제1 주면에 대향하며 상기 상면은 복수의 단자를 구비함 - 을 갖는 반도체 칩;
    상기 인터포저의 상기 제1 주면에 배치된 고분자 재료층 - 상기 고분자 재료층의 적어도 일부는 상기 칩과 상기 인터포저 사이에 배치되며, 상기 고분자 재료층은 상기 인터포저에 접촉하는 절연체층과 상기 절연체층 상의 금속 충진 고분자층을 포함함 - ; 및
    상기 인터포저 상의 상기 본딩 패드와 상기 칩 단자 사이의 복수의 전기 접속부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 고분자 재료층은 상기 솔더볼 어레이 위쪽의 상기 인터포저 영역을 덮는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 인터포저는 플렉시블 필름, 박막 적층(thin laminate) 또는 박막 콤포 지트 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 고분자 재료층의 탄성계수는 1 내지 15 GPa 범위인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 고분자 재료층의 두께는 75 내지 200 미크론 범위인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 고분자 재료층은 열전도성(thermally conductive)인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 고분자 재료층은 열경화성 페이스트(paste)를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 고분자 재료층은 미리 형성된 필름인 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 칩의 에지는 하나 이상의 상기 솔더볼 위쪽에 위치하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 칩은 상기 솔더볼 어레이보다 면적이 작으며; 상기 칩의 하면은 상기 인터포저의 제1 주면에 부착되며; 상기 고분자 재료층은 상기 인터포저의 제1 주면에 배치된 복수의 고분자 구조 - 상기 고분자 구조는 각각 상기 솔더볼 어레이에서의 솔더볼 지점의 위쪽에 배치됨 - 를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 고분자 구조는 상기 솔더볼 어레이를 덮을 수 있는 크기를 갖는 유전체막에 미리 형성된 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치의 제조 방법에 있어서,
    패터닝된 금속 도체와 본딩 패드를 갖는 제1 주면 및 복수의 솔더볼을 갖는 제2 주면을 구비하는 인터포저를 제공하는 단계;
    상기 인터포저의 제1 주면에 상기 복수의 솔더볼을 덮을 수 있는 크기를 갖는 고분자 재료층을 배치하는 단계 - 상기 고분자 재료층은 상기 인터포저에 접촉하는 절연체층과 상기 절연체층 상의 금속 충진 고분자층을 포함함 - ;
    상면 및 하면 - 상기 상면은 복수의 단자를 포함함 - 을 갖는 반도체 칩을 제공하는 단계;
    상기 칩을 상기 고분자 재료층에 실장하는 단계; 및
    상기 인터포저 상의 상기 본딩 패드를 상기 칩 상의 상기 단자에 접속하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 고분자 재료층을 배치하는 단계는 75 내지 200 미크론 범위의 두께를 갖는 고분자 재료층을 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015160017A1 (ko) * 2014-04-16 2015-10-22 주식회사 동부하이텍 반도체 패키지 및 이를 제조하는 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
DE10350239A1 (de) * 2003-10-27 2005-06-16 Infineon Technologies Ag Halbleiterbauteil mit Gehäusekunststoffmasse, Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung desselben
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
DE102005015036B4 (de) * 2004-07-19 2008-08-28 Qimonda Ag Verfahren zur Montage eines Chips auf einer Unterlage
DE102004037610B3 (de) * 2004-08-03 2006-03-16 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
WO2006047028A2 (en) * 2004-10-23 2006-05-04 Freescale Semiconductor, Inc. Packaged device and method of forming same
MY136179A (en) * 2004-10-23 2008-08-29 Freescale Semiconductor Inc Packaged device and method of forming same
US7355283B2 (en) * 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
JP4744269B2 (ja) * 2005-11-02 2011-08-10 パナソニック株式会社 半導体装置とその製造方法
US7504283B2 (en) * 2006-12-18 2009-03-17 Texas Instruments Incorporated Stacked-flip-assembled semiconductor chips embedded in thin hybrid substrate
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US9343385B2 (en) * 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020219A (en) * 1994-06-16 2000-02-01 Lucent Technologies Inc. Method of packaging fragile devices with a gel medium confined by a rim member
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
AU4471797A (en) * 1996-10-08 1998-05-05 Hitachi Chemical Company, Ltd. Semiconductor device, semiconductor chip mounting substrate, methods of manufacturing the device and substrate, adhesive, and adhesive double coated film
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11214413A (ja) * 1998-01-22 1999-08-06 Rohm Co Ltd 半導体チップが実装されるキャリアテープ、これを用いた半導体装置の製造方法、およびこの製造方法によって製造された半導体装置
JP3310617B2 (ja) * 1998-05-29 2002-08-05 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3923661B2 (ja) * 1998-09-02 2007-06-06 ローム株式会社 半導体装置
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
JP2003007916A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015160017A1 (ko) * 2014-04-16 2015-10-22 주식회사 동부하이텍 반도체 패키지 및 이를 제조하는 방법
KR20150119613A (ko) * 2014-04-16 2015-10-26 주식회사 동부하이텍 반도체 패키지 및 이를 제조하는 방법
KR101677322B1 (ko) * 2014-04-16 2016-11-17 주식회사 동부하이텍 반도체 패키지 및 이를 제조하는 방법

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