JP2005079590A - 半導体素子用パッケージおよびその製造方法 - Google Patents

半導体素子用パッケージおよびその製造方法 Download PDF

Info

Publication number
JP2005079590A
JP2005079590A JP2004248448A JP2004248448A JP2005079590A JP 2005079590 A JP2005079590 A JP 2005079590A JP 2004248448 A JP2004248448 A JP 2004248448A JP 2004248448 A JP2004248448 A JP 2004248448A JP 2005079590 A JP2005079590 A JP 2005079590A
Authority
JP
Japan
Prior art keywords
chip
intervening layer
layer
polymer material
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004248448A
Other languages
English (en)
Inventor
Kenji Masumoto
健治 桝本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2005079590A publication Critical patent/JP2005079590A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】低いインダクタンスを有し、堅牢で、信頼性が高く、輪郭が小さい半導体素子用パッケージ、ならびに大量低コスト処理に適応するその製造方法を提供する。
【解決手段】半導体素子３９は、２つの主面を有する介在層３１を含む。第１面３１１は、パターン化金属導体およびボンド・パッド３５１を含み、第２面はアレイ状のはんだボール３３を含む。素子３９は、上面および背面を有する半導体チップ３０を含む。チップの背面は介在層３１に隣接し、上面は複数の端子を含む。また、介在層の第１面３１１に配されたポリマ材料３４の層も含み、はんだボール・アレイ全域にわたる介在層の区域を覆う。ポリマ材料層の少なくとも一部がチップ３０と介在層３１との間にある。素子３９は、更に、チップの端子と介在層上のボンド・パッド３５１との間に複数の電気接続部３５を含む。
【選択図】図３

Description

本発明は、半導体のパッケージングに関し、更に特定すれば、アレイ状のはんだボール・コンタクトを有する半導体素子およびその製造方法に関する。
電子部品の小型化および高密度化に対する要求に促されて、当業界は一層小型化および複雑化した集積回路（ＩＣ）を生産するようになった。これらの傾向によって、更に、フットプリントを小型化し、リード本数を増加し、電気的および熱的特性を向上させたＩＣパッケージの開発も進展した。同時に、これらのＩＣパッケージは、エンド・ユーザに受け入れられる信頼性および形状係数双方について容認されている業界標準を満たすことを要求される。エンド・ユーザの自動化した捕獲配置機器(pick and place equipment)は、業界には周知となっている成形プラスチック・パッケージのような、堅牢な標準化されたパッケージ形状係数を必要とする。
これらの問題に応答して、半導体業界は、多数の異なるパッケージを開発した。これらのパッケージは、基板の一方の面に電気的に接続された集積回路と、基板の反対側の主面から突出するアレイ状のはんだボールとを有する。最も広義な意味では、パッケージをボール・グリッド・アレイ（ＢＧＡ）パッケージと呼ぶ。はんだボールは、プリント回路ボード（ＰＣＢ）またはその他の形態の外部回路に機械的および電気的相互接続を設ける。一般に、パッケージは、当該パッケージの辺から延出するリードを有する代わりに、パッケージの下にコンタクトがあるために、比較的小さいフットプリントを有し、広く短いボール・コンタクトの結果、インダクタンスが低くなっている。
ＢＧＡパッケージの一種では、ＰＣＢ技術において用いられる材料や導体と同様のいくらか硬質の層状基板を利用している。多くの場合、これらのパッケージ基板は多数の誘電体および導体の層を有し、チップ・サイズが大きくピン数が多い素子と共に用いられているが、基板上の相互接続密度が低いために、所望のパッケージ・サイズよりも大きくなってしまうので、広範囲の普及が阻害されていた。
別のはんだボール接続パッケージにチップ・スケール・パッケージ（ＣＳＰ：chip scale package）があり、パッケージのフットプリントはチップ・サイズよりも２０パーセント以下だけ大きいに過ぎない。この種の素子は、可撓性誘電体膜介在層上にフォトパターン相互接続(photopatterned interconnection)を含むことが多く、パッケージのフットプリントの小型化を可能にしている。しかしながら、チップ・サイズが縮小し、入出力接続本数が増加しているため、これらのパッケージは、ピン数が少ない回路への応用に限定されている。更に、はんだボール・コンタクトのフットプリントおよびパッケージ・サイズは直接チップと関連があるので、業界には非常に重要な標準化が不可能である。
ＣＳＰに類似する素子(near CSP device)を図１に示す。この素子は、可撓性テープ介在層１１を含み、ボンド・ワイヤ１５を有する半導体チップ１０が介在層１１の第１面１１１に接続され、はんだボール１３が介在層１１の第２面１１２に取り付けられている。チップの背面は、当該チップよりも面積が等しいか多少大きいチップ取付用接着層１４によって介在層１１に接続されている。成形熱硬化性ポリマ１２が、チップ１０、ワイヤ・ボンド１５、および介在層の上面１１１を封入する。
このオーバ・モールド・テープ・キャリア・パッケージ（ＴＣＰ）は、低コストの組立、介在層上で高密度にパターン化された相互接続、および業界標準に適合することができる成形本体といった必要性を満たす。更に、このパッケージは、同一のパッケージ形状係数の範囲内で種々の異なるパッケージ・サイズに対応することができる。しかしながら、素子のはんだ接合信頼性は最適ではないため、その温度サイクル適応能力が制限されてしまっている。硬質で熱膨張率が小さいシリコン・チップ１０と熱膨張率が高いプラスチック成形本体１２双方にはんだ接続部が密接しているため、図２に示すように、パッケージを比較的膨張率が高いプリント回路ボード２６にはんだ付けした後、クラック２１３や間欠的破損が生じる。ＰＣＢ２６が熱変移を受けると、高レベルの応力が、チップ縁端２１０に近接するはんだ接合部に起こり、次いでこの応力によって、ＰＣＢまたは介在層とはんだボールとの界面においてクラック２１３が生ずる。通例厚さが２５から１５０ミクロンである比較的薄い介在層２１１は、熱誘発応力や衝撃によって生起する機械的応力に対しては、殆ど緩衝作用が働かない。完全にチップの下にあるはんだ接合部や、完全に成形プラスチック本体の下にあるはんだ接合部は、ＰＣＢの熱膨張の結果、多数の応力が集中するチップ縁端付近よりも、受ける応力は少なくて済む。
半導体パッケージにおける熱応力および機械的応力は、長年にわたって研究の主題であり、製造業者は、構成要素、特に、脆弱で強度が低い界面に対する損傷を回避する試みにおいて、種々の材料の厚さ、弾性係数、および熱膨張率の製造ならびにその他のトレードオフに対する相互作用を考慮している。
したがって、当業界では、はんだボール・コンタクトによって得られるような低いインダクタンスを有し、堅牢で、信頼性が高く、輪郭が小さいパッケージ、大量低コスト処理に適応する製造技術、およびユーザに使い易いパッケージが求められている。しかしながら、業界によって確立された全範囲の環境条件にわたって、パッケージが信頼性および検査の必要性を満たすことができれば、これも望ましい。
本発明の第１実施形態は、半導体素子である。この素子は、２つの主面を有する介在層を含む。第１面は、パターン化金属導体およびボンド・パッドを含み、第２面は、アレイ状のはんだボールを含む。この素子は、上面および背面を有する半導体チップを含み、チップの背面は介在層に隣接し、上面は複数の端子を含む。また、介在層の第１面上に配されたポリマ材料の層も含み、はんだボール・アレイ全域にわたる介在層の区域を覆う。ポリマ材料層の少なくとも一部がチップと介在層との間にある。この素子は、更に、チップの端子と介在層上のボンド・パッドとの間に複数の電気接続部を含む。
本発明の別の実施形態も半導体素子である。この素子は、第１および第２の主面を有する介在層を含み、第１主面はパターン化金属導体およびボンド・パッドを含み、第２主面は、第１面上の選択されたパッドに接続された、アレイ状のはんだボールを含む。また、この素子は、上面および下面を有する半導体チップも含み、はんだボール・アレイの面積よりも、チップの面積の方が小さい。チップの背面は、介在層の第１主面に接着され、チップの上面は、上面上に位置する複数の端子を含む。更に、この素子は、介在層の第１主面上に配された複数のポリマ構造を含み、これらポリマ構造の各々は、アレイ状はんだボール内のはんだボール位置の上部にある。更に、この素子は、チップ端子と介在層上のボンド・パッドとの間に複数の電気接続部を含む。
本発明の更に別の実施形態は、半導体素子の製造方法である。この方法は、第１および第２面を有する介在層を設けるステップであって、第１面がパターン化金属導体とボンド・パッドとを含み、第２面が複数のはんだボールを含む、ステップと、介在層の第１面上に、複数のはんだボールを覆うのに十分な面積を有するポリマ材料の層を配するステップと、上面および背面を有する半導体チップを設けるステップであって、上面が複数の端子を含む、ステップと、チップをポリマ材料上に実装するステップと、介在層上のボンド・パッドをチップ上の端子に接続するステップとを含む。
本発明の利点は、特にチップの縁端が１つ以上のはんだボールの上部にある半導体チップ・パッケージの位置において、熱膨張係数の差によって誘発される応力の緩和に寄与することにある。
図３ａは、封入された半導体素子３９のはんだ接合部の信頼性を高めた、本発明の一実施形態の断面図である。素子３９は、介在層３１、介在層３１の第２面３１２上にあるアレイ状のはんだボール３３、比較的厚いポリマ材料３４の層によって第１面３１１に接着され、ボンド・ワイヤ３５によって介在層の第１面３１１上のボンド・パッド３５１に相互接続されている半導体チップ３０を含む。チップ３０、相互接続部３５、および介在層３１の第１面３１１は、成形プラスチック３２内に封入され、パッケージ本体を形成する。
本体サイズおよびはんだボールの配列を含む具体的なパッケージ外形では、素子３９は異なるサイズのチップを収容することができるが、各素子において、チップ３０の面積は、はんだボール３３および介在層３１の面積よりも小さい。はんだボール３３は、チップ３０直下の区域およびチップの縁端を含む介在層全域にわたって最大限密集したアレイ状となっていてもよい。これまでは、熱誘発応力集中が最大となるチップの縁端の下には、はんだボールを配置するのを避けるように注力してきた。
一実施形態では、介在層３１は、可撓性の膜であり、その第１面３１１上にはパターン化した金属導体およびボンド・パッド３５１があり、第２面３１２上には（例えば、ビアを通じて）選択したはんだボール３３への接続部がある。代替実施形態では、介在層３１は、積層体または複合材料から成り、チップ３０およびパッケージ本体３２の厚さに対して比較的薄く、これらよりも厚い構成要素の熱変移によって歪むようにすればよい。
厚いポリマ材料３４の層（例えば、チップ取付用接着剤）は、厚さが約７５から約２００ミクロンの範囲であり、チップ３０の下になる区域を覆うだけでなく、好適な実施形態では、連続層としてはんだボール・アレイの全域に広がっている。上から見た図である図３ｂでは、ポリマ材３４によって覆われる区域が陰影線で示されており、下にあるはんだボール３３のアレイによって規定される区域、介在層３１、およびチップ３０と比較することができる。チップ３０の面積は、はんだボール・アレイおよび介在層の面積よりも小さい。
はんだボール３３の介在層３１への接合部、およびＰＣＢ（図示せず）に取り付けられる接合部は、介在層３１の第１面３１１に接着した厚いポリマ材料３４の層によって、熱的および機械的に誘発される応力の高い集中から保護されている。チップ３０の下にあるはんだボール３３、またはチップ３０の縁端付近にあるはんだボール３３における応力が特に緩和される。
ポリマ材料３４は、約１から約１５ＧＰａの範囲の弾性係数を有し、無機粒子材料を充填したエポキシ樹脂の化合物のような、熱伝導性熱硬化性接着剤であることが好ましい。ポリマ材料の熱伝導性は、アルミナのような粒子充填物の添加によって増強される。ポリマ化合物は、ペースト状とするとよく、あるいは「Ｂ」段階のエポキシ樹脂("B"staged epoxy resin)の膜としてもよい。
ポリマ材料３４を介在層３１に塗布し、介在層３１の反対側の面にあるはんだボール３３の区域を完全に覆う。チップ３０を位置合わせして介在層３１上に配置し、全体を熱プロセスまたはその他のプロセスにかけて、ポリマを固化させ、チップを接着する。
好ましくは、チップ３０とボンド・パッド３５１との間の電気接続部は金のボンド・ワイヤ３５で製作する。しかしながら、本素子は、ワイヤ・ボンディングに限定されるのではなく、ＴＡＢまたはその他の導電性テープ相互接続も適用可能である。チップ３０、ボンド・ワイヤ３５、および介在層３１の第１面３１１は、熱硬化性ポリマ化合物３２内に成形することによって封入し、パッケージ本体を形成する。はんだボール３３は介在層３１の第２面３１２に位置合わせされ、はんだリフロー・プロセスによって、電気的および機械的に接続される。
別の実施形態では、図４に示すように、素子４９は、ポリマ材料の層４４１、４４２を２層以上含み、これらがはんだボール４３のアレイ上の介在層４１の区域を覆う。好ましくは、介在層４１の第１面４１１と直接接触するように、熱伝導性のある電気的絶縁層４４１を設け、パターン化された相互接続部を覆い、短絡を防止する。第１層４４１上に、金属を充填した、導電性および熱伝導性のポリマ接着剤４４２を重ねる。第１電気的絶縁層４４１は、介在層４１の反対側の面にあるはんだボール４３のアレイよりも面積が多少広い、ポリマ材料の予備形成膜とするとよい。上位層４４２は、好ましくは、金属充填層であり、殆どの絶縁性ポリマ化合物と比較して、パッケージ全体にわたる熱伝導性および熱拡散性を改善する。
図５ａに示す別の実施形態では、素子５９は信頼性の高いはんだ接合部を有し、第２面５１２上にはんだボール５３のアレイを有する介在層５１と、第１面４１１に接着されている半導体チップ５０とを含む。複数の個々のポリマ構造５４３、例えば、チップ取付用接着剤が、介在層５１の反対側の面にある各はんだボール５３の区域の上部に位置し、各区域を取り囲んでいる。この構造は、厚さが約７５から約２００ミクロンであり、弾性係数が約１から約１５ＧＰａの範囲の弾性係数を有するポリマ化合物から成る。
図５ｂの上面図に示すように、複数のポリマ構造５４３は、はんだボール５３のアレイと一致しており、介在層５１の第１面５１１上に直接配置することができ、あるいは図５ａに示すように、絶縁性接着膜５６の上に予備形成してもよい。厚いポリマ構造５４３は、硬質の半導体チップ５０および成形パッケージ本体５２、ならびに後にパッケージを取り付けるプリント回路ボードからはんだボール５３を分離することによって、はんだ接合部上の熱誘発応力を軽減する。任意の薄い絶縁膜５６の層は、はんだボール５３の区域を覆う大きさであり、予備形成したポリマ構造のアレイを支持するように作用するだけでなく、構造を介在層の面５１１上の導体から隔離することによって、電気的に絶縁性のポリマ化合物または導電性ポリマ化合物のいずれでも、接着構造５４３を構成することが可能となっている。
ここに記載したパッケージの各実施形態において、チップ３０の区域は、所与のパッケージ・サイズの範囲内で異なってもよいが、はんだボール・アレイおよび介在層の区域よりは常に小さい。はんだボールは、チップの縁端直下の区域を含む、介在層の底面全域にわたって配列することができる。
はんだ接合部の信頼性を高めた半導体パッケージの設計およびその製造方法における変更や変形は、当業者には明白であることは認められよう。したがって、特許請求の範囲はできる限り広く解釈することとする。
以上の説明に関して更に以下の項を開示する。
（１）半導体素子であって、
第１および第２の主面を有する介在層であって、前記第１面がパターン化金属導体とボンド・パッドとを含み、前記第２面が前記第１面上の選択されたパッドと接続するはんだボールのアレイを含む、介在層と、
上面および背面を有する半導体チップであって、前記背面が前記介在層の前記第１面に隣接し、前記上面が複数の端子を有する、半導体チップと、
前記介在層の前記第１面上に配されたポリマ材の層であって、その少なくとも一部が前記チップと前記介在層との間にある、ポリマ材料の層と、
前記チップ端子と前記介在層上の前記ボンド・パッドとの間の複数の電気接続部と、
を備えている半導体素子。
（２）第１項記載の素子において、前記ポリマ材料の層は、前記はんだボール・アレイ全域におよぶ前記介在層の区域を覆う、素子。
（３）第１項記載の素子において、前記介在層は、可撓性膜、薄い積層体、または薄い複合材料から成る、素子。
（４）第１項記載の素子において、前記ポリマ材料の層の弾性係数は約１から約１５ＧＰａの範囲である、素子。
（５）第１項記載の素子において、前記ポリマ材料の層の厚さは、約７５から約２００ミクロンの範囲である、素子。
（６）第１項記載の素子において、前記ポリマ材料は熱伝導性である、素子。
（７）第１記載の素子において、前記ポリマ材料層は熱硬化性ペーストから成る、素子。
（８）第１項記載の素子において、前記ポリマ材料は予備形成された膜である、素子。
（９）第１項記載の素子において、前記ポリマ材料の層は、前記介在層に隣接した絶縁層と、当該絶縁層上にある金属充填ポリマ層とから成る、素子。
（１０）第１項記載の素子において、前記チップの縁端は、１つ以上の前記はんだボールの上に位置する、素子。
（１１）第１項記載の素子において、前記チップの面積は、前記はんだボール・アレイの面積よりも小さく、前記チップの前記背面は前記介在層の前記第１面に接着され、前記ポリマ材料の層は、前記介在層の前記第１面上に配された複数のポリマ構造から成り、前記ポリマ構造の各々は、前記はんだボールのアレイにおけるはんだボールの位置の上にある、素子。
（１２）第１１項記載の半導体素子において、前記ポリマ構造は、前記はんだボール・アレイを覆うサイズに作られた誘電体膜上に予備形成されている、半導体素子。
（１３）半導体素子の製造方法であって、
第１および第２面を有する介在層を設けるステップであって、前記第１面がパターン化金属導体とボンド・パッドとを含み、前記第２面が複数のはんだボールを含む、ステップと、
前記介在層の前記第１面上に、前記複数のはんだボールを覆うのに十分な面積を有するポリマ材料の層を配するステップと、
上面および背面を有する半導体チップを設けるステップであって、前記上面が複数の端子を含む、ステップと、
前記チップを前記ポリマ材料上に実装するステップと、
前記介在層上の前記ボンド・パッドを前記チップ上の前記端子に接続するステップと、
から成る方法。
（１４）第１３項記載の方法において、ポリマ材料の層を配する前記ステップは、約７５から約２００ミクロンの厚さを有するポリマ材料の層を配することから成る、方法。
（１５）半導体素子３９。この素子は、２つの主面を有する介在層３１を含む。第１面３１１は、パターン化金属導体およびボンド・パッド３５１を含み、第２面はアレイ状のはんだボール３３を含む。この素子は、上面および背面を有する半導体チップ３０を含む。チップの背面は介在層３１に隣接し、上面は複数の端子を含む。また、介在層の第１面３１１に配されたポリマ材料３４の層も含み、はんだボール・アレイ全域にわたる介在層の区域を覆う。ポリマ材料層の少なくとも一部がチップ３０と介在層３１との間にある。この素子は、更に、チップの端子と介在層上のボンド・パッド３５１との間に複数の電気接続部３５を含む。
はんだボール外部コンタクトを有する従来技術のプラスチック封入パッケージの断面図。 プリント回路ボートに取り付けられ、高応力集中点がはんだ接合部にある従来技術の半導体パッケージを示す図。 ａは、はんだボールの区域を覆うポリマ材料の比較的厚い層を有する素子の断面図。ｂは、介在層上の厚いポリマ材料の区域を上から見た図。 はんだボール・アレイによって規定される周囲を覆う２層のポリマ材料を有する素子の断面図。 ａは、各はんだボール・パッド上において介在層の上面上に、予備形成されたポリマ材料を有する素子の断面図。ｂは、はんだボールの区域を取り囲むポリマ構造を有するパッケージの上面図。
符号の説明
１０ 半導体チップ
１１ 可撓性テープ介在層
１２ 成形熱硬化性ポリマ
１３ はんだボール
１４ チップ取付用接着層
１５ ボンド・ワイヤ
２６ プリント回路ボード
２１０ チップ縁端
２１１ 介在層
３０ 半導体チップ
３１ 介在層
３２ 成形プラスチック
３３ はんだボール
３４ ポリマ材料層
３５ ボンド・ワイヤ
３９ 半導体素子
３５１ ボンド・パッド
４１ 介在層
４３ はんだボール
４９ 素子
４４１ 電気的絶縁層
４４２ ポリマ接着剤
５０ 半導体チップ
５１ 介在層
５２ 成形パッケージ本体
５３ はんだボール
５６ 絶縁膜
５９ 素子
５４３ ポリマ構造

Claims (2)

  1. 半導体素子であって、
    第１および第２の主面を有する介在層であって、前記第１面がパターン化金属導体とボンド・パッドとを含み、前記第２面が前記第１面上の選択されたパッドと接続されたはんだボールのアレイを含む、介在層と、
    上面および背面を有する半導体チップであって、前記背面が前記介在層の前記第１面に隣接し、前記上面が複数の端子を有する、半導体チップと、
    前記介在層の前記第１面上に配されたポリマ材の層であって、前記ポリマ材料層の少なくとも一部が前記チップと前記介在層との間にある、ポリマ材料の層と、
    前記チップ端子と前記介在層上の前記ボンド・パッドとの間の複数の電気接続部と、
    を備えていることを特徴とする半導体素子。
  2. 半導体素子の製造方法であって、
    第１および第２面を有する介在層を設けるステップであって、前記第１面がパターン化金属導体とボンド・パッドとを含み、前記第２面が複数のはんだボールを含む、ステップと、
    前記介在層の前記第１面上に、前記複数のはんだボールを覆うのに十分な面積を有するポリマ材料の層を配するステップと、
    上面および背面を有する半導体チップを設けるステップであって、前記上面が複数の端子を含む、ステップと、
    前記チップを前記ポリマ材料上に実装するステップと、
    前記介在層上の前記ボンド・パッドを前記チップ上の前記端子に接続するステップと、
    を含むことを特徴とする方法。
JP2004248448A 2003-08-29 2004-08-27 半導体素子用パッケージおよびその製造方法 Pending JP2005079590A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/651,522 US6992380B2 (en) 2003-08-29 2003-08-29 Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area

Publications (1)

Publication Number Publication Date
JP2005079590A true JP2005079590A (ja) 2005-03-24

Family

ID=34421941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004248448A Pending JP2005079590A (ja) 2003-08-29 2004-08-27 半導体素子用パッケージおよびその製造方法

Country Status (3)

Country Link
US (2) US6992380B2 (ja)
JP (1) JP2005079590A (ja)
KR (1) KR101096330B1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
DE10350239A1 (de) * 2003-10-27 2005-06-16 Infineon Technologies Ag Halbleiterbauteil mit Gehäusekunststoffmasse, Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung desselben
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
DE102005015036B4 (de) * 2004-07-19 2008-08-28 Qimonda Ag Verfahren zur Montage eines Chips auf einer Unterlage
DE102004037610B3 (de) * 2004-08-03 2006-03-16 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
WO2006047028A2 (en) * 2004-10-23 2006-05-04 Freescale Semiconductor, Inc. Packaged device and method of forming same
MY136179A (en) * 2004-10-23 2008-08-29 Freescale Semiconductor Inc Packaged device and method of forming same
US7355283B2 (en) 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
JP4744269B2 (ja) * 2005-11-02 2011-08-10 パナソニック株式会社 半導体装置とその製造方法
US7504283B2 (en) * 2006-12-18 2009-03-17 Texas Instruments Incorporated Stacked-flip-assembled semiconductor chips embedded in thin hybrid substrate
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
KR101677322B1 (ko) * 2014-04-16 2016-11-17 주식회사 동부하이텍 반도체 패키지 및 이를 제조하는 방법
US9343385B2 (en) * 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214413A (ja) * 1998-01-22 1999-08-06 Rohm Co Ltd 半導体チップが実装されるキャリアテープ、これを用いた半導体装置の製造方法、およびこの製造方法によって製造された半導体装置
JPH11340249A (ja) * 1998-05-29 1999-12-10 Sharp Corp 樹脂封止型半導体装置及びその製造方法
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000077433A (ja) * 1998-09-02 2000-03-14 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020219A (en) * 1994-06-16 2000-02-01 Lucent Technologies Inc. Method of packaging fragile devices with a gel medium confined by a rim member
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
KR100507584B1 (ko) * 1996-10-08 2005-08-10 히다치 가세고교 가부시끼가이샤 반도체 장치, 반도체칩 탑재용 기판, 이들의 제조법,접착제, 및 양면 접착 필름
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
JP2003007916A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214413A (ja) * 1998-01-22 1999-08-06 Rohm Co Ltd 半導体チップが実装されるキャリアテープ、これを用いた半導体装置の製造方法、およびこの製造方法によって製造された半導体装置
JPH11340249A (ja) * 1998-05-29 1999-12-10 Sharp Corp 樹脂封止型半導体装置及びその製造方法
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000077433A (ja) * 1998-09-02 2000-03-14 Rohm Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20050021905A (ko) 2005-03-07
US7344916B2 (en) 2008-03-18
US20050082649A1 (en) 2005-04-21
KR101096330B1 (ko) 2011-12-20
US20060110927A1 (en) 2006-05-25
US6992380B2 (en) 2006-01-31

Similar Documents

Publication Publication Date Title
US7344916B2 (en) Package for a semiconductor device
KR100694739B1 (ko) 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지
US6833628B2 (en) Mutli-chip module
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US6323066B2 (en) Heat-dissipating structure for integrated circuit package
US6014318A (en) Resin-sealed type ball grid array IC package and manufacturing method thereof
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
JP4805901B2 (ja) 半導体パッケージ
US20080111224A1 (en) Multi stack package and method of fabricating the same
US6894229B1 (en) Mechanically enhanced package and method of making same
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
US20240145346A1 (en) Semiconductor device with through-mold via
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
US7154171B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US20080048303A1 (en) Semiconductive Device Having Improved Copper Density for Package-on-Package Applications
KR100617071B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US20080283982A1 (en) Multi-chip semiconductor device having leads and method for fabricating the same
US6963129B1 (en) Multi-chip package having a contiguous heat spreader assembly
US20080032454A1 (en) Thermally Enhanced BGA Package Substrate Structure and Methods
KR20030012994A (ko) 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지
KR100762871B1 (ko) 칩크기 패키지 제조방법
US20060108681A1 (en) Semiconductor component package
KR20070079654A (ko) 플립 칩 본딩용 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지 제조 방법
KR100542672B1 (ko) 반도체패키지
KR20010073452A (ko) 볼 그리드 어레이 패키지와 그에 이용되는 인쇄 회로 기판

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100709

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110107