KR102002786B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 반도체 패키지 제조방법은, 반도체 칩이 탑재되는 베이스의 미리 결정된 선택 영역을 관통하는 윈도우부를 형성하는 윈도우부 형성단계; 윈도우부의 적어도 일부 영역에 배치되되 몰딩 시 반도체 칩을 지지하는 몰드 지지층을 형성하는 몰드 지지층 형성단계; 및 반도체 칩 및 몰드 지지층을 감싸는 몰딩부를 형성하는 몰딩부 형성단계를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은, 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 간단하면서도 콤팩트한 구조를 통해 반도체 패키지의 크기를 줄이면서도 반도체 칩의 크랙(crack) 발생을 방지할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따른 반도체 제조 공정 및 그에 사용되는 재료에 대한 연구 개발이 이루어지고 있다.
반도체 제조 공정은 전 공정(Front-End of Line) 과 후 공정(Back-end of Line)으로 구분될 수 있다. 전 공정은 다시 웨이퍼 위에 회로를 형성시키는 패브리케이션(FAB) 공정과, 웨이퍼 테스트(Wafer Test) 공정으로 나뉘고, 후 공정은 다시 패키징(Pakaging) 공정과 패키징 테스트 공정으로 나뉘게 된다.
즉, 반도체 제조 공정을 크게 두 부문으로 나누어 보면, 웨이퍼 표면에 소자를 만드는 패브리케이션(FAB) 공정과 이를 실장하기 용이하게 만드는 공정 또는 과정인 반도체 패키징(Pakaging) 공정으로 나눌 수 있다.
패키지(Pakge)란 능동소자(반도체 칩)와 수동소자(저항, 콘덴서 등)로 이루어진 전자 하드웨어 시스템을 통칭하는 광범위한 의미를 갖는다. 이는 여러 개의 회로 장치, 소자 부품 등을 조합하여 필요한 기능을 실현한 집합체를 통틀어 말하는 것이다. 그 중에서 특별히 반도체 칩을 모듈기판이나 PCB기판, 카드(Card) 등에 실장할 수 있도록 만드는 것 또는 만드는 일련의 공정을 반도체 패키징 또는 반도체 패키지 제조방법이라 칭할 수 있다.
즉, 반도체 패키징은, 전통적으로, 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 반도체 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 솔더볼(Solder ball), 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
반도체 패키지의 종류는 핀(pin) 삽입 형태인 딥(Dual In-line Package, DIP)에서부터, TSOP(Thin Small Out-Line Package), QFP(Quad Flat Package) 형태와 핀 형태가 아닌 볼이 패키지 하부에 놓인 FBGA(Fine Ball Grid Array), CSP(Chip Scale Package), 스택 패키지(Stack Package), 플립 핍 패키지(Flip chip Package), WLP(Wafer Level Package) 까지 다양한 형태의 패키지가 현재 사용되고 있다.
한편, 반도체 패키징 기술은 리드프레임(Lead Frame) 계열의 패키지인 DIP(Dual Inline Package)를 시작으로 SOJ(Small Outline J-Lead), QFP(Quad Fladt Package) 형태로 발전하면서, 삽입실장형에서 표면실장형으로 실장기술이 전환되었다.
이후 BGA(Ball Grid Array) 계열의 패키지로 발전하였는데, 이는 반도체 패키지와 메인 PCB와의 연결 방식이 리드프레임(Lead Frame)에서 솔더볼(Solder Ball)로 전환된 것이며, BGA(Ball Grid Array) 형태 중에서 솔더 볼 간격(Solder Ball Pitch)을 보다 짧게하여 반도체 패키지의 크기를 소형화한 것을 FBGA(Fine pitch Ball Grid Array)이라 한다.
FBGA(Fine pitch Ball Grid Array)는 반도체 칩 상면 방향에 따라 페이스 업(Face-up) FBGA(Fine pitch Ball Grid Array), 페이스 다운(Face-down) FBGA(Fine pitch Ball Grid Array)으로 분류할 수 있다.
페이스 다운(Face-down) FBGA(Fine pitch Ball Grid Array)는 BOC(Board on Chip) 패키지라고 부를 수 있다.
BOC(Board on Chip) 패키지는 PC 와 노트북에서 리드프레임(Lead Frame)이 아닌 PCB 형태의 메모리 패키지로 사용된다. 즉, BOC(Board on Chip) 패키지는 기판에 메모리 칩의 본딩 면이 부착된 형태로, 반도체 칩의 본딩 패드와 기판의 본딩 패드를 기판의 중앙에 형성된 윈도우부를 통하여 와이어 본딩하여, 반도체 칩과 기판의 본딩패드가 접속하는 구조로 이루어져 있다.
기판의 본딩면과 솔더볼 면이 한 평면상에 있는 것이 특징이며, 기존의 리드프레임을 라미네이트 기판으로 대체하여 입출력 핀 수의 다양화 및 칩의 수직 적층도 가능하여 고속화 및 대용량화가 용이하여 메모리칩 분야에서 광범위하게 사용된다.
전술한 바와 같이, BOC(Board on Chip) 패키지는 와이어 본딩이 윈도우부를 통해 이루어지므로 반도체 패키지의 전체 크기를 소형화 할 수 있다.
다만 윈도우부를 통해 와이어 본딩이 이루어지므로 반도체 패키지의 몰딩(molding) 시 윈도우부와 대응되는 반도체 칩 부분에 크랙(Crack)이 발생하는 문제가 있을 수 있다.
따라서, 반도체 패키지의 크기를 줄이면서도 반도체 칩의 크랙(crack)을 방지하여 안정적으로 반도체를 패키징하는 반도체 패키징기술의 개발이 필요한 실정이다.
대한민국공개특허 제10-2013-0103045호 (하나 마이크론(주)), 2013.09.23
따라서 본 발명이 이루고자 하는 기술적 과제는, 간단하면서도 콤팩트한 구조를 통해 반도체 패키지의 크기를 줄이면서도 효율적이고 안정적으로 반도체 칩의 크랙(crack) 발생을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 칩이 탑재되는 베이스의 미리 결정된 선택 영역을 관통하는 윈도우부를 형성하는 윈도우부 형성단계; 상기 윈도우부의 적어도 일부 영역에 배치되되 몰딩(molding) 시 상기 반도체 칩을 지지하는 몰드(mold) 지지층을 형성하는 몰드 지지층 형성단계; 및 상기 반도체 칩 및 상기 몰드 지지층을 감싸는 몰딩부를 형성하는 몰딩부 형성단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 몰드 지지층 형성단계 전에 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 제1 플라즈마 클리닝 단계를 더 포함할 수 있다.
상기 몰드 지지층 형성단계는, 상기 윈도우부의 적어도 일부 영역에 배치되되 상기 베이스에 결합되도록 상기 몰드 지지층을 마련하는 단계; 및 상기 몰드 지지층을 경화시키는 몰드 지지층 경화단계를 포함할 수 있다.
상기 몰드 지지층 형성단계 후에 플라즈마로 클리닝을 수행하는 제2 플라즈마 클리닝 단계를 더 포함할 수 있다.
상기 몰딩부 형성단계는, 상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 몰딩 보이드(molding void) 형성부재를 배치한 후 상기 반도체 칩 및 상기 몰드 지지층을 감싸는 몰딩부를 형성할 수 있다.
상기 몰딩 보이드 형성부재에 의해 마련된 몰딩 보이드 영역을 필링(filling)재로 채우는 필링 단계를 더 포함할 수 있다.
상기 필링재는 인캡슐런트(encapsulant)인 것을 특징으로 하는 반도체 패키지 제조방법.
상기 몰드 지지층은 인캡슐런트(encapsulant)에 의하여 마련되는 인캡술런트층일 수 있다.
상기 베이스의 미리 결정된 선택 영역은 상기 베이스의 중앙 영역이며, 상기 반도체 칩에는 관통 실리콘 비아(Through Silicon Via, TSV)가 마련될 수 있다.
본 발명의 다른 측면에 따르면, 반도체 칩이 탑재되는 베이스의 미리 결정된 선택 영역을 관통하는 윈도우부를 형성하는 윈도우부 형성단계; 및 상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 몰딩 보이드(molding void) 형성부재를 배치한 후 상기 반도체 칩을 감싸는 몰딩부를 형성하는 몰딩부 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 몰딩 보이드 형성부재에 의해 마련된 몰딩 보이드 영역을 필링(filling)재로 채우는 필링 단계를 더 포함할 수 있다.
상기 필링재는 인캡슐런트(encapsulant)일 수 있다.
상기 몰딩부 형성 단계 전에 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 제1 플라즈마 클리닝 단계를 더 포함할 수 있다.
상기 몰딩부 형성 단계 후와 상기 필링 단계 전에 플라즈마로 클리닝을 수행하는 제2 플라즈마 클리닝 단계를 더 포함할 수 있다.
상기 필링재를 경화시키는 필링재 경화단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 칩이 탑재되며, 미리 결정된 선택 영역을 관통하는 윈도우부가 형성되는 베이스; 몰딩(molding) 시 상기 반도체 칩을 지지하도록 상기 윈도우부의 적어도 일부 영역에 배치되는 몰드(mold) 지지층; 및 상기 반도체 칩 및 상기 몰드 지지층의 적어도 일부를 감싸는 몰딩부를 포함하는 것을 특징으로 하는 반도체 패키지가 제공될 수 있다.
상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 마련되되 상기 몰딩 시의 재료와 다르며 상기 몰딩 후에 마련되는 몰딩 후 필링(filling)부를 더 포함할 수 있다.
상기 필링부는 인캡슐런트(encapsulant)에 의하여 마련될 수 있다.
상기 몰드 지지층은 인캡슐런트(encapsulant)에 의하여 마련되는 인캡술런트층일 수 있다.
상기 베이스의 미리 결정된 선택 영역은 상기 베이스의 중앙 영역이며, 상기 반도체 칩에는 관통 실리콘 비아(Through Silicon Via, TSV)가 마련될 수 있다.
본 발명의 다른 측면에 따르면, 반도체 칩이 탑재되며 미리 결정된 선택 영역을 관통하는 윈도우부 형성되는 베이스; 상기 반도체 칩의 적어도 일부를 감싸는 몰딩(molding)부; 및 상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 마련되되 상기 몰딩 시의 재료와 다르며 상기 몰딩 후에 마련되는 몰딩 후 필링(filling)부를 포함하는 반도체 패키지가 제공될 수 있다.
상기 필링부는 인캡슐런트(encapsulant)에 의하여 마련될 수 있다.
본 발명에 따르면, 간단하면서도 콤팩트한 구조를 통해 반도체 패키지의 크기를 줄이면서도 반도체 칩을 지지하여 효율적이고 안정적으로 반도체 칩의 크랙(crack) 발생을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 개략적인 구조도 이다.
도 2a 내지 도 2c는 도 1의 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 3은 도 1은 반도체 패키지 제조 방법의 공정 순서도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 개략적인 구조도 이다.
도 5a 내지 도 5d는 도 4의 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 6은 도 4의 반도체 패키지 제조 방법의 공정 순서도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 개략적인 구조도 이다.
도 8a 내지 도8e는 본 발명의 제3 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 7의 반도체 패키지 제조 방법의 공정 순서도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 개략적인 구조도 이다.
도 1에 자세히 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(100)는, 반도체 칩(1)이 탑재되는 베이스(110)와, 몰드 지지층(120)과, 몰딩부(130)를 포함한다.
베이스(110)에는 반도체 칩(1)이 탑재되고, 일면에 입출력(IO) 패턴(4)이 형성되며, 미리 결정된 선택 영역을 관통하는 윈도우부(5)가 형성된다.
본 실시예에서 베이스(110)는 인쇄회로기판(PCB)이 사용될 수 있다. 인쇄회로기판(PCB)을 사용하는 경우 인쇄회로기판(PCB)에 마련되는 전도성 패턴이 입출력(IO) 패턴(4)에 해당된다.
즉, 본 실시예에 따른 베이스(110)에는 미리 설계된 패턴에 따라 베이스(110)의 일면에 입출력(IO) 패턴(4)을 형성한다.
한편, 입출력(IO) 패턴(4)에는 솔더볼(solder ball, 7)이 적층될 수 있다. 본 실시예에서 외부 접속단자(7)는 솔더볼(solder ball, 7)이 사용되는데, 이에 본 발명의 권리범위가 한정되지 않으며 범프(bump), 본딩 와이어(bonding wire) 등이 사용될 수 있다. 또한 외부 접속단자(7)는 금, 은, 구리, 주석, 니켈 또는 이들의 합금재질로 마련될 수 있다.
본 실시예에 따른 반도체 패키지(100)의 베이스(110)에 탑재되는 반도체 칩(1)에는 관통 실리콘 비아(Through Silicon Via, TSV, 2)가 마련될 수 있다. 관통 실리콘 비아(TSV, 2)는 웨이퍼(wafer)에 관통홀을 형성하여 반도체 칩과 반도체 칩 또는 웨이퍼와 웨이퍼 간의 접합으로 3차원 적층(3D Stack)하는 기술로서 고저장 고용량 및 작은 크기의 패키기를 구현하고, 더불어 전기적 신호 전달 경로가 짧아짐으로써 고속 반도체에 활용될 수 있다.
즉, 본 실시예에 따른 반도체 패키지(100)는, 베이스(110) 상에 관통 실리콘 비아(2)가 형성된 반도체 칩(1)을 마련하며, 다수의 반도체 칩(1)을 수직 적층 하여 관통 실리콘 비아(2)를 통해 반도체 칩(1) 간의 접합이 가능하지만, 본 발명의 권리 범위가 이에 한정되지 않으며 필요에 따라 반도체 칩(1)은 다른 형태의 반도체 칩(1)으로 마련될 수 있으며, 단층의 반도체 칩(1)으로 마련할 수도 있을 것이다. 다만 설명의 편의를 위하여 이하에서는 별도의 구분없이 반도체 칩(1)으로 지칭하기로 한다.
윈도우부(5)는 베이스(110)의 미리 결정된 선택 영역을 관통하는데, 본 실시예에 따른 반도체 패키지(100)의 미리 결정된 선택 영역은 베이스(110)의 중앙 영역이지만, 본 발명의 권리범위가 이에 한정되지 않으며 필요에 따라 다른 영역에 마련될 수 있을 것이다.
본 실시예에 따른 베이스(110)와 반도체 칩(1)은, 베이스(110)와 반도체 칩(1) 사이에 마련되는 점착층(3)으로 결합된다.
점착층(3)은 반도체 칩(1)을 베이스(110)에 탑재 시 반도체 칩(1)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프 또는 에폭시(Epoxy)가 사용될 수 있다.
또한, 베이스(110)와 반도체 칩(1)은 윈도우부(5)를 통하여 본딩 와이어(bonding wire, 6)로 본딩하여, 반도체 칩(1)과 베이스(110)의 일면에 형성되는 입출력(IO) 패턴(4)이 접속하는 구조로 이루어져 있다.
즉, 전술한 바와 같이 입출력(IO) 패턴(4) 상에는 솔더볼(solder ball, 7)이 적층될 수 있는데, 솔더볼(7)이 마련되는 평면과 같은 평면 상에 본딩 와이어(6)의 본딩면이 마련되므로, 반도체 패키지(100) 크기의 최적화가 가능하며, 반도체 패키지(100)를 소형화할 수 있는 장점이 있다.
한편, 몰드 지지층(120)은, 몰딩(molding) 시 반도체 칩(1)을 지지하도록 윈도우부(5)의 적어도 일부 영역에 배치된다. 이와 같이 몰드 지지층(120)은 몰딩 시 반도체 칩을 지지하므로, 몰딩 시 발생하는 몰딩 압력에 의하여 반도체 칩(1)에 크랙(Crack)이 발생하는 것을 방지할 수 있다.
몰드 지지층(120)은 인캡슐런트(encapsulant)에 의하여 마련되는 인캡슐런트층으로 마련할 수 있다. 본 실시예에 따른 인캡슐런트는 액상봉지재를 의미하며, 액상 에폭시(epoxy)로 마련될 수 있으나, 본 발명의 권리 범위가 이에 한정되지 않으며 필요에 따라 다른 액상봉지재로 마련될 수 있을 것이다.
몰딩부(130)는 반도체 칩(1) 및 몰드 지지층(120)의 적어도 일부를 감싼다.
즉, 본 실시예에 따른 몰딩부(130)는, 반도체 칩(1) 및 몰드 지지층(120)의 적어도 일부를 감싸되 베이스(110)의 입출력(IO) 패턴(4)과 솔더볼(7)을 노출 시켜 외부회로(미도시)와 연결가능하게 마련할 수 있다.
이하에서는, 이러한 구성을 갖는 본 실시예에 따른 반도체 패키지의 제조방법에 대하여 도 2a 내지 도 2d를 참조하여 설명하도록 한다. 도 2a 내지 도 2d는 도 1의 반도체 패키지 제조 방법을 설명하기 위한 도면들이며, 도 3은 도 1은 반도체 패키지 제조 방법의 공정 순서도이다.
본 실시예에 따른 반도체 패키지의 제조방법은, 윈도우부(5) 형성단계(S110)와, 제1 플라즈마 클리닝 단계(S120)와, 몰드 지지층 형성단계(S130)와 제2 플라즈마 클리닝 단계(S140)와, 몰딩부 형성단계(S150)를 포함한다.
도 2a에 자세히 도시된 바와 같이 본 실시예에 따른 윈도우부(5) 형성단계는, 반도체 칩(1)이 탑재되는 베이스(110)의 중앙 영역에 미리 결정된 선택 영역을 관통하는 윈도우부(5)를 형성하는 단계이다.
전술한 바와 같이, 본 실시예에 따른 반도체 패키지(100)는 입출력(IO) 패턴이 형성된 베이스(110)와 관통 실리콘 비아(Through Silicon Via, TSV, 2)가 마련된 반도체 칩(1)을 윈도우부(5)를 통하여 본딩 와이어(bonding wire, 6)로 본딩시킬 수 있다.
이와 같이 윈도우부(5) 형성단계에서는, 베이스(110) 상에 반도체 칩(1)을 탑재하며, 베이스(110)와 반도체 칩(1)을 점착층(3)을 통하여 결합하되, 베이스(110)를 관통하는 윈도우부(5)를 형성하고, 베이스(110)와 반도체 칩(1)을 윈도우부(5)를 통하여 본딩 와이어(6)로 연결할 수 있다.
제1 플라즈마 클리닝 단계(S120)는, 몰드 지지층 형성단계(S130) 전에, 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 단계이다. 플라즈마 클리닝이란 진공 속에서 아르곤/질소(Ar/N2) 기체에 고전압을 가하여 발생되는 플라즈마(plasma)라는 활성화된 기체의 이온을 매질로 반도체 칩(1) 및 베이스(110)의 표면에 증착된 유기물을 물리적으로 분리 또는 제거하는 일종의 표면 에칭(etching) 공정이라고 할 수 있다.
이와 같이 제1 플라즈마 클리닝 단계(S112)를 수행함으로써 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다. 즉, 제1 플라즈마 클리닝 단계(S112)를 수행함으로써 반도체 칩(1)과 몰드 지지층(120)의 접착을 원할하게할 수 있다.
본 실시예에 따른 몰드 지지층 형성단계(S130)는, 도 2b에 자세히 도시된 바와 같이, 인캡슐런트(encapsulant) 주입기(8)를 통하여 윈도우부(5)의 적어도 일부 영역에 배치되되 몰딩(molding) 시 반도체 칩(1)을 지지하는 몰드(mold) 지지층(120)을 형성하는 단계이며, 윈도우부(5)의 적어도 일부 영역에 배치되되 베이스(110)에 결합 되도록 몰드 지지층(120)을 마련하는 단계(S131)와, 몰드 지지층(120)을 경화시키는 몰드 지지층 경화단계(S132)를 포함한다.
다만, 본 실시예에 따른 몰드 지지층 형성단계(S130)는, 몰드 지지층(120)을 인캡슐런트(encapsulant)에 의하여 마련할 수 있으며, 전술한 바와 같이, 인캡슐런트는 액상봉지재를 의미하며, 액상 에폭시(epoxy)로 마련될 수 있으나, 본 발명의 권리 범위가 이에 한정되지 않으며 필요에 따라 다른 액상봉지재로 마련될 수 있을 것이다.
한편, 본 실시예에 따른 몰드 지지층(120)은 몰딩 시 베이스(110)에 형성된 윈도우부(5)와 대응되는 반도체 칩(1)을 지지하여 반도체 칩(1)의 크랙(crack) 발생을 방지하므로, 반도체 패키지 제조공정의 신뢰도를 향상시킬 수 있다.
제2 플라즈마 클리닝 단계(S140)는 몰드 지지층 형성단계(S130) 수행 후에 진행된다. 전술한 제1 플라즈마 클리닝 단계(S120)와 같이, 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 단계이다.
제2 플라즈마 클리닝 단계(S140)를 수행함으로써 반도체 칩(1) 및 몰드 지지층(120)과 몰딩부(130)의 접착을 원할하게할 수 있다.
몰딩부 형성단계(S150)는, 도 2c에 자세히 도시된 바와 같이, 반도체 칩(1) 및 몰드 지지층(120)을 감싸는 몰딩부(130)를 형성하는 단계이다.
몰딩부 형성단계(S150)에서는 몰드 수지(epoxy mold compound, EMC, 미도시)를 녹여 반도체 칩(1)의 외각부분을 덮고, 몰딩부 형성용 금형(9)을 압축하여 몰딩부(130)를 형성시킬 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 개략적인 구조도 이다. 도 4를 참조하여 본 발명의 제1 실시예와 다른 부분만을 설명하고 동일한 부분은 그 설명을 생략하기로 한다.
도 4에 자세히 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(200)는, 반도체 칩(1)이 탑재되는 베이스(210)와, 몰딩부(230)를 포함하는 것은 전술한 제1 실시예에 따른 반도체 패키지(100)와 동일하나, 필링(filling)부(240)를 포함하는 것에 차이가 있다.
필링부(240)는 반도체 칩(1)을 기준으로 윈도우부(5)의 반대측 반도체 칩(1) 영역에 마련되며 몰딩 시의 재료와 다른 인캡슐런트(encapsulant)에 의하여 몰딩 후에 마련된다. 인캡슐런트는 액상봉지재를 의미하며, 액상 에폭시(epoxy)로 마련될 수 있으나, 본 발명의 권리 범위가 이에 한정되지 않으며 필요에 따라 다른 액상봉지재로 마련될 수 있을 것이다.
한편, 필링부(240)는 몰딩 시 반도체 칩(1)에 몰딩 보이드 형성부재(9a)가 배치되는 영역인 몰딩 보이드영역에 마련되며, 몰딩 시 몰딩 보이드 형성부재(9a)에 의하여 윈도우부(5)에 대응되는 반도체 칩(1) 영역에 몰딩이 수행되지 않으므로 반도체 칩(1)의 크랙(crack) 발생을 방지할 수 있는데, 이에 대하여 자세히 후술하기로 한다.
이하에서는, 이러한 구성을 갖는 본 실시예에 따른 반도체 패키지의 제조방법에 대하여 도 5a 내지 도 5e를 참조하여 설명하도록 한다. 도 5a 내지 도 5e는 도 4의 반도체 패키지 제조 방법을 설명하기 위한 도면들이며, 도 6은 도 4의 반도체 패키지 제조 방법의 공정 순서도이다. 이들 도면을 참조하여 본 발명의 제1 실시예와 다른 부분만을 설명하고 동일한 부분은 그 설명을 생략하기로 한다.
본 실시예에 따른 반도체 패키지의 제조방법은, 윈도우부(5) 형성단계(S210)와, 제1 플라즈마 클리닝 단계(S220)와, 몰딩부 형성단계(S230)와 제2 플라즈마 클리닝 단계(S240)와, 필링 단계(S250)와, 필링재 경화단계(S260)를 포함한다.
본 실시예에 따른 반도체 패키지의 제조방법은 제1 실시예에 따른 반도체 패키지의 제조방법에 있어서 몰딩부 형성단계(S230)와, 필링단계(S250)와, 필링재 경화단계(S260)에 차이가 있으므로 이에 대하여 자세히 설명한다.
본 실시예에 따른 반도체 패키지 제조방법은, 도 5a에 자세히 도시된 바와 같이, 윈도우부 형성단계(S210)를 수행하며, 이는 전술한 제1 실시예의 윈도우부 형성단계(S110)와 동일하므로 그 설명을 생략하기로 한다.
본 실시예에 따른 몰딩부 형성단계(S230)는, 도 5b 내지 도 5c에 자세히 도시된 바와 같이, 반도체 칩(1)을 기준으로 윈도우부(5)의 반대측 반도체 칩(1) 영역에 몰딩 보이드(molding void) 형성부재(9a)를 배치한 후 반도체 칩(1)을 감싸는 단계이다.
즉, 본 실시예에 따른 몰딩부 형성단계(S230)는, 몰딩 보이드 형성부재(9a)를 배치한 후 몰드 수지(epoxy mold compound, EMC, 미도시)를 녹여 반도체 칩(1)의 외각부분을 덮어 몰딩부 형성용 금형(9)을 압축하여 몰딩부를 형성(220)한다. 따라서 반도체 칩(1)은 윈도우부(5)에 대응되는 부분에서 몰딩 시 발생하는 몰딩 압력을 받지 않으므로 반도체 칩(1)의 크랙(crack) 발생을 방지할 수 있는 것이다.
한편, 본 실시예에 따른 반도체 패키지 제조방법은, 몰딩부 형성단계(S230) 수행 전 제1 플라즈마 클리닝 단계(S220)를 수행하며, 몰딩부 형성단계(S230) 수행후 제2 플라즈마 클리닝 단계(S240)를 수행하나, 이는 전술한 제1 실시예의 제1 플라즈마 클리닝 단계(S120) 및 제2 플라즈마 클리닝 단계(S120)와 대응하므로 그 설명을 생략하기로 한다.
필링 단계(S250)는, 도 5d에 자세히 도시된 바와 같이, 인캡술런트 주입기(8)를 통하여 몰딩 보이드 형성부재(9a)에 의해 마련된 몰딩 보이드 영역을 필링재(240)로 채우는 단계이다. 본 실시예에 따른 필링재(240)는 인캡슐런트(encapsulant) 로 마련될 수 있다. 인캡슐런트는 액상봉지재를 의미하며, 액상 에폭시(epoxy)로 마련될 수 있으나, 본 발명의 권리 범위가 이에 한정되지 않으며 필요에 따라 다른 액상봉지재로 마련될 수 있을 것이다.
필링재 경화단계(S260)는, 필링재(240)를 경화시키는 단계이다.
즉, 몰딩 시 반도체 칩(1)의 크랙(crack) 발생을 방지하기 위하여 마련된 몰딩 보이드 영역을 필링재(240)로 채우고 필링재(240)를 경화시켜, 반도체 칩(1)을 외부의 충격으로 부터 보호할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 개략적인 구조도 이다. 도 7를 참조하여 본 발명의 제1 실시예 및 제2 실시예와 다른 부분만을 설명하고 동일한 부분은 그 설명을 생략하기로 한다.
본 실시예에 따른 반도체 패키지(300)는, 반도체 칩(1)이 탑재되는 베이스(310)와, 몰드 지지층(320)과, 몰딩부(330)와, 필링(filling)부(340)를 포함하며, 몰드 지지층(320)과, 몰딩부(330)와, 필링(filling)부(340)를 동시에 포함하는 것이 전술한 실시예 들과 차이가 있다.
본 실시예에 따른 반도체 패키지(300)는 몰드 지지층(320)과, 필링부(340)를 동시에 포함하므로, 반도체 패키지(300)의 제조시 반도체 칩(1)의 크랙(crack) 발생을 효과적으로 방지할 수 있으므로, 반도체 패키지(300)의 신뢰성을 향상시키는 장점이 있다.
이하에서는, 이러한 구성을 갖는 본 실시예에 따른 반도체 패키지의 제조방법에 대하여 도 8a 내지 도8f를 참조하여 설명하도록 한다. 도 8a 내지 도8f는 본 발명의 제3 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이며, 도 9는 도 7의 반도체 패키지 제조 방법의 공정 순서도이다. 이들 도면을 참조하여 본 발명의 제1 실시예 및 제2 실시예와 다른 부분만을 설명하고 동일한 부분은 그 설명을 생략하기로 한다.
본 실시예에 따른 반도체 패키지의 제조방법은, 윈도우부(5) 형성단계(S310)와, 제1 플라즈마 클리닝 단계(S320)와, 몰드 지지층 형성단계(S330)와 제2 플라즈마 클리닝 단계(S340)와, 몰딩부 형성단계(S350)와, 필링 단계(S360)와, 필링재 경화단계(S370)를 포함한다.
본 실시예에 따른 반도체 패키지의 제조방법은, 도 8a 내지 도 8b에 자세히 도시된 바와 같이, 제1 실시예와 동일하게 윈도우부(5) 형성단계(S310)와, 제1 플라즈마 클리닝 단계(S320)와, 몰드 지지층 형성단계(S330)와 제2 플라즈마 클리닝 단계(S340)를 수행하므로, 설명의 편의를 위해 자세한 설명은 생략한다.
다음으로 본 실시예에 따른 본도체 패키지의 제조방법은, 도 8c 내지 도 8e에 자세히 도시된 바와 같이, 제2 실시예와 동일하게 몰딩부 형성단계(S350)와, 필링 단계(S360)와, 필링재 경화단계(S370)를 수행하므로, 설명의 편의를 위해 자세한 설명은 생략한다.
이상 설명한 바와 같은 구조와 작용을 갖는 본 실시예에 따르면, 간단하면서도 콤팩트한 구조를 통해 반도체 패키지의 크기를 줄이면서도 반도체 칩을 지지하여 효율적이고 안정적으로 반도체 칩의 크랙(crack) 발생을 방지할 수 있다.
이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 청구범위에 속한다 하여야 할 것이다.
1: 반도체 칩 2: 관통 실리콘 비아
3: 점착층 4: 입출력(IO) 패턴
5: 윈도우부 6: 본딩 와이어
7: 솔더볼(solder ball) 9: 몰딩용 금형
9a: 몰딩 보이드 형성부재 100, 200, 300: 반도체 패키지
110, 210, 310: 베이스 120, 320: 몰드 지지층
130, 230, 330: 몰딩부 240, 340: 필링부

Claims (22)

  1. 반도체 칩이 탑재되는 베이스의 미리 결정된 선택 영역을 관통하는 윈도우부를 형성하는 윈도우부 형성단계;
    상기 윈도우부의 적어도 일부 영역에 배치되되 몰딩(molding) 시 상기 반도체 칩을 지지하는 몰드(mold) 지지층을 형성하는 몰드 지지층 형성단계; 및
    상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 몰딩 보이드(molding void) 형성부재를 배치한 후 상기 반도체 칩 및 상기 몰드 지지층을 감싸는 몰딩부를 형성하는 몰딩부 형성단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 몰드 지지층 형성단계 전에 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 제1 플라즈마 클리닝 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제2항에 있어서,
    상기 몰드 지지층 형성단계는,
    상기 윈도우부의 적어도 일부 영역에 배치되되 상기 베이스에 결합되도록 상기 몰드 지지층을 마련하는 단계; 및
    상기 몰드 지지층을 경화시키는 몰드 지지층 경화단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제3항에 있어서,
    상기 몰드 지지층 형성단계 후에 플라즈마로 클리닝을 수행하는 제2 플라즈마 클리닝 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 몰딩 보이드 형성부재에 의해 마련된 몰딩 보이드 영역을 필링(filling)재로 채우는 필링 단계를 더 포함하는 것을 반도체 패키지 제조방법.
  7. 제6항에 있어서,
    상기 필링재는 인캡슐런트(encapsulant)인 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제1항에 있어서,
    상기 몰드 지지층은 인캡슐런트(encapsulant)에 의하여 마련되는 인캡술런트층인 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제1항에 있어서,
    상기 베이스의 미리 결정된 선택 영역은 상기 베이스의 중앙 영역이며,
    상기 반도체 칩에는 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 반도체 칩이 탑재되는 베이스의 미리 결정된 선택 영역을 관통하는 윈도우부를 형성하는 윈도우부 형성단계; 및
    상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 몰딩 보이드(molding void) 형성부재를 배치한 후 상기 반도체 칩을 감싸는 몰딩부를 형성하는 몰딩부 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 제10항에 있어서,
    상기 몰딩 보이드 형성부재에 의해 마련된 몰딩 보이드 영역을 필링(filling)재로 채우는 필링 단계를 더 포함하는 것을 반도체 패키지 제조방법.
  12. 제11항에 있어서,
    상기 필링재는 인캡슐런트(encapsulant)인 것을 특징으로 하는 반도체 패키지 제조방법.
  13. 제11항에 있어서,
    상기 몰딩부 형성 단계 전에 플라즈마(plasma)로 클리닝(cleaning)을 수행하는 제1 플라즈마 클리닝 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 몰딩부 형성 단계 후와 상기 필링 단계 전에 플라즈마로 클리닝을 수행하는 제2 플라즈마 클리닝 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  15. 제14항에 있어서,
    상기 필링재를 경화시키는 필링재 경화단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  16. 반도체 칩이 탑재되며, 미리 결정된 선택 영역을 관통하는 윈도우부가 형성되는 베이스;
    몰딩(molding) 시 상기 반도체 칩을 지지하도록 상기 윈도우부의 적어도 일부 영역에 배치되는 몰드(mold) 지지층;
    상기 반도체 칩 및 상기 몰드 지지층의 적어도 일부를 감싸는 몰딩부; 및
    상기 반도체 칩을 기준으로 상기 윈도우부의 반대측 상기 반도체 칩 영역에 마련되되 상기 몰딩 시의 재료와 다르며 상기 몰딩 후에 마련되는 몰딩 후 필링(filling)부를 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 삭제
  18. 제16항에 있어서,
    상기 필링부는 인캡슐런트(encapsulant)에 의하여 마련되는 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 몰드 지지층은 인캡슐런트(encapsulant)에 의하여 마련되는 인캡술런트층인 것을 특징으로 하는 반도체 패키지.
  20. 제16항에 있어서,
    상기 베이스의 미리 결정된 선택 영역은 상기 베이스의 중앙 영역이며,
    상기 반도체 칩에는 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 것을 특징으로 하는 반도체 패키지.
  21. 삭제
  22. 삭제
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