KR20120088365A - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층형 반도체 패키지는 제1 배선층, 상기 제1 배선층의 상면에 실장되는 제1 반도체 칩, 상기 제1 반도체 칩의 외곽에 형성된 비아를 포함하고 상기 제1 반도체 칩을 내부로 몰딩하는 제1 몰딩부재를 포함하는 제1 반도체 패키지, 상기 비아를 채우는 전도성 물질 및 제2 배선층, 상기 제2 배선층의 상면에 실장되는 제2 반도체 칩, 상기 제2 배선층의 하면에 형성되고, 상기 비아에 삽입되는 필러(pillar) 및 상기 제2 반도체 칩을 내부로 몰딩하는 제2 몰딩 부재를 포함하는 제2 반도체 패키지를 포함한다. 따라서, 적층형 반도체 패키지의 전기적 및 기계적 강도를 향상시키고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있다.

Description

적층형 반도체 패키지 및 이의 제조 방법{STACK SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지들간의 연결이 용이하고, 웨이퍼의 효율성을 증가시키며 전기적 및 기계적 특성을 향상시킬 수 있는 적층형 반도체 패키지에 관한 것이다.
최근, 휴대폰 및 태블릿PC와 같은 모바일 전자기기의 성장에 따라, 크기가작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 적층형 반도체 패키지의 개발 방향은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며, 그 성능을 향상시킬 수 있는 방향으로 진행되어 왔다. 이러한 적층형 패키지는 복수의 동일한 칩을 적층한 패키지, 또는 복수의 반도체 패키지를 적층시킨 패키지 등이 있다.
반도체 패키지를 적층시키는 적층형 반도체 패키지에 있어서, 상부 및 하부 패키지 간의 전기적 연결을 관통 몰드 비아(TMV: through mold via) 방식으로 연결하고 있다. 상기 TMV는 하부 패키지의 상부 솔더볼을 봉지하고 있는 위치를 레이저 가공을 이용하여 제거하여 상기 상부 솔더볼을 노출시키는 TMV를 형성하고 상부 패키지의 하부 솔더 볼을 노출된 상기 하부 패키지의 상부 솔더볼에 접촉시킴으로써, 완성된다.
그러나, 상기 상부 및 하부 패키지들이 결합되는 과정에서 솔더볼의 변형에 의해 기계적 강도가 저하되며, 상부 패키지 결합시 별도의 언더 필(under fill) 또는 밀봉제등을 사용하여 상기 상부 및 하부 패키지들간 공간을 충진하여 상기 솔더볼들 간의 접촉을 향상시키는 별도의 공정을 진행해야 하는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고용량화 및 다기능화된 반도체 패키지에 사용될 수 있고, 크기를 감소시킬 수 있는 적층형 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층형 반도체 패키지의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 적층형 반도체 패키지는 제1 배선층, 상기 제1 배선층의 상면에 실장되는 제1 반도체 칩, 상기 제1 반도체 칩의 외곽에 형성된 비아를 포함하고 상기 제1 반도체 칩을 내부로 몰딩하는 제1 몰딩부재를 포함하는 제1 반도체 패키지, 상기 비아를 채우는 전도성 물질 및 제2 배선층, 상기 제2 배선층의 상면에 실장되는 제2 반도체 칩, 상기 제2 배선층의 하면에 형성되고, 상기 비아에 삽입되는 필러(pillar) 및 상기 제2 반도체 칩을 내부로 몰딩하는 제2 몰딩 부재를 포함하는 제2 반도체 패키지를 포함한다.
본 발명의 일 실시예에서, 상기 필러는 구리 또는 그 합금을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 배선층의 하면에 형성되는 도전성 패턴, 상기 제1 몰딩 부재 상에 실장되고, 복수의연결부재들을 통하여 상기 도전성패턴과 전기적으로 연결되는 제3 반도체 칩 및 상기 제3 반도체 칩을 내부로 몰딩하는 제3 몰딩 부재를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제3 반도체 칩은 플립 칩일 수 있다.
본 발명의 일 실시예에서, 상기 제1 배선층 또는 제2 배선층은 웨이퍼 레벨 상에서 형성되는 재배선층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 배선층 배선층 또는 제2 배선층은 인쇄회로기판을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 적층형 반도체 패키지의 제조 방법은 상면에 제1 도전성 패턴을 포함하는 제1 배선층 상에 제1 반도체 칩을 실장하는 단계, 상기 제1 반도체 칩을 제1 몰딩 부재로 몰딩하는 단계, 상기 제1 도전성 패턴에 대응하는 상기 제1 몰딩 부재에 비아를 형성하는 단계, 상기 비아에 전도성 부재를 채우는 단계 및 제2 배선층의 상면에 실장되는 제2 반도체칩을 포함하는 제2 반도체 패키지의 상기 제2 배선층의 하면에 형성되는 필러를 상기 비아에 삽입하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 몰딩 부재 상에 제 3 반도체 칩을 실장하는 단계 및 상기 필러 범프를 상기 비아에 삽입하는 단계는 상기 솔더 볼들을 상기 제2 배선층의 하면에 형성된 도전성 패턴에 접촉 시키는 단계를 더 포함할 수 있다.
이와 같은 반도체 패키지에 따르면, 실장 밀도 및 웨이퍼의 효율을 향상시킬 수 있고, 적층형 반도체 패키지의 전기적 및 기계적 강도를 향상시킬 수 있다.
또한, 반도체 칩들의 실장 밀도를 높일 수 있고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
도 2a, 2b 및 2c는 도 1에 도시된 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
도 4a, 4b 및 4c는 도 1에 도시된 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층형 반도체 패키지는 제1 패키지(100) 및 제2 패키지(200)를 포함한다. 상기 제1 패키지(100)는 플립칩 패키지일 수 있으며, 상기 제2 패키지(200)는 와이어 본딩 패키지 일 수 있다.
상기 제1 반도체 패키지(100)는 제1 배선층(110), 제1 반도체 칩(120), 연결 부재(130) 및 제1 몰딩부재(140)를 포함한다.
상기 제1 배선층(110)은 하면에 형성된 제1 하부 도전성 패턴(111), 상기 제1 면과 마주하는 상면에 형성된 제1 상부 도전성 패턴(112) 및 상기 제1 하부 도전성 패턴(111) 및 상기 제1 상부 도전성 패턴(112)을 전기적으로 연결하며, 상기 제1 배선층(110)을 관통하는 도전성 비아(113)를 포함한다. 상기 제1 하부 도전성 패턴(111)은 외부 회로(미도시)와 직접 연결되거나, 하부에 배치되는 다른 반도체 패키지와 연결될 수 있다. 상기 제1 상부 도전성 패턴(112)은 상기 제1 반도체 칩(120)과 전기적으로 연결되어 신호를 전달한다. 상기 제1 배선층(110)은 웨이퍼 레벨 상에 형성되는 재배선층을 포함하는 구성일 수 있다. 또는 상기 제1 배선층(110)은 인쇄 회로 기판을 포함할 수 있다.
상기 제1 반도체 칩(120)은 실리콘(Si) 재질로 이루어지며, 상기 제1 반도체 칩(120)의 하면에는 회로 패턴이 형성된다. 상기 제1 반도체 칩(120)의 하면에는 상기 회로 패턴과 전기적으로 연결되는 복수의 제1 연결부재들(130)이 연결된다.
상기 제1 연결부재들(130)은 상기 제1 배선층(110) 과 상기 제1 반도체 칩(120) 사이에 형성된다. 상기 제1 연결부재들(130)은 볼 형상일 수 있다. 상기 제1 연결부재들(130)의 재질은 주석(Sn) 및 납(Pb)을 포함할 수 있고, 또는 RoHS(Restriction of Hazardous Substances: 유해 물질 규제)에 적합한 납 불포함(Pb free) 물질을 포함할 수 있다.
제1 몰딩부재(140)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(120) 및 제1 연결부재들(130)을 내부로 몰딩한다. 상기 제1 몰딩부재(140)는 몰딩 수지를 포함할 수 있고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다. 상기 제1 몰딩 부재(140)은 상기 제1 몰딩 부재(140)를 관통하는 복수의 비아들(via, 141)을 포함한다. 상기 비아들(141)은 상기 제1 상부 도전성 패턴(112)의 일부를 노출시킨다. 상기 비아들(141)은 전도성부재(310)에 의해 채워지고, 후술할 필러들(320)이 삽입된다.
상기 제2 패키지(1000)는 제2 배선층(210), 제1 및 제2 리드들(224, 226) 및 다이 패들(222)을 포함하는 리드 프레임, 제2 반도체 칩(230), 와이어(240) 및 몰딩부재(250)를 포함한다.
상기 제2 배선층(210)은 웨이퍼 레벨 상에 형성되는 재배선층을 포함하는 구성일 수 있다. 또는 상기 제2 배선층(210)은 인쇄 회로 기판을 포함할 수 있다.
상기 제2 배선층(210)의 상면에 상기 리드 프레임이 형성된다. 상기 제1 및 제2 리드들(224, 226)은 상기 다이 패들(222)과 제1 방향(D1)으로 이격되고, 일단이 외부로 노출되어 있다. 상기 제1 및 제2 리드들(224, 226)은 상기 제1 방향(D1)과 수직한 제3 방향(D3)으로 서로 이격되어 나란히 형성된다.
상기 제2 반도체 칩(230)은 상기 다이 패들(222) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(230)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 다이 패들(232)과 마주하여 상기 다이 패들(232) 상에 실장된다. 예를 들면, 상기 제2 반도체 칩(230)은 접착 부재(미도시)를 통해 상기 다이 패들(222)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 와이어(240)는 상기 제2 반도체 칩(230)의 활성화면인 상면과 상기 제1 및 제2 리드들(224, 226) 중 적어도 하나를 전기적으로 연결한다.
상기 제2 배선층(210)은 하면에 형성된 제2 하부 도전성 패턴(212) 및 상기 제2 하부 도전성 패턴(212)과 상기 제1 및 제2 리드들(224, 226)을 전기적으로 연결하며, 상기 제2 배선층(210)을 관통하는 도전성 비아(211)을 포함한다.
제2 몰딩부재(250)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제2 반도체 칩(230) 및 상기 와이어(240)를 내부로 몰딩한다. 상기 제2 몰딩부재(250)는 몰딩 수지를 포함할 수 있고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다. 상기 제2 몰딩부재(250)는 상기 제1 몰딩부재(140)와 동일한 물질로 형성될 수 있다.
상기 적층형 반도체 패키지는 복수의 필러들(pillar, 320)을 포함한다. 상기 필러들(320)은 범프의 높이가 일정하며 단면이 평편하다. 상기 필러들(320)의 상기 제1 방향(D1) 단면적은 상기 비아들(141)의 제1 방향(D1)의 단면적보다 작은 것이 바람직하다. 상기 필러들(320)은 구리 또는 그 합금을포함할 수 있다.
상기 비아들(141)에는 전도성 부재(310)가 채워져, 상기 비아들(141)에 삽입되는 상기 필러들(320)과 접촉한다. 따라서, 상기 필러들(320)은 상기 비아들(141)을 통해 상기 제2 패키지(200)의 제2 하부 도전성 패턴(212) 및 상기 제1 패키지(100)의 제1 상부 도전성 패턴(112)을 전기적으로 연결한다.
본 실시예에서는 제1 반도체 패키지는 플립칩 패키지이고, 제2 반도체 패키지는 와이어 본딩 패키지를 예로 들어 설명하였으나, 이에 한정되는 것은 아니며, 상기 제1 및 제2 반도체 패키지는 다양하게 변형이 가능하다. 또한, 상기 적층 반도체 패키지는 2개 이상의 반도체 패키지를 적층할 수도 있다.
도 2a, 2b 및 2c는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 상기 제1 반도체 칩을 상기 제1 배선층 상에 실장한 후, 상기 제1 몰딩부재(140)을 이용하여 상기 제1 반도체 칩을 몰딩한다. 상기 제1 몰딩부재(140)는 몰딩 수지를 포함할 수 있고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxymolding compound: EMC)일 수 있다. 상기 몰딩 과정 이후, 상기 제1 상부 전도성 패턴(121)에 대응하는 영역에 상기 비아들(141)을 형성하여 상기 제1 상부 전도성 패턴(121)을 노출 시킨다.
도 2b 및 2c를 참조하면, 상기 비아들(141)을 전도성 부재(310)로 채우고, 상기 제2 배선층의 하부에 형성된 상기 필러들(320)을 상기 비아들(141)에 삽입한다. 상기 필러들(320)은 구리 또는 구리 합금을 포함하는 물질을 이용하여 형성될 수 있으며, 상기 비아들(141)의 상기 제1 방향(D1) 단면적보다 작게 형성된다. 이와 같이 상기 제1 및 제2 반도체 패키지를 적층함으로써, 적층형 반도체 패키지를 형성한다.
본 실시예에 따르면, 복수의 반도체 패키지들을 적층할 수 있으므로, 실장 밀도 및 웨이퍼의 효율을 향상시킬 수 있다.
상기 제1 반도체 패키지와 제2 반도체 패키지를 필러들을 이용하여 전기적으로 연결한다. 따라서, 상기 필러들을 이용하는 경우가 상기 솔더 볼을 이용하는 경우 보다 면적이 작으며, 별도의 리플로우(reflow) 공정 및 언더 필 공정을 거치지 않아도 반도체 패키지들을 적층할 수 있다.
또한, 필러 형상의 범프를 이용하므로, 범프의 높이 및 단면이 일정하여 적층 반도체 패키지의 전기적 및 기계적 강도를 향상시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 3에 따른 반도체 패키지는 제3 반도체 칩을 더 포함하는 것을 제외하고, 상기 도 1에 따른 반도체 패키지와 실질적으로 동일하다. 따라서, 도 1의 반도체 패키지와 동일한 구성요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략한다.
도 3을 참조하면, 제1 몰딩 부재(140) 상에 제3 반도체 칩(410)이 실장된다. 상기 제3 반도체 칩(410)은 플립 칩인 것이 바람직하다. 상기 제3 반도체 칩(410)의 상면에는 회로 패턴이 형성된다. 상기 제3 반도체 칩(410)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 몰딩 부재(140)와 마주하여 실장된다. 상기 회로 패턴상에 상기 회로 패턴과 전기적으로 연결되는 복수의 제2 연결부재들(420)이 형성된다.
상기 제2 연결부재들(420)은 상기 제2 배선층(210) 과 상기 제3 반도체 칩(410) 사이에 형성된다. 상기 제2 연결부재들(420)은 볼 형상일 수 있다. 상기 제2 연결부재들(420)의 재질은 주석(Sn) 및 납(Pb)을 포함할 수 있고, 또는 RoHS(Restriction of Hazardous Substances: 유해 물질 규제)에 적합한 납 불포함(Pb free) 물질을 포함할 수 있다.
상기 제2 연결부재들(420)은 상기 제 2 배선층(210)의 하면에 형성된 제2 하부 도전성 패턴(212)과 접촉된다. 따라서, 상기 제3 반도체 칩(410)은 상기 제2 반도체 칩(230)과 전기적으로 연결된다.
적층형 반도체 패키지는 복수의 필러들(pillar bump, 320)을 포함한다. 상기 필러들(320)은 범프의 높이가 일정하며 단면이 평편하다. 상기 필러들(320)의 상기 제1 방향(D1) 단면적은 상기 비아들(141)의 제1 방향(D1)의 단면적보다 작은 것이 바람직하다. 상기 필러들(320)은 구리 또는 그 합금을 포함할 수 있다. 상기 비아들(141)에는 전도성 부재(320)가 채워져, 상기 비아들(141)에 삽입되는 상기 필러들(320)과 접촉한다.
상기 필러들(320)을 상기 비아들(141)에 삽입하고, 상기 제3 반도체 칩(410)과 상기 제2 반도체 칩(230)를 전기적으로 연결한 후 제3 몰딩 부재(430)을 이용하여 상기 제3 반도체 칩을 내부적으로 몰딩한다.
본 실시예에서는 제1 반도체 패키지는 플립칩 패키지이고, 제2 반도체 패키지는 와이어 본딩 패키지를 예로 들어 설명하였으나, 이에 한정되는 것은 아니며, 상기 제1 및 제2 반도체 패키지는 다양하게 변형이 가능하다. 또한, 상기 적층 반도체 패키지는 2개 이상의 반도체 패키지를 적층할 수도 있다.
도 4a, 4b 및 4c는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 4a, 4b 및 4c에 따른 반도체 패키지는 제3 반도체 칩을 더 실장하는 것을 제외하고, 상기 도 2a, 2b 및 2c에 따른 반도체 패키지와 실질적으로 동일하다. 따라서, 도 2a, 2b 및 2c의 반도체 패키지와 동일한 구성요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략한다.
도 4a를 참조하면, 상기 제1 반도체 칩을 상기 제1 배선층 상에 실장한 후, 상기 제1 몰딩부재(140)을 이용하여 상기 제1 반도체 칩을 몰딩한다. 상기 몰딩 과정 이후, 상기 제1 상부 전도성 패턴(121)에 대응하는 영역에 상기 비아들(141)을 형성하여 상기 제1 상부 전도성 패턴(121)을 노출 시킨다.
이후 상기 제1 몰딩부재(140) 상에 상기 제3 반도체 칩(410)을 실장한다. 상기 제3 반도체 칩(410)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 몰딩 부재(140)와 마주하여 실장된다. 상기 제3 반도체 칩(410)에는 상기 제2 연결부재들(420)이 형성되어 있다.
상기 제2 연결부재들(420)은 볼 형상 일 수 있다. 상기 제2 연결부재들(420)의 재질은 주석(Sn) 및 납(Pb)을 포함할 수 있고, 또는RoHS(Restriction of Hazardous Substances: 유해 물질 규제)에 적합한 납 불포함(Pb free) 물질을 포함하는 물질을 이용하여 형성될 수 있다.
도 4b를 참조하면, 상기 비아들(141)을 전도성부재(310)로 채우고, 상기 제2 배선층의 하부에 형성된 상기 필러들(320)을 상기 비아들(141)에 삽입한다. 상기 필러들(320)은 구리 또는 구리 합금을 포함하는 물질을 이용하여 형성될 수 있으며, 상기 비아들(141)의 상기 제1 방향(D1) 단면적보다 작게 형성된다. 이와 동시에 상기 제2 연결부재들(420)을 제2 배선층(210)의 하부 도전성 패턴(211)에 접촉시킨다. 따라서, 상기 제3 반도체 칩(410)은 상기 제2 배선층(210)에 전기적으로 연결된다.
도 4C를 참조하면, 상기 필러들(320)을 상기 비아들(141)에 삽입하여 제1 및 제2 반도체 패키지를 적층한 후, 상기 제3 몰딩 부재를 이용하여 상기 제3 반도체 칩(410)을 내부적으로 몰딩한다.
이와 같이 상기 제1 및 제2 반도체 패키지를 적층함으로써, 적층형 반도체 패키지를 형성한다.
본 실시예에 따르면, 복수의 반도체 패키지들을 적층할 수 있으므로, 실장 밀도 및 웨이퍼의 효율을 향상시킬 수 있다.
상기 제1 반도체 패키지와 제2 반도체 패키지를 필러 범프들을 이용하여 전기적으로 연결한다. 따라서, 필러 범프를 이용하는 경우가 상기 솔더 볼을 이용하는 경우 보다 면적이 작으며, 별도의 리플로우(reflow) 공정 및 언더 필 공정을 거치지 않아도 반도체 패키지들을 적층할 수 있다.
또한, 필러 형상의 범프를 이용하므로, 범프의 높이 및 단면이 일정하여 적층 반도체 패키지의 전기적 및 기계적 강도를 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 적층형 반도체 패키지는 복수의 반도체 패키지들을 필러 범프들을 이용하여 적층하므로, 실장 밀도 및 웨이퍼의 효율을 향상시킬 수 있고, 별도의 리플로우(reflow) 공정 및 언더 필 공정을 거치지 않아도 반도체 패키지들을 적층할 수 있다. 또한, 필러 형상의 범프를 이용하므로, 범프의 높이 및 단면이 일정하여 적층형 반도체 패키지의 전기적 및 기계적 강도를 향상시킬 수 있다.
따라서, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있으며, 인쇄 회로 배선층을 이용하는 패키지 온 패키지 타입에 비해 크기 및 비용을 감소시킬 수 있다.
100, 200: 반도체 패키지 120, 230, 410: 반도체
310: 전도성 부재 320: 전도성 pillar
130, 420: 연결 부재 140, 250, 430: 몰딩부재
110, 210: 배선층

Claims (12)

  1. 제1 배선층, 상기 제1 배선층의 상면에 실장되는 제1 반도체 칩, 상기 제1 반도체 칩의 외곽에 형성된 비아를 포함하고 상기 제1 반도체 칩을 내부로 몰딩하는 제1 몰딩부재를 포함하는 제1 반도체 패키지
    상기 비아를 채우는 전도성 물질 및
    제2 배선층, 상기 제2 배선층의 상면에 실장되는 제2 반도체 칩, 상기 제2 배선층의 하면에 형성되고, 상기 비아에 삽입되는 필러(pillar) 및 상기 제2 반도체 칩을 내부로 몰딩하는 제2 몰딩 부재를 포함하는 제2 반도체 패키지를 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 필러는 구리 또는 그 합금을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 배선층의 하면에 형성되는 도전성 패턴
    상기 제1 몰딩 부재 상에 실장되고, 복수의 연결부재들을 통하여 상기 도전성패턴과 전기적으로 연결되는 제 3 반도체 칩 및
    상기 제3 반도체 칩을 내부로 몰딩하는 제3 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제3항에 있어서, 상기 제3 반도체 칩은 플립 칩인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 배선층 또는 제2 배선층은 웨이퍼 레벨 상에서 형성되는 재배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 배선층 배선층 또는 제2 배선층은 인쇄회로배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 상면에 제1 도전성 패턴을 포함하는 제1 배선층 상에 제1 반도체 칩을 실장하는 단계
    상기 제1 반도체 칩을 제1 몰딩 부재로 몰딩하는 단계
    상기 제1 도전성 패턴에 대응하는 상기 제1 몰딩 부재에 비아를 형성하는 단계
    상기 비아에 전도성 부재를 채우는 단계 및
    제2 배선층의 상면에 실장되는 제2 반도체 칩을 포함하는 제2 반도체패키지의 상기 제2 배선층의 하면에 형성되는 필러 를 상기 비아에 삽입하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  8. 제7항에 있어서, 상기 필러 범프는 구리 또는 그 합금을 포함하는 물질로부터 형성되는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 몰딩 부재 상에 제 3 반도체 칩을 실장하는 단계
    상기 필러 범프를 상기 비아에 삽입하는 단계는 상기 솔더 볼들을 상기 제2 배선층의 하면에 형성된 도전성 패턴에 접촉 시키는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  10. 제9항에 있어서, 상기 제3 반도체 칩은 플립 칩인 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 배선층 또는 제2 배선층은 웨이퍼 레벨 상에서 형성되는 재배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제7항에 있어서,
    상기 제1 배선층 배선층 또는 제2 배선층은 인쇄회로배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
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