KR100277874B1 - 초고집적회로 비·엘·피 스택 및 그 제조방법 - Google Patents

Abstract

본 발명은 집적도가 우수하고 공정이 단순하고, 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수할 뿐만 아니라, 스택된 다음에도 분리가 쉽게 이루어져 패키지의 수리 또는 교정작업이 용이하게 이루어질 수 있도록 한 반도체 패키지 스택을 제공할 수 있도록 한 것이다.

이를 위해, 본 발명은 몰드바디(1)의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드(2)와, 상기 각 리드(2) 상면에 양단부가 각각 부착되는 반도체칩(3)과, 상기 반도체칩의 본딩패드와 리드(2)를 전기적으로 연결하는 골드와이어(4)와, 상기 각 리드(2)의 바텀부(20)를 제외한 전체 구조를 실링하는 몰드바디(1)를 구비한 제1비엘피(100a)와, 상기 제1비엘피와 동일한 구성으로서 상기 제1비엘피 상부에 적층되는 제2비엘피(100b)로 이루어진 비엘피 스택에 있어서; 상기 제1비엘피(100a)의 몰드바디(1) 상면에 전도성물질(11)이 그 내주면 상에 플레이팅되는 콘택홀(10)이 형성되고, 상기 제1비엘피(100a) 상부에 스택되는 제2비엘피(100b)의 바텀으로 노출된 리드(2)가 내측으로 연장형성됨과 더불어 바디 하부로 돌출되도록 절곡 형성되어, 상기 제2비엘피(100b)의 리드 선단부(21)가 상기 제1비엘피(100a)의 콘택홀(10)에 삽입됨에 따라 상기 제1비엘피(100a)와 제2비엘피(100b)가 전기적으로 연결되도록 한 초고집적회로 비엘피 스택이 제공된다.

Description

초고집적회로 비·엘·피 스택 및 그 제조방법

본 발명은 초고집적회로 비·엘·피 스택 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 메모리 용량 증가를 위해 패키지를 적층함에 있어서 신뢰성이 높고 실장면적이 작은 경박단소화된 패키지 스택 구조 및 그 제조방법을 제공하기 위한 것이다.

일반적으로, 반도체 산업에 있어 집적회로에 대한 패키징 기술은 소형화에 대한 요구를 만족시키기 위해 지금까지 계속 발전해 오고 있다.

집적회로의 소형화에 대한 방법의 진보는 반도체칩속으로 수백만 개의 회로소자들이 집적되는 것을 가능하게 하였으며, 나아가 공간의 효율성을 고려하여 집적회로들을 패키징하는 방법에 대한 중요성을 부각시켜왔다.

한편, 도 1a 내지 도 3c는 용량이 확장된 반도체 패키지 스택을 얻기 위한 제조 과정을 나타낸 것으로서, 패키징이 완료된 패키지 단품들을 적층하여 메모리 용량이 확장된 반도체 패키지 스택을 얻게 된다.

종래의 티·에스·오·피 스택(5)의 제조 과정은 다음과 같다.

먼저, 도 1a 및 도 1b에 나타낸 바와 같이 바텀용과 탑용으로 쓰일 티·에스·오·피(50)(TSOP : Thin Small Outline Package ; 이하, "티·에스·오·피"라고 한다)단품을 준비한다.

티·에스·오·피(50)단품이 준비되면 티·에스·오·피(50)의 구부러진 아우터리드(2)(500)를 도 2b에 나타낸 바와 같이 곧게 편 다음 선단부를 일정 길이만 남겨두고 컷팅하여 도 2c 상태로 만든다.

이어서, 상기 티·에스·오·피(50)들을 각각의 리드(2)가 일치하도록 정렬시킨 상태에서 상기 티·에스·오·피(50)들을 서로 접착시키게 되며, 이는 도 3a에 나타낸 바와 같은 상태이다.

이 때, 상부의 티·에스·오·피(50)와 하부의 티·에스·오·피(50) 사이에는 접착제(501)가 개재(介在)된다.

그 후, 도 3b와 같이 각 티·에스·오·피(50)의 아우터리드(2)(500)를 연결하기 위한 홀(511)이 뚫려 있는 적층용 레일(510)을 준비하여, 상기 적층용 레일(510)의 홀(511)과 서로 접합된 티·에스·오·피(50)의 아우터리드(2)(500) 선단부를 정렬시킨다.

이어, 티·에스·오·피(50)의 아웃터리드(2)(500)를 레일(510)의 홀(511)에 끼워 맞춘다.

그 다음, 레일(510) 상단부의 아랫면에 접착제(503)를 도포하여 레일(510)을 티·에스·오·피(50) 상면에 부착시키게 되며, 이에 따라 레일(510)의 유동이 방지된다.

그리고 나서, 솔더 페이스트(solder paste)(502)를 레일(510)의 홀(511) 상부에 부착한 후, 솔더 페이스트(502)에 열을 가해서 솔더 페이스트(502)에 의해 레일(510)과 아우터리드(2)(500)가 접합되도록 한다.

이 때, 솔더 페이스트를 이용하는 대신 용융된 솔더(7)에 딥핑(dipping)하여 접합시킬 수도 있다.

한편, 상기한 바와 같은 과정을 통해 2개의 패키지를 기계적, 전기적으로 연결시키면 티·에스·오·피 스택(5)이 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.

즉, 상기한 적층형 티·에스·오·피 스택(5)은 요구되는 메모리 용량에 따라 티·에스·오·피(50)를 원하는 수만큼 적층하여 패키지 스택의 메모리 용량을 가변시킬 수 있게 된다.

예를 들어, 4메가 DRAM의 티·에스·오·피로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 2개를, 4메가 DRAM의 티·에스·오·피로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 4개를 상기한 공정을 거쳐 적층하게 된다.

한편, 도 5는 종래 적층형 패키지 스택의 다른 실시예를 나타낸 것으로서, 얇고 튼튼하며, 습기 및 휨등의 기계적 변형에 강하고 방열성능이 뛰어난 패키지 스택(6)을 제공하기 위한 것이다.

이에 관해서는 U.S 특허 No. 5,446,620에 상세히 기재되어 있다.

그러나, 이와 같은 종래의 패키지 스택은 칩 패키징을 위해 만들어지는 단품 패키지들을 단순히 재적층하여서 된 것이므로 스택의 부피가 크고 무겁다.

뿐만 아니라, 레일(510)과의 연결부위가 노출되고 상기 연결부위의 접합 강도가 약해 기계적 신뢰성이 저하되는 문제점이 있었다.

그리고, 반도체칩(3)의 본딩패드에서부터 인쇄회로기판까지 긴 신호선(아우터리드(2) 및 레일)을 거쳐야 하므로 고속 성능의 구현을 방해하는 신호 지연이 발생하거나, 간섭 노이즈가 커지는 등 전기적 신뢰성 또한 저하되는 문제점이 있었다.

한편, 제조 과정에 있어서, 접착제를 이용한 여러 번의 접합 단계를 거쳐야 하므로 구성 재료의 변형이 초래되거나, 반도체칩(3)과 몰드바디(1)와의 계면 접착력이 약화되는 문제점이 있었다.

그리고, 단품 패키지를 만드는 공정이 끝난 상태에서 적층하는 공정이 추가되므로 인해 공정수가 많아지며, 단품 패키지에 대한 패키징 공정용 장비외에 별도의 적층 장비를 갖추어야 하므로 많은 추가 비용이 소요되고, 제작에 소요되는 기간도 장기화되는 등 많은 문제점이 있었다.

특히, 티·에스·오·피 스택(5)의 경우, 티·에스·오·피(50) 단품들의 아우터리드(2)를 펴서 필요없는 부분을 잘라내야 하고, 레일(510)을 별도로 제작하는 공정이 필요하며, 제작완료된 레일(510)의 홀(511)에 티·에스·오·피의 리드(2)(500)를 삽입시키는 작업 및 레일을 패키지 상면에 부착하는 작업을 위해서는 상·하부 티·에스·오·피(50)간의 리드(2)(500)를 정렬해주는 과정 및 레일과 패키지간의 정렬 과정이 수반되어야 하는 등 패키지 스택을 위한 공정이 매우 복잡해지게 되는 문제점이 있었다.

본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 집적도가 우수하고 공정이 단순하고, 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수할 뿐만 아니라, 스택된 다음에도 분리가 쉽게 이루어져 패키지의 수리 또는 교정작업이 용이하게 이루어질 수 있도록 한 반도체 패키지 스택을 제공하는데 그 목적이 있다.

도 1a 내지 도 3c는 종래의 적층형 반도체 패키지 제조 과정을 나타낸 종단면도로서,

도 1a는 및 도 1b는 스택을 위해 준비된 티·에스·오·피 단품을 나타낸 종단면도

도 2a 내지 도 2c는 티·에스·오·피 단품의 아우터리드 절단과정을 나타낸 종단면도

도 3a 내지 도3c는 적층된 티·에스·오·피를 적층용 레일에 끼워 솔더링하는 과정을 나타낸 종단면도

도 4a는 종래의 적층형 반도체 패키지를 나타낸 종단면도

도 4b는 도 4a의 A방향에서 본 측면도

도 5는 종래의 적층형 반도체 패키지의 다른 예를 나타낸 측면도

도 6은 본 발명에 따른 비엘피 스택의 일실시예를 나타낸 종단면도

도 7a 내지 도 7c는 도 6의 비엘피중 최하층의 비엘피 제조 과정을 나타낸 것으로서,

도 7a는 기존의 표준형 비엘피를 나타낸 종단면도

도 7b는 도 7a의 비엘피의 몰드바디에 콘택홀이 형성된 상태를 나타낸 종단면도

도 7c는 도 7b의 비엘피 몰드바디에 형성된 콘택홀 내주면에 전도성물질이 플레이팅된 상태를 나타낸 종단면도

도 8은 도 6의 상층부에 위치하는 패키지를 나타낸 종단면도

도 9는 도 6의 비엘피 스택이 마더보드에 실장되는 상태를 나타낸 종단면도

도 10은 본 발명의 비엘피 스택의 다른 실시예를 나타낸 종단면도

도 11은 본 발명에 따른 비엘피 스택의 또 다른 실시예로서, 용량 확장예를 나타낸 종단면도

* 도면의 주요부분에 대한 부호의 설명 *

100a:제1비엘피 100b:제2비엘피

100c:제3비엘피 100d:제4비엘피

1:몰드바디 10:콘택홀

11:전도성물질 2:리드

20:바텀부 21:선단부

3:반도체칩 4:골드와이어

6:마더보드 7:솔더

상기한 목적을 달성하기 위한 본 발명의 제1형태는, 몰드바디의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드와, 상기 각 리드 상면에 양단부가 각각 부착되는 반도체칩과, 상기 반도체칩의 본딩패드와 리드를 전기적으로 연결하는 골드와이어와, 상기 각 리드의 바텀부를 제외한 전체 구조를 실링하는 몰드바디를 구비한 제1비엘피와, 상기 제1비엘피와 동일한 구성으로서 상기 제1비엘피 상부에 적층되는 제2비엘피로 이루어진 비엘피 스택에 있어서; 상기 제1비엘피의 몰드바디 상면에 전도성물질이 그 내주면 상에 플레이팅되는 콘택홀이 형성되고, 상기 제1비엘피 상부에 스택되는 제2비엘피의 바텀으로 노출된 리드가 내측으로 연장형성됨과 더불어 바디 하부로 돌출되도록 절곡 형성되어, 상기 제2비엘피의 리드 선단부가 상기 제1비엘피의 콘택홀에 삽입됨에 따라 상기 제1비엘피와 제2비엘피가 전기적으로 연결되도록 한 것을 특징으로 하는 초고집적회로 비엘피 스택이 제공된다.

상기한 목적을 달성하기 위한 본 발명의 제2형태는, 몰드바디의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드와, 상기 각 리드 상면에 양단부가 각각 부착되는 반도체칩과, 상기 반도체칩의 본딩패드와 리드를 전기적으로 연결하는 골드와이어와, 상기 각 리드의 바텀부를 제외한 전체 구조를 실링하는 몰드바디를 구비한 제1비엘피와, 상기 제1비엘피와 동일한 구성으로서 상기 제1비엘피 상부에 적층되는 제2비엘피로 이루어진 비엘피 스택에 있어서; 상기 제1 내지 제4비엘피의 몰드바디 상면에 전도성물질이 그 내주면 상에 플레이팅되는 콘택홀이 형성되고, 상기 제1비엘피를 제외한 제2 내지 제4비엘피에는 바텀으로 노출된 리드가 몰드바디 내측으로 연장형성됨과 더불어 상기 바디 하부로 돌출되도록 절곡 형성되어, 각 비엘피의 리드 선단부가 그 하부에 위치하는 비엘피의 콘택홀에 삽입됨에 따라 상기 제1 내지 제4비엘피가 전기적으로 연결되도록 한 것을 특징으로 하는 초고집적회로 비엘피 스택이 제공된다.

한편, 본 발명의 목적을 달성하기 위한 다른 형태에 따르면, 본 발명은 하부층을 이루는 제1비엘피의 몰드바디 상면에 콘택홀을 가공하는 단계와, 상기 제1비엘피의 콘택홀 내주면에 전도성 물질을 플레이팅하는 단계와, 상기 제1비엘피 상부에 적층되는 제2비엘피의 리드를 내측으로 연장함과 더불어 더불어 연장된 부분의 선단을 하부로 절곡하여 선단부가 패키지 몰드바디 하부로 돌출되도록 하는 단계와, 상기 제2비엘피의 하부로 돌출된 리드 선단부가 제1비엘피의 콘택홀내로 삽입되어 제1비엘피와 제2비엘피가 서로 전기적으로 연결되도록 하는 단계가 포함됨을 특징으로 하는 초고집적회로 스택 패키지 제조방법이 제공된다.

이하, 본 발명의 실시예들을 첨부도면 도 6 내지 도 11을 참조하여 상세히 설명하면 다음과 같다.

도 6은 본 발명에 따른 비엘피 스택의 일실시예를 나타낸 종단면도로서, 본 발명의 제1형태에 따른 스택 비엘피는 몰드바디(1)의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드(2)와, 상기 각 리드(2) 상면에 양단부가 각각 부착되는 반도체칩(3)과, 상기 반도체칩(3)의 본딩패드와 리드(2)를 전기적으로 연결하는 골드와이어(4)와, 상기 각 리드(2)의 바텀부(20)를 제외한 전체 구조를 실링하는 몰드바디(1)를 구비한 제1비엘피(100a)와, 상기 제1비엘피(100a)와 동일한 구성으로서 상기 제1비엘피(100a) 상부에 적층되는 제2비엘피(100b)로 이루어진 비엘피 스택에 있어서; 상기 제1비엘피(100a)의 몰드바디(1) 상면에 전도성물질(11)이 그 내주면 상에 플레이팅되는 콘택홀(10)이 형성되고, 상기 제1비엘피(100a) 상부에 스택되는 제2비엘피(100b)의 바텀으로 노출된 리드(2)가 내측으로 연장형성됨과 더불어 상기 바디 하부로 돌출되도록 절곡 형성되어, 상기 제2비엘피(100b)의 리드 선단부(21)가 제1비엘피(100a)의 콘택홀(10)에 삽입됨에 따라 상기 제1비엘피(100a)와 제2비엘피(100b)가 전기적으로 연결되도록 구성된 것이다.

이와 같이 구성된 본 발명의 제1형태에 따른 스택 비엘피 제조과정 및 스택과정은 다음과 같다.

먼저, 스택 비엘피의 하층 비엘피의 제조 과정은 다음과 같다.

도 7a에 나타낸 바와 같은 기존의 표준형 비엘피 단품을 준비하여 상기 몰드바디(1) 상면에 도 7b와 같이 콘택홀(10)을 가공한다.

그 후, 상기 콘택홀(10) 내주면에 도 7c와 같이 전도성 물질을 플레이팅하여 하층 비엘피를 이루는 제1비엘피(100a)의 제조를 완료한다.

한편, 스택 비엘피의 상층 비엘피를 이루는 제2비엘피(100b)의 제조과정은 다음과 같다.

제2비엘피(100b)는 표준형 비엘피의 바텀으로 노출된 리드(2)를 몰드바디(1) 내측으로 연장하는 한편 연장된 부분의 선단을 몰드바디(1) 하부로 돌출되도록 절곡하여 제조를 완료하게 된다.

상기한 바와 같이하여 제1비엘피(100a) 및 제2비엘피(100b)가 완성된 후에는 상기 제2비엘피(100b)의 하부로 돌출된 리드(2)의 선단부(21)가 제1비엘피(100a)의 콘택홀(10) 내로 삽입되어 제1비엘피(100a)와 제2비엘피(100b)가 서로 전기적으로 연결되도록 적층하게 된다.

이와 같이하여 완성된 스택 비엘피는 마더보드(6)에 도 9에 나타낸 바와 같이 솔더링되어 실장된다.

한편, 도 10은 본 발명의 초고집적회로 비엘피 스택의 다른 실시예를 나타낸 종단면도로서, 상기 제2비엘피(100b)의 리드 선단부(21)와 제1비엘피(100a)의 콘택홀(10)과의 전기적 콘택이 확실하게 이루어 지도록 콘택홀(10) 내부에 솔더(7)가 채워지도록 한 것이다.

그리고, 도 11은 본 발명에 따른 비엘피 스택의 용량 확장예를 나타낸 종단면도로서, 본 발명의 용량이 확장된 비엘피 스택은 도 11에 나타낸 바와 같이 제1비엘피(100a) 상부에 제2·3·4비엘피(100b)(100c)(100d)를 적층하여 용량을 배가(倍加)시킬 수 있게 된다.

이상에서와 같이, 본 발명은 집적도가 우수하고 공정이 단순하고, 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수할 뿐만 아니라, 스택된 다음에 교정 또는 수리작업이 필요할 경우 비엘피간의 분리가 쉽게 이루어져 패키지의 수리 또는 교정작업이 용이하게 이루어질 수 있게 되는 효과가 있다.

Claims (5)

1. 몰드바디의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드와, 상기 각 리드 상면에 양단부가 각각 부착되는 반도체칩과, 상기 반도체칩의 본딩패드와 리드를 전기적으로 연결하는 전도성 연결부재와, 상기 각 리드의 바텀부를 제외한 전체 구조를 실링하는 몰드바디를 구비한 제1비엘피와, 상기 제1비엘피와 동일한 구성으로서 상기 제1비엘피 상부에 적층되는 제2비엘피로 이루어진 비엘피 스택에 있어서;

   상기 제1비엘피의 몰드바디 상면에 전도성물질이 그 내주면 상에 플레이팅되는 콘택홀이 형성되고,

   상기 제1비엘피 상부에 스택되는 제2비엘피의 바텀으로 노출된 리드가 내측으로 연장형성됨과 더불어 바디 하부로 돌출되도록 하부로 절곡 형성되어,

   상기 제2비엘피의 리드 선단부가 상기 제1비엘피의 콘택홀에 삽입됨에 따라 상기 제1비엘피와 제2비엘피가 전기적으로 연결되도록 한 것을 특징으로 하는 초고집적회로 비엘피 스택.
2. 몰드바디의 바텀(bottom) 좌·우측을 통해 각각 노출되는 외부전원접속용 리드와, 상기 각 리드 상면에 양단부가 각각 부착되는 반도체칩과, 상기 반도체칩의 본딩패드와 리드를 전기적으로 연결하는 골드와이어와, 상기 각 리드의 바텀부를 제외한 전체 구조를 실링하는 몰드바디를 구비한 제1비엘피와, 상기 제1비엘피와 동일한 구성으로서 상기 제1비엘피 상부에 적층되는 제2비엘피로 이루어진 비엘피 스택에 있어서;

   상기 제1 내지 제4비엘피의 몰드바디 상면에 전도성물질이 그 내주면 상에 플레이팅되는 콘택홀이 형성되고,

   상기 제1비엘피를 제외한 제2 비엘피 내지 제4비엘피에는 바텀으로 노출된 리드가 몰드바디 내측으로 연장형성됨과 더불어 상기 바디 하부로 돌출되도록 절곡 형성되어,

   각 비엘피의 선단부가 그 하부에 위치하는 비엘피의 콘택홀에 삽입됨에 따라 상기 제1 내지 제4비엘피가 서로 전기적으로 연결되도록 한 것을 특징으로 하는 초고집적회로 비엘피 스택.
3. 제 1 및 제 2항 에 있어서,

   상기 각 비엘피의 콘택홀 내부에,

   상층부에 위치하는 비엘피의 리드 선단부와 하층부에 위치하는 비엘피와의 전기적 접속이 확실하게 이루어질 수 있도록 하기 위한 솔더가 채워짐을 특징으로 하는 초고집적회로 비엘피 스택.
4. 하부층을 이루는 제1비엘피의 몰드바디 상면에 콘택홀을 가공하는 단계와,

   상기 제1비엘피의 콘택홀 내주면에 전도성 물질을 플레이팅하는 단계와,

   상기 제1비엘피 상부에 적층되는 제2비엘피의 리드를 내측으로 연장형성함과 더불어 연장된 부분의 선단을 하부로 절곡하여 선단부가 패키지 몰드바디 하부로 돌출되도록 하는 단계와,

   상기 제2비엘피의 하부로 돌출된 리드 선단부가 제1비엘피의 콘택홀내로 삽입되어 제1비엘피와 제2비엘피가 서로 전기적으로 연결되도록 하는 단계;가 포함됨을 특징으로 하는 초고집적회로 스택 패키지 제조방법.
5. 제 4항에 있어서,

   상기 콘택홀 내부에, 상층부에 위치하는 비엘피의 리드 선단부와 하층부에 위치하는 비엘피와의 전기적 접속이 확실하게 이루어질 수 있도록 하기 위한 솔더솔더를 채우는 단계가 추가적으로 포함됨을 특징으로 하는 초고집적회로 스택 패키지 제조방법.