KR20100104373A - 적층형 반도체 패키지 장치 - Google Patents

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KR20100104373A
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semiconductor chip
semiconductor
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signal connection
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김경만
송인상
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Abstract

본 발명은 솔더 조인트(Solder joint) 불량을 방지할 수 있게 하는 적층형 반도체 패키지 장치에 관한 것으로서, 적어도 하나 이상의 제 1 반도체 칩 및 상기 제 1 반도체 칩을 보호하는 제 1 봉지재를 포함하여 이루어지는 제 1 반도체 패키지; 적어도 하나 이상의 제 2 반도체 칩과, 상기 제 2 반도체 칩과 전기적으로 연결되는 리드 및 상기 제 2 반도체 칩을 보호하는 제 2 봉지재를 포함하여 이루어지는 제 2 반도체 패키지; 및 상기 제 2 반도체 패키지가 상기 제 1 반도체 패키지 위에 적층되도록 상기 제 1 반도체 패키지의 제 1 봉지재를 관통하여 상기 제 1 반도체 칩과, 제 2 반도체 칩의 리드를 전기적으로 서로 연결시키는 적어도 하나 이상의 신호연결부재;를 포함하여 이루어지는 것을 특징으로 하기 때문에 제품의 신뢰도와 내구성을 향상시키며, 다층 적층이 용이하고, 전도성을 향상시키며, 반도체 패키지의 탈부착을 가능하게 하는 효과를 갖는다.
제 1 반도체 패키지, 제 2 반도체 패키지, 신호연결부재, 비아, 소켓

Description

적층형 반도체 패키지 장치{Stack type semiconductor package apparatus}
본 발명은 적층형 반도체 패키지 장치에 관한 것으로서, 보다 상세하게는 반도체 패키지 적층시 온도 편차에 따른 기판 변형으로 발생되는 솔더 조인트(Solder joint) 불량을 방지할 수 있게 하는 적층형 반도체 패키지 장치에 관한 것이다.
일반적으로 최근에는 전자 휴대 기기의 소형화로 인하여 반도체 패키지의 사이즈가 소형화, 박형화, 경량화되는 추세이다.
따라서, 다양한 기능을 담당하는 반도체 패키지들을 다층으로 적층하여 하나의 패키지 장치를 제작하는 POP(Package On Package) 구조의 반도체 패키지 장치가 개발되어 널리 사용되고 있다.
통상적으로, 이러한 종래의 적층형 반도체 패키지 장치는, 각 반도체 패키지들의 상면과 하면의 열팽창 계수가 서로 달라서 적층시 고온의 작업 환경에 노출되는 동안, 온도 편차에 따른 기판의 변형으로 말미암아 반도체 패키지 장치의 외곽 또는 중앙부분이 들뜨는 등 솔더가 충분히 연결되지 못하는 Non-wet 현상으로 솔더 조인트 불량이 발생되는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 패키지 간에 신호연결부재를 설치하여 솔더 조인트 불량을 방지하고, 구조적으로 견고하여 제품의 신뢰도와 내구성을 향상시키며, 다층 적층이 용이하고, 회로기판에 조이닝 패드를 설치하여 전도성을 향상시키며, 소켓을 적용하여 반도체 패키지의 탈부착을 용이하게 하는 적층형 반도체 패키지 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지 장치는, 제 1 반도체 칩 및 상기 제 1 반도체 칩을 보호하는 제 1 봉지재를 포함하여 이루어지는 제 1 반도체 패키지; 제 2 반도체 칩과, 상기 제 2 반도체 칩과 전기적으로 연결되는 리드 및 상기 제 2 반도체 칩을 보호하는 제 2 봉지재를 포함하여 이루어지는 제 2 반도체 패키지; 및 상기 제 2 반도체 패키지가 상기 제 1 반도체 패키지 위에 적층되도록 상기 제 1 반도체 패키지의 제 1 봉지재를 관통하여 상기 제 1 반도체 칩과, 제 2 반도체 칩의 리드를 전기적으로 서로 연결시키는 신호연결부재;를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 제 1 반도체 패키지는, 상기 제 1 반도체 칩을 수용하는 회로기판을 더 포함하고, 상기 회로기판은, 상기 신호연결부재와 연결될 수 있도록 상면에 조이닝 패드(joining pad)가 형성되는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되는 비아(Via)인 것이 가능하다.
또한, 본 발명에 따르면, 상기 비아는, 제 1 봉지재에 적어도 레이저 천공, 몰딩 금형에 의한 천공, 드릴링에 의한 천공, 가스나 케미컬을 이용한 에칭(etching) 천공 및 이들의 조합 중 어느 하나를 선택하여 비아홀을 형성하고, 형성된 비아홀에 전도성 패이스트를 충진시킨 후, 상기 리드의 선단부를 접촉시켜서 고온으로 리플로우(Reflow)하여 이루어지는 것이 가능하다.
한편, 본 발명에 따르면, 상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되고, 상기 리드의 선단부와 대응되게 형성되어 억지 물림되는 소켓인 것이 가능하다.
한편, 본 발명에 따르면, 상기 제 1 반도체 패키지는, 상기 제 1 반도체 칩의 상면에 형성되는 재배선층을 더 포함하고, 상기 재배선층은, 상기 신호연결부재와 연결될 수 있도록 상면에 조이닝 패드(joining pad)가 형성될 수 있다.
이상에서와 같이 본 발명의 적층형 반도체 패키지 장치에 의하면, 솔더 조인트 불량을 방지하고, 제품의 신뢰도와 내구성을 향상시키며, 다층 적층이 용이하고, 전도성을 향상시키며, 반도체 패키지의 탈부착을 가능하게 하는 효과를 갖는 것이다.
이하, 본 발명의 바람직한 여러 실시예들에 따른 적층형 반도체 패키지 장치를 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 단면도이고, 도 2 내지 도 5는 도 1의 적층형 반도체 패키지 장치의 제작 방법을 순서에 따라 단계적으로 나타내는 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치는, 제 1 반도체 패키지(100)와, 상기 제 1 반도체 패키지(100)의 상방으로 적층되는 제 2 반도체 패키지(200) 및 신호연결부재(10)를 포함하여 이루어지는 구성이다.
여기서, 상기 제 1 반도체 패키지(100)는, 다수층으로 적층된 제 1 반도체 칩(1)들과, 상기 제 1 반도체 칩(1)들을 보호하는 제 1 봉지재(101) 및 상기 제 1 반도체 칩(1)을 수용하는 회로기판(103)을 포함하여 이루어지는 구성이다.
여기서, 상기 제 1 반도체 칩(1)은, 상기 회로기판(103)과 와이어(3)에 의해 전기적으로 서로 연결되고, 상기 와이어(3) 이외에도 다양한 신호전달부재에 의해 서로 연결될 수 있다.
또한, 상기 회로기판(103)은, 도 1에 도시된 바와 같이, 상기 신호연결부재(10)와 연결될 수 있도록 상면에 조이닝 패드(105)(joining pad) 및 상기 제 1 반도체 칩(1)의 와이어(3)와 연결되는 와이어 연결 패드(106)가 각각 형성되고, 하면에 솔더볼(104)이 형성될 수 있다.
한편, 도 1에 도시된 바와 같이, 상기 제 2 반도체 패키지(200)는, 적어도 하나 이상의 제 2 반도체 칩(2)들과, 상기 제 2 반도체 칩(2)들과 전기적으로 연결되는 리드(202) 및 상기 제 2 반도체 칩들(2)을 보호하는 제 2 봉지재(201)를 포함하여 이루어지는 구성이다.
여기서, 상기 제 2 반도체 칩(2)은, 상기 리드(202)와 와이어(3)에 의해 전기적으로 서로 연결되고, 상기 와이어(3) 이외에도 다양한 신호전달부재에 의해 서로 연결될 수 있다.
한편, 상기 신호연결부재(10)는, 상기 제 2 반도체 패키지(200)가 상기 제 1 반도체 패키지(100) 위에 적층되도록 상기 제 1 반도체 패키지(100)의 제 1 봉지재(101)를 관통하여 상기 제 1 반도체 칩(1)과, 제 2 반도체 칩(2)의 리드(202)를 전기적으로 서로 연결시키는 것으로서, 다양한 형태의 신호연결부재가 적용될 수 있으나, 바람직하기로는, 도 1에 도시된 바와 같이, 상기 조이닝 패드(105) 상방의 제 1 봉지재(101)를 관통하여 형성되는 비아(102)(Via)가 적용될 수 있다.
도 2 내지 도 5는 도 1의 적층형 반도체 패키지 장치의 제작 방법을 순서에 따라 단계적으로 나타내는 단면도들이다.
도 2 내지 도 5에 도시된 바와 같이, 상술된 비아(102)의 제작 방법을 설명하면, 도 2에 도시된 바와 같이, 제 1 반도체 패키지(100)를 먼저 제작하고, 도 3에 도시된 바와 같이, 상기 제 1 반도체 패키지(100)의 제 1 봉지재(101)에 레이저 천공, 몰딩 금형에 의한 천공, 드릴링에 의한 천공, 가스나 케미컬을 이용한 에칭(etching) 천공 등을 이용하여 비아홀(101a)을 형성한다.
여기서, 상기 비아홀(101a)의 위치는, 미리 형성된 조이닝 패드(105)의 상방에 위치하여 상기 비아홀(101a) 천공시 상기 조이닝 패드(105)가 노출될 수 있게 한다.
이어서, 도 4에 도시된 바와 같이, 형성된 비아홀(101a)에 전도성 패이스트 를 충진시킨 후, 도 5에 도시된 바와 같이, 상기 리드(202)의 선단부를 접촉시켜서 고온으로 리플로우(Reflow)하여 이루어지는 것이 가능하다.
한편, 도 6에 도시된 바와 같이, 상기 신호연결부재(30)는, 상술된 비아(102) 이외에도 소켓(302)이 적용될 수 있다.
이러한 상기 소켓(302)은, 상기 조이닝 패드(305) 상방의 제 1 봉지재(301)를 관통하여 형성되고, 상기 리드(402)의 선단부와 대응되게 형성되어 억지 물림되는 것으로서, 상기 리드(402)의 형태는, 억지 물림이 가능한 다양한 형태로 제작될 수 있다.
즉, 도 6에 도시된 막대 형태의 리드(402) 이외에도, 도 7에 도시된 바와 같이, 상기 리드(407)는, 상기 소켓(307)에 형성된 둥근 구멍에 억지물림되도록 상기 소켓(307)의 구멍과 대응되는 형상으로 그 선단부가 둥글게 형성될 수도 있는 것이다.
한편, 상술된 도 1 내지 도 5의 적층형 반도체 패키지 장치는, 상기 신호연결부재(10)의 위치가 제 1 반도체 칩(1)의 크기 보다 넓게 외부로 확장되어 위치하는 팬 아웃 (Fan out) 구조의 피오피(POP; Package On Package)인 것이다.
이외에도 본 발명의 적층형 반도체 패키지 장치는, 신호연결부재의 위치가 제 1 반도체 칩의 크기 한도 내에 위치하는 팬 인(Fan In) 구조의 피오피(POP; Package On Package) 구조에 적용될 수도 있는 것이다.
도 8은 본 발명의 바람직한 다른 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 단면도이고, 도 9 내지 도 12는 도 8의 적층형 반도체 패키지 장치의 제작 방법을 순서에 따라 단계적으로 나타내는 단면도들이다.
도 8에 도시된 바와 같이, 상기 제 1 반도체 패키지(500)는, 상기 제 1 반도체 칩(1)의 상면에 형성되는 재배선층(507)을 더 포함하여 이루어지는 것으로서, 상기 재배선층(507)은, 상기 신호연결부재(50)와 연결될 수 있도록 상면에 조이닝 패드(508)(joining pad)가 형성되는 것이다.
여기서, 상기 신호연결부재(50)는, 상기 조이닝 패드(508) 상방의 제 1 봉지재(501)를 관통하여 형성되는 비아(502)(Via)가 적용될 수 있으나, 이외에도 도 6에 도시된 바와 같이, 상기 신호연결부재(50)는, 상기 조이닝 패드(305) 상방의 제 1 봉지재(301)를 관통하여 형성되고, 상기 리드(402)의 선단부와 대응되게 형성되어 억지 물림되는 소켓(302)이 적용되는 것도 가능하다.
또한, 도 9 내지 도 12에 도시된 바와 같이, 상술된 비아(502)의 제작 방법을 설명하면, 도 9에 도시된 바와 같이, 상기 재배선층(507) 및 조이닝 패드(508)를 갖는 제 1 반도체 패키지(500)를 먼저 제작하고, 도 10에 도시된 바와 같이, 상기 제 1 반도체 패키지(500)의 제 1 봉지재(501)에 레이저 천공, 몰딩 금형에 의한 천공, 드릴링에 의한 천공, 가스나 케미컬을 이용한 에칭(etching) 천공 등을 이용하여 비아홀(501a)을 형성한다.
여기서, 상기 비아홀(501a)의 위치는, 미리 형성된 조이닝 패드(508)의 상방에 위치하여 상기 비아홀(501a) 천공시 상기 조이닝 패드(508)가 노출될 수 있게 한다.
이어서, 도 11에 도시된 바와 같이, 형성된 비아홀(501a)에 전도성 패이스트 를 충진시킨 후, 도 12에 도시된 바와 같이, 제 2 반도체 패키지(600)의 상기 리드(602) 선단부를 접촉시켜서 고온으로 리플로우(Reflow)하여 이루어지는 것이 가능하다.
한편, 도 13에 도시된 바와 같이, 상기 제 2 반도체 패키지(800)의 리드(802)의 형태는 매우 다양한 것으로서, 상기 재배선층(707)의 센터 조이닝 패드(708)와 연결될 수 있도록 다수회 절곡되어 연장된 형태로도 제작될 수 있는 것이다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 단면도이다.
도 2 내지 도 5는 도 1의 적층형 반도체 패키지 장치의 제작 방법을 순서에 따라 단계적으로 나타내는 단면도들이다.
도 6은 도 1의 신호연결부재의 다른 일례를 나타내는 단면도이다.
도 7은 도 6의 소켓의 다른 일례를 나타내는 확대 단면도이다.
도 8은 본 발명의 바람직한 다른 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 단면도이다.
도 9 내지 도 12는 도 8의 적층형 반도체 패키지 장치의 제작 방법을 순서에 따라 단계적으로 나타내는 단면도들이다.
도 13은 도 8의 다른 일례를 나타내는 단면도이다.
(도면의 주요한 부호에 대한 설명)
1: 제 1 반도체 칩 2: 제 2 반도체 칩
3: 와이어
100, 300, 500, 700: 제 1 반도체 패키지
101, 301, 501: 제 1 봉지재 101a: 비아홀
102, 502: 비아 103: 회로기판
104: 솔더볼 105, 305, 508: 조이닝 패드
106: 와이어 연결패드
200, 400, 600, 800: 제 2 반도체 패키지
201: 제 2 봉지재 202, 402, 407, 802: 리드
10, 30, 50: 신호연결부재 302, 307: 소켓
507, 707: 재배선층 708: 센터 조이닝 패드

Claims (10)

  1. 적어도 하나 이상의 제 1 반도체 칩 및 상기 제 1 반도체 칩을 보호하는 제 1 봉지재를 포함하여 이루어지는 제 1 반도체 패키지;
    적어도 하나 이상의 제 2 반도체 칩과, 상기 제 2 반도체 칩과 전기적으로 연결되는 리드 및 상기 제 2 반도체 칩을 보호하는 제 2 봉지재를 포함하여 이루어지는 제 2 반도체 패키지; 및
    상기 제 2 반도체 패키지가 상기 제 1 반도체 패키지 위에 적층되도록 상기 제 1 반도체 패키지의 제 1 봉지재를 관통하여 상기 제 1 반도체 칩과, 제 2 반도체 칩의 리드를 전기적으로 서로 연결시키는 적어도 하나 이상의 신호연결부재;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 패키지는, 상기 제 1 반도체 칩을 수용하는 회로기판을 더 포함하고,
    상기 회로기판은, 상기 신호연결부재와 연결될 수 있도록 상면에 조이닝 패드(joining pad)가 형성되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  3. 제 2 항에 있어서,
    상기 회로기판은, 하면에 솔더볼이 형성되는 것을 특징으로 하는 적층형 반 도체 패키지 장치.
  4. 제 2 항에 있어서,
    상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되는 비아(Via)인 것을 특징으로 하는 적층형 반도체 패키지 장치.
  5. 제 4 항에 있어서,
    상기 비아는, 제 1 봉지재에 적어도 레이저 천공, 몰딩 금형에 의한 천공, 드릴링에 의한 천공, 가스나 케미컬을 이용한 에칭(etching) 천공 및 이들의 조합 중 어느 하나를 선택하여 비아홀을 형성하고, 형성된 비아홀에 전도성 패이스트를 충진시킨 후, 상기 리드의 선단부를 접촉시켜서 고온으로 리플로우(Reflow)하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  6. 제 2 항에 있어서,
    상기 회로기판은, 상면에 상기 제 1 반도체 칩의 와이어와 연결되는 와이어 연결 패드가 형성되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  7. 제 2 항에 있어서,
    상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되고, 상기 리드의 선단부와 대응되게 형성되어 억지 물림되는 소켓인 것을 특징 으로 하는 적층형 반도체 패키지 장치.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 패키지는, 상기 제 1 반도체 칩의 상면에 형성되는 재배선층을 더 포함하고,
    상기 재배선층은, 상기 신호연결부재와 연결될 수 있도록 상면에 조이닝 패드(joining pad)가 형성되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  9. 제 8 항에 있어서,
    상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되는 비아(Via)인 것을 특징으로 하는 적층형 반도체 패키지 장치.
  10. 제 8 항에 있어서,
    상기 신호연결부재는, 상기 조이닝 패드 상방의 제 1 봉지재를 관통하여 형성되고, 상기 리드의 선단부와 대응되게 형성되어 억지 물림되는 소켓인 것을 특징으로 하는 적층형 반도체 패키지 장치.
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