DE102006033864B4 - Elektronische Schaltung in einer Package-in-Package-Konfiguration und Herstellungsverfahren für eine solche Schaltung - Google Patents

Elektronische Schaltung in einer Package-in-Package-Konfiguration und Herstellungsverfahren für eine solche Schaltung Download PDF

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Abstract

Elektronische Schaltung in einer Package-in-Package-Konfiguration, umfassend eine von einer Verkapselung (10) umhüllte Anordnung aus einem Halbleiterelement (20) auf einem Elementeträger (40), einem Leadframe (50) mit einer inneren Kontaktierung (55), einem innerhalb der Verkapselung verlaufenden Innenleiter (60) und einer aus der Verkapselung hinaus geführten äußeren Kontaktierung (70), wobei der Innenleiter (60) mindestens einen von der Außenseite der Package-in-Package-Konfiguration aus kontaktierbaren freiliegenden Innenleiter-Abschnitt (80) aufweist und der freiliegende Innenleiter-Abschnitt (80) in Form eines aus dem Verlauf des Innenleiters herausgebogenen und/oder abgekanteten Abschnittes (85) mit einem aus der Verkapselung (10) hervortretenden kontaktierbaren Kontaktstück (90) ausgebildet ist, wobei auf dem freiliegenden Innenleiter-Abschnitt eine abziehbare Schutzfolie vorgesehen ist.

Description

  • Elektronische Schaltung in einer Package-in-Package-Konfiguration und Herstellungsverfahren für eine solche Schaltung Die Erfindung betrifft eine elektronische Schaltung in einer Package-in-Package(PiP)-Konfiguration und ein Herstellungsverfahren für eine solche Schaltung nach dem Oberbegriff des Anspruchs 6.
  • Elektronische Schaltungen in einer Package-in-Package-Konfiguration, nachfolgend als PiP-Konfiguration bezeichnet, bestehen aus einem verkapselten aktiven elektronischen Bauelement, insbesondere einem Halbleiterelement oder einem Halbleiterchip mit einer integrierten Schaltung, das auf einem Elementeträger in der Regel zusammen mit weiteren elektronischen Bauelementen mechanisch befestigt und elektrisch kontaktiert ist. Von diesem Elementeträger ist eine innere Kontaktierung zu einem Leadframe geführt. Das verkapselte aktive Bauelement, der Elementeträger, die innere Kontaktierung und der Leadframe sind wiederum, beispielsweise durch eine Pressmasse, miteinander in ein Gehäuse eingeschlossen.
  • Die elektronische Anbindung dieser verkapselten Anordnung nach außen wird durch einen von dem verkapselten Leadframe nach außen führenden, innerhalb der Verkapselung verlaufenden Innenleiter, dem so genannten Innerlead, gebildet, der in eine äußere Kontaktierung mündet. Die genannte PiP-Konfiguration ist schließlich auf einer größeren Leiterplatte eines entsprechenden Endproduktes verankert.
  • Derartige PiP-Konfigurationen werden gefertigt, indem ein eingehaustes elektronisches Bauelement, bei Bedarf auch zusammen mit anderen Bauelementen, auf den internen Elementeträger aufgebracht und dort verankert wird. Der Elementeträger wird dann mit dem Leadframe kontaktiert, insbesondere gebondet. Anschließend wird der Leadframe zusammen mit dem Elementeträger und den darauf befindlichen elektronischen Bauelementen mit Ausnahme der äußeren Kontaktierungen, durch ein Aufformen von Pressmasse verkapselt.
  • 1 zeigt eine aus dem Stand der Technik bekannte beispielhafte Ausführungsform einer PiP-Konfiguration in einer Ansicht von oben. Innerhalb einer äußeren Verkapselung 10, die üblicherweise aus einer Pressmasse besteht, befinden sich ein aktives elektronisches Bauelement, insbesondere ein Halbleiterbaustein 20, und ein weiteres Bauelement 30. Das Halbleiterelement 20 ist dabei in einer ersten, hier nicht explizit dargestellten Verkapselung untergebracht und auf einem Elementeträger 40 auf kontaktiert.
  • Der Elementeträger ist in der Regel als eine interne Leiterkarte ausgebildet. Der Elementeträger ist von einem Leadframe 50 umgeben und mit diesem über innere Kontaktierungen 51 elektrisch leitend verbunden. Der innerhalb der Verkapselung verlaufende Teil des Leadframes bildet einen Innenleiter 60, der auch als Innerlead bezeichnet wird. Die aus der Verkapselung heraus geführten, endständigen Teile des Leadframes bilden eine Reihe von äußeren Kontaktierungen 70 des Bauelementes, die herkömmlichen „Beinchen", in der PiP-Konfiguration.
  • Ein Dichtsteg 75 oder ein vergleichbares Mittel kann dabei im Bereich der äußeren Kontaktierungen 70 vorgesehen sein. Dieser umschließt die Grenzflächen zwischen Verkapselung 10 und den äußeren Kontaktierungen 70 und verbindet die äußeren Kontaktierungen dicht mit der Verkapselung. Bei dem in 1 dargestellten Beispiel ist das innere passive elektronische Bauelement 30 auf dem Innenleiter 60 kontaktiert und ebenfalls verkapselt.
  • Das Halbleiterelement 20, das passive Bauelement 30, der Elementeträger 40, der Leadframe 50, die Kontaktierungen 55 und der Innenleiter 60 sind bei dem Beispiel aus 1 sämtlich unter der Verkapselung 10 verborgen. Die einzige Kontaktierungsmöglichkeit der PiP-Konfiguration besteht über die äußeren Kontaktierungen 70, die üblicherweise auf einer (hier e benfalls nicht gezeigten) äußeren Leiterplatte oder Platine verankert sind. In einer entsprechenden Weise sind alle notwendigen zusätzlichen elektronischen Bauelemente oder Schaltungen, die in Ergänzung zur PiP-Konfiguration vorzusehen sind, auf der äußeren Leiterplatte angeordnet und beanspruchen einen entsprechenden Platz und ein spezielles individuelles Design der Leiterplatte. Das Design der Leiterplatte muss in Abhängigkeit von der zu realisierenden Schaltung jeweils neu geplant werden.
  • Bislang werden zusätzliche elektronische Einzel-Bauelemente, insbesondere Widerstände, Transistoren, Dioden oder Kondensatoren, einzeln auf einer Leiterplatte neben der PiP-Konfiguration angeordnet. Dies erfolgt auch dann, wenn diese in einem unmittelbaren schaltungstechnischen Zusammenhang mit der PiP-Konfiguration stehen. Entsprechend groß ist dabei der Platzverbrauch der PiP-Konfiguration und der Bauelemente auf der Leiterplatte. Weil die (passiven) Einzel-Bauelemente fest und separat auf der Leiterplatte verankert sind, ist ein Vorab-Funktionstest des Zusammenwirkens dieser Bauelemente mit der PiP-Konfiguration und ein evtl. erforderlicher Austausch nicht oder nur unter einem sehr großen Aufwand möglich.
  • In Abhängigkeit von der geforderten Aufgabe der PiP-Konfiguration muss eine gegebene PiP-Konfiguration oft mit unterschiedlichen passiven Bauelementen kombiniert werden. Die starre und separate Anordnung der passiven Bauelemente auf der Leiterplatte verhindert jedoch einen wirklich modularen Einsatz der PiP-Konfiguration und erfordert ein aufwändiges Neudesign jeder Leiterplatte aufgrund der jeweils verschiedenen passiven Bauelemente.
  • Verschiedentlich wird auch auf Lösungen unter Verwendung von Multichip-Modulen zurückgegriffen. Derartige Ausführungsformen sind teuer und weisen eine Reihe von Nachteilen, insbesondere einen Yieldverlust, d. h. einen Ertrags-, Material- und Effektivitätsschwund, im Falle eines negativen Funktionstests durch einen Verlust von guten elektronischen Bauelementen auf.
  • Aus den Druckschriften US 6 747 361 B2 , US 5 498 902 A , US 2005/0 026 325 A1 und US 5 608 265 A sind jeweils elektronische Schaltungen bekannt, die als weiterer relevanter Stand der Technik anzusehen sind. Insbesondere zeigen diese Druckschriften Schaltungen, bei denen ein Halbleiterelement auf einem Elementeträger und mit einem Leadframe bzw. mit einer Innenleiteranordnung verkapselt ist, wobei zumindest aus der US 5 498 902 A und der US 2005/0 026 325 A1 und US 5 608 265 A Konfigurationen entnehmbar sind, bei denen der Innenleiter einen von der Außenseite des Gehäuses her kontaktierbaren freiliegenden Abschnitt aufweist und wobei die US 2005/0 026 325 A1 auch offenbart, dass der besagte freiliegende Innenleiter-Abschnitt in Form eines aus dem sonstigen Verlauf des Innenleiters herausragend abgekanteten Abschnittes mit einem aus der Verkapselung hervortretenden kontaktierbaren Kontaktstück ausgebildet ist.
  • Es besteht die Aufgabe, eine elektronische Schaltung in einer PiP-Konfiguration anzugeben, mit der eine kostengünstige, modulare und in hohem Maße flexibel an das jeweilige Einsatzgebiet adaptierbare Gesamtlösung möglich ist, möglichst der Platzbedarf der PiP-Konfiguration auf der Leiterplatte deutlich minimiert wird und ein separater Funktionstest des Zusammenwirkens der PiP-Konfiguration mit den entsprechenden passiven Bauelementen erfolgen kann. Dabei soll es insbesondere möglich sein, die entsprechenden passiven Bauelemente schnell und unkompliziert auszutauschen, ohne das Design der Leiterplatte verändern zu müssen oder an der Leiterplatte Installationsarbeiten auszuführen, und die kontaktierbaren Innenleiter-Abschnitte sollen so lange wie nötig geschützt sein.
  • Die Aufgabe wird mit einer elektronischen Schaltung in einer Package-in-Package-Konfiguration mit den Merkmalen des Anspruchs 1 und mit einem Herstellungsverfahren für eine solche Schaltung mit den Merkmalen des Anspruchs 6 gelöst. Die jeweiligen Unteransprüche enthalten zweckmäßige bzw. vorteilhafte Ausführungsformen der Schaltung bzw. des Herstellungsverfahrens.
  • Ein bei der erfindungsgemäßen PiP-Konfiguration genutzter Gedanke ist es, dass der bei herkömmlichen PiP-Gestaltungen vollständig in der Verkapselung verborgene Innenleiter abschnittsweise von außen kontaktierbar gestaltet ist. Dies wird dadurch erreicht, dass der geometrische Verlauf der Innenleiter und/oder die Verkapselung der PiP-Konfiguration in der Weise ausgebildet sind, dass auf ihrer Oberfläche frei zugängliche und kontaktierbare Innenleiterabschnitte vorhanden sind. Durch dieses Merkmal ist es möglich, direkt auf diesen Innerlead-Abschnitten weitere elektronische Bauelemente, insbesondere die erwähnten passiven Bauelemente, aber auch beliebige andere elektronische Komponenten zu platzieren. Diese Gestaltung ermöglicht es mit anderen Worten, die Verkapselung der PiP-Komfiguration selbst als Einbauplatz für elektronische Bauelemente gleich welcher Art zu nutzen.
  • Die Vorteile einer solchen Gestaltung sind offensichtlich. Es wird erstens Platinenplatz gespart, zweitens kann die erfindungsgemäße PiP-Konfiguration in einer Grundversion flexibel mit den jeweils erforderlichen elektronischen Bauelementen bestückt und ergänzt werden, drittens können die Bauelemente ohne Eingriffe an der Platine nach Belieben hinzugefügt oder entfernt werden, und viertens lässt sich die Funktion der PiP-Konfiguration im Zusammenwirken mit unterschiedlichen passiven oder anderweitigen Bauelementen in einfacher Weise testen. Fünftens ergibt sich aus den genannten Vorteilen eine sehr kostengünstige und für eine Reihe sehr unterschiedlicher Einsatzgebiete flexibel verwendbare PiP-Konfiguration, die modular ausgeliefert und beliebig ergänzt werden kann.
  • Erfindungsgemäß ist der freiliegende Innenleiter-Abschnitt in Form eines aus dem üblichen Verlauf des Innenleiters herausgebogenen oder abgekanteten Abschnittes mit einem aus der Verkapselung freiliegenden Kontaktbereich ausgebildet. Der freiliegende Innenleiter-Abschnitt ist demnach so geformt, dass dieser vom geradlinigen Verlauf des Innenleiters abweicht und an einer Stelle die Verkapselung durchstößt und kontaktierbar freiliegt, und er ist dort mit einer Schutzfolie bedeckt.
  • Bei einer Ausführungsform weist die Verkapselung mindestens einen auf den Innenleiter führenden Ausschnitt mit einem durch den Ausschnitt freigelegten kontaktierbaren Grubenabschnitt des Innenleiters auf. Bei dieser Ausführungsform ist der Innenleiter in seiner Form im wesentlichen konventionell, während die Verkapselung so geformt ist, dass an mindestens einer Stelle der Innenleiter freiliegt und kontaktierbar ist.
  • Unabhängig von der Gestaltung des freiliegenden Innenleiter-Abschnitts ist dieser mit auf der PiP-Konfiguration aufsitzenden elektronischen Schaltungselementen bestückbar. Die PiP-Konfiguration bildet damit ein Areal zum Aufbringen und Kontaktieren von elektronischen Bauelementen aus.
  • In einer ersten Variante ist der freiliegende Innenleiter-Abschnitt mit diskreten elektronischen Bauelementen, insbesondere Halbleiterelmenten, Widerständen, Kapazitäten und/oder Induktivitäten bestückt.
  • In einer zweiten Variante ist auf den freiliegenden Innenleiter-Abschnitt eine auf der PiP-Konfiguration aufgestapelte weitere Schaltung aufkontaktiert. Bei dieser Ausführungsform werden somit nicht nur Einzelelemente auf die gegebene PiP-Konfiguration aufgesetzt, sondern die freiliegenden Innenleiter-Abschnitte bilden in ihrer Gesamtheit einen Einbauplatz für einen oben aufsitzenden Elementeträger mit einer kompletten zusätzlichen Schaltung.
  • Diese zusätzliche Schaltung kann insbesondere mit der gegebenen PiP-Konfiguration zusammen eine Package-on-Package-Konfiguration (PoP) bilden. Die freiliegenden Innenleiter-Abschnitte geben somit auch die Möglichkeit, in einfacher Weise eine PoP-Konfiguration zu realisieren.
  • Zum Herstellungsverfahren für eine elektronische Schaltung in einer PiP-Konfiguration gehört, dass in Verbindung mit (insbesondere vor) dem Einfügen des Leadframes und/oder der Verkapselung des Elementeträgers und des Leadframes eine Formgebung mindestens eines Leadframe-Innenleiters und/oder der äußeren Verkapselung so ausgeführt wird, dass nach der Verkapselung der mindestens eine Leadframe-Innenleiter einen von der Verkapselung nicht überdeckten, von außen kontaktierbaren freiliegenden Abschnitt aufweist.
  • Die Formgebung des Leadframe-Innenleiters erfolgt durch einen Biege- oder Abkantevorgang mit der Herausbildung eines nach der Verkapselung abschnittsweise von außen kontaktierbaren Kontaktbereiches.
  • Der Biege- oder Abkantevorgang an dem Leadframe kann insbesondere nach dessen Einfügen, insbesondere nach dem Kontaktieren des Elementeträgers ausgeführt werden.
  • Desweiteren ist es möglich, beim Verkapseln des Elementeträgers und des Leadframes in die Verkapselung eine den Leadframe-Innenleiter teilweise freilegende Aussparung einzuformen. Hierzu kann auf entsprechend angepasste Formgebungsmittel für die Verkapselung zurückgegriffen werden.
  • Die erfindungsgemäße Ausführung sieht vor, das Verkapseln des Elementeträgers und des Leadframes durch ein Umhüllen mit einer Pressmasse in einer Pressform unter Anwendung eines Folienmolding-Verfahrens auszuführen. Dabei verhindert eine in die Pressform eingelegte Folie ein partielles Überdecken der für die Kontaktierung vorgesehenen Innerlead-Abschnitte durch die Pressmasse.
  • Das Folienmolding-Verfahren erfolgt zweckmäßigerweise mit folgenden Schritten:
    Es wird eine Pressmassenform mit einem Folienmaterial im Bereich der freizulegenden Innenleiterabschnitte ausgekleidet. Der Elementeträger und der Leadframe wird in der ausgekleideten Pressmassenform mit Pressmasse bedeckt. Dabei wird ein mechanischer Kontakt zwischen den freizulegenden Innenleiter-Abschnitten mit dem Folenmaterial mit einem Eindrücken der Innenleiter-Abschnitte und einem dabei erfolgenden Verdrängen der Pressmasse von dem Innenleiter-Abschnitt bewirkt. Die Pressmassenform wird abgehoben, wobei die Folie haftend auf dem freiliegenden Innenleiter-Abschnitt verbleibt. Sie wird später von dem freiliegenden Innenleiter-Abschnitt abgezogen.
  • Das verbleibende Folienmaterial verbleibt aber zunächst bevorzugt insbesondere als eine Schutzabdeckung über dem freiliegenden Innenleiterabschnitt. Das Abziehen des Folienmaterials erfolgt bei dieser Vorgehensweise erst unmittelbar vor der Kontaktierung elektronischer Bauelemente auf den freiliegenden Innenleiterabschnitten.
  • Zur Formgebung der äußeren Verkapselung kann grundsätzlich auch ein mechanischen Abtragen, insbesondere ein Aufbohren, Abschleifen oder Abfräsen, der Verkapselung im Bereich des freizulegenden Innenleiterabschnittes erfolgen. Dabei wird im Grunde genommen die PiP-Konfiguration konventionell gefertigt und bei Bedarf Inneleiterabschnitte an dafür vorgesehenen Stellen freigelegt, was aber nicht Gegenstand der Erfindung ist.
  • Die erfindungsgemäße Schaltung bzw. das erfindungsgemäße Herstellungsverfahren zur Erzeugung der Schaltung sollen nachfolgend anhand von Ausführungsbeispielen näher erläutert werden. Zur Verdeutlichung dienen die 1 bis 4. Es werden für gleiche oder gleich wirkende Teile die selben Bezugszeichen verwendet.
  • Es zeigen:
  • 1 eine PiP-Konfiguration nach dem Stand der Technik,
  • 2 eine beispielhafte Ausführungsform einer erfindungsgemäßen PiP-Konfiguration ohne und mit einem extern kontaktierten elektronischen Einzelbauteil,
  • 3 eine beispielhafte Ausführungsform der in 2 gezeigten PiP-Konfiguration mit einer externen Schaltung zur Herausbildung einer PoP-Konfiguration,
  • 4 eine beispielhafte Ausführungsform mit einer abgewandelten Form der Verkapselung zur Herausbildung eines kontaktierbaren Grubenabschnittes.
  • 2A und 2B zeigen ein erfindungsgemäßes Ausführungsbeispiel einer PiP-Konfiguration in Schnittdarstellungen. Bei diesem Beispiel umschließt die Verkapselung 10 das innere Halbleiterelement 20, das Bauelement 30 und den Elementeträger 40. Dieser ist über eine Kontaktierung 51 und einen sich zwischen den Kontaktierungen erstreckenden Bonddraht 52 mit dem Leadframe 50 elektrisch kontaktiert.
  • Der Innenleiter 60 des Ausführungsbeispiels aus 2A weist einen freiliegenden Innenleiter-Abschnitt 80 auf. Dieser ist in Form eines aus der Ebene des Innerleads herausgeführten Innenleiter-Stücks 85 gestaltet, der mit einem freiliegenden Kontaktstück 90 stellenweise auf der Oberseite der Verkapselung freiliegt. Das Innenleiter-Stück 85 ist bei der hier dargestellten Ausführungsform als ein Bogenstück des Innenleiters ausgebildet, das in einem Abkante- oder Biegeprozess erzeugt werden kann.
  • Bei dem Ausführungsbeispiel aus 2A endet der Verlauf des Leadframes bzw. des Innenleiters auf der äußeren Kontaktierung 70, jedoch ist auch ein innerhalb der Verkapselung blind endender Verlauf einzelner Teile des Innenleiters möglich, der ausschließlich über das freiliegende Bogenstück 90 kontaktierbar ist. Es ist im Sinne der dargestellten Ausführungsbeispiele, dass an mehreren anderen Orten der Verkapselung vergleichbare Kontaktierungsmöglichkeiten vorgesehen sind, sodass die Oberseite der Verkapselung der PiP-Konfiguration eine Vielzahl von derartigen zusätzlichen Kontaktierungen aufweisen kann.
  • Es ist ebenso im Sinne der Ausführungsbeispiele, dass einige andere Teile des Innenleiters keine freiliegenden Abschnitte aufweisen können und konventionell ausgeführt sind.
  • Das Ausführungsbeispiel aus 2A weist demnach auf der Oberseite der Verkapselung zusätzliche Kontaktierungsmöglichkeiten auf, die mit zusätzlichen Bauelementen und Schaltungen prinzipiell beliebig bestückt werden können. Ein erstes Beispiel zeigt 2B.
  • Bei diesem Beispiel ist auf dem freiliegenden Kontaktstück 90 über eine Lötverbindung ein elektronisches Bauelement 120, beispielsweise ein Widerstand, eine Diode, ein Transistor oder dergleichen Element aufkontaktiert. Die Kontaktierung des Bauelementes erfolgt mit den üblichen technischen Mitteln. Sie kann insbesondere durch eine aus der Platinentechnik bekannte Bestückungsvorrichtung durch Verlöten erfolgen. Die einzelnen freiliegenden Kontaktstücke 90 sowie das gesamte Layout der Verkapselung 10 können mit einer Indizierung der Kontaktierungspunkte auf der Oberseite der PiP-Konfiguration versehen sein. Insbesondere können die Oberflächenkontakte in einer für die Pins bei einschlägig bekannten elektronischen Bausteinen üblichen Weise nummeriert sein.
  • 3 zeigt eine weitere Möglichkeit der Bestückung der freiliegenden Kontaktstücke 90. Bei diesem Ausführungsbeispiel ist auf die PiP-Konfiguration aus 2A eine weitere Schaltung 130 aufgestapelt und so aufkontaktiert, dass eine Package-on-Package(PoP)-Konfiguration entsteht. Die Schaltung 130 kann dabei als eine herkömmliche PiP-Konfiguration gemäß 1 oder ihrerseits auch als eine erfindungsgemäß veranderte PiP-Konfiguration gemäß 2 ausgebildet sein.
  • Die Schaltung 130 weist in dem in 3 gezeigten Beispiel einen konventionell geformten Leadframe 135 mit einer äußeren Kontaktierung 137 auf, über die eine Reihe innerer Komponenten 140 der Schaltung nach außen hin kontaktiert ist. Die äußere Kontaktierung 137 ist mit dem freiliegenden Bogenstück 90 über den bereits erwähnten Lötkontakt verbunden. Hierzu können die einschlägig bekannten Lötverfahren, insbesondere ein Ball-Löten, zur Anwendung kommen.
  • 4 zeigt eine PoP-Konfiguration in Verbindung mit einem kontaktierbaren Verkapselungsausschnitt 100. Bei diesem Ausführungsbeispiel weist der Innenleiter 60 eine im wesentlichen unveränderte Formgebung auf. Bei diesem Ausführungsbeispiel ist die Verkapselung 10 der PiP-Konfiguration im Bereich des Verkapselungsausschnitts 100 so ausgebildet, dass dieser bis zu einem kontaktierbaren Grubenabschnitt 110 hinabreicht. Dieser Grubenabschnitt bildet dabei eine weitere Ausführungsform des freiliegenden Innenleiter-Abschnitts 80.
  • Der Verkapselungsausschnitt kann so ausgeführt sein, dass die vorhergehend erwähnte äußere Kontaktierung 137 der Schaltung 130 rastend bzw. klemmend eingreift und dabei den Grubenabschnitt kontaktiert. Die elektronische Schaltung 130 wird bei dieser Ausführungsform bausteinartig auf die PiP-Konfiguration aufgesteckt und kann prinzipiell jederzeit getauscht oder ersetzt werden. 4 bildet damit eine lösbare bzw. frei kombinierbare PoP-Konfiguration aus. Natürlich ist auch bei dieser Ausführungsform ein Verlöten der äußeren Kontaktierung 137 innerhalb der Kontaktgrube 110 möglich.
  • Die Herstellung der in den 2 bis 4 gezeigten Ausführungsbeispiele kann auf unterschiedliche Weise erfolgen.
  • Bei dem Ausführungsbeispiel aus 2 wird ein Leadframe mit einem entsprechend gebogenen oder abgekanteten Innenleiter verwendet. Der Leadframe kann mit der gezeigten Innenleiterform bereits vorgefertigt verfügbar sein, oder erst während des eigentlichen Herstellungsprozesses des Bauelementes umgeformt, insbesondere umgebogen, werden. Hierzu kann der Leadframe insbesondere in einem Prägeverfahren unter Verwendung eines Prägestempels und einer Matritze verformt werden. Der Prägestempel und die Prägematritze können dabei gleichzeitig als ein Träger bzw. ein Transportmittel für den Elementeträger 40 dienen und den Leadframe bzw. den Elementeträger beim Herstellen der inneren Kontaktierung 55 bzw. beim Drahtbonden mit dem Bonddraht 56 positionieren.
  • Das anschließende Verkapseln erfolgt unter Verwendung der herkömmlichen, dafür vorgesehenen Pressmasse oder Moldcompounds. Hierbei kann ein Folienmolding zur Anwendung kommen. Bei diesem Verkapselungsverfahren wird in eine Pressform mit der negativen Gehäuseform in den Bereichen, in denen die freiliegenden Innenleiterabschnitte erzeugt werden sollen, mit einer Folie ausgekleidet. Beim Aufpressen der Pressmasse drücken die entsprechend geformten Abschnitte der Innerleads, insbesondere die vorher erzeugten abgekanteten Innenleiter-Stücke, in das Folienmaterial ein und verdrängen dabei die Pressmasse aus diesem Bereich aufgrund der dabei gegebenen Formtoleranzen.
  • Die Folie liegt anschließend klebend auf der Oberfläche der fertigen PiP-Konfiguration auf und überdeckt die kontaktierbaren Innenleiter-Abschnitte. Die Folie verbleibt auf der Oberfläche der PiP-Konfiguration bis zur späteren Kontaktierung dieser Abschnitte und schützt diese Abschnitte vor Verunreinigungen.
  • Die Herstellung des Ausführungsbeispiels aus 4 erfolgt auf eine analoge Weise mit einer entsprechend abgewandelten Pressform, bei der die Pressmasse aus dem Bereich der späteren Grubenabschnitte verdrängt wird.
  • Die erfindungsgemäße Schaltung und deren Herstellungsverfahren wurde anhand von Ausführungsbeispielen erläutert. Weitere Ausführungsformen ergeben sich aus den Unteransprüchen. Im Rahmen fachmännischen Handelns können Abänderungen an den gezeigten Ausführungsbeispielen erfolgen, ohne den erfindungsgemäßen Grundgedanken zu verlassen.
  • Elektronische Schaltung in einer Package-in-Package-Konfiguration und Herstellungsvefahren für eine solche Schaltung
    • 10
    Verkapselung
    20
    Halbleiterbaustein
    30
    inneres elektronisches Bauelement
    40
    Elementeträger
    50
    Leadframe
    51
    innere Kontaktierung
    52
    Bonddraht
    60
    Innerlead
    70
    äußere Kontaktierung
    75
    Dichtsteg
    80
    freiliegender Innerleadabschnitt
    85
    Innerlead-Bogen
    90
    freiliegendes Bogenstück
    100
    Verkapselungsausschnitt
    110
    kontaktierbarer Grubenabschnitt
    120
    elektronisches Bauelement
    130
    zusätzliche elektronische Schaltung
    135
    weiterer Leadframe
    137
    weitere äußere Kontaktierung
    140
    innere Komponenten der Zusatzschaltung

Claims (9)

  1. Elektronische Schaltung in einer Package-in-Package-Konfiguration, umfassend eine von einer Verkapselung (10) umhüllte Anordnung aus einem Halbleiterelement (20) auf einem Elementeträger (40), einem Leadframe (50) mit einer inneren Kontaktierung (55), einem innerhalb der Verkapselung verlaufenden Innenleiter (60) und einer aus der Verkapselung hinaus geführten äußeren Kontaktierung (70), wobei der Innenleiter (60) mindestens einen von der Außenseite der Package-in-Package-Konfiguration aus kontaktierbaren freiliegenden Innenleiter-Abschnitt (80) aufweist und der freiliegende Innenleiter-Abschnitt (80) in Form eines aus dem Verlauf des Innenleiters herausgebogenen und/oder abgekanteten Abschnittes (85) mit einem aus der Verkapselung (10) hervortretenden kontaktierbaren Kontaktstück (90) ausgebildet ist, wobei auf dem freiliegenden Innenleiter-Abschnitt eine abziehbare Schutzfolie vorgesehen ist.
  2. Elektronische Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Verkapselung (10) mindestens einen auf den Innenleiter (60) führenden Ausschnitt (100) mit einem durch den Ausschnitt freigelegten kontaktierbaren Innenleiter-Abschnitt (110) aufweist.
  3. Elektronische Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der freiliegende Innenleiter-Abschnitt mit mindesten einem diskreten elektronischen Bauelement (120), insbesondere Halbleiterelementen, Widerständen, Kapazitäten und/oder Induktivitäten, bestückt ist.
  4. Elektronische Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass auf den freiliegenden Innenleiter-Abschnitt eine auf der Package-in-Package-Konfiguration aufgestapelte weitere Schaltung (130) aufkontaktiert ist.
  5. Elektronische Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Package-in-Package-Konfiguration und die aufgestapelte weitere Schaltung (130) eine Package-on-Package-Anordnung bilden.
  6. Herstellungsverfahren für eine elektronische Schaltung in einer Package-in-Package-Konfiguration, umfassend ein Aufbringen mindestens eines eingehausten elektronischen Bauelementes auf einen internen Elementeträger, ein Einfügen eines Leadframes, ein Kontaktieren des Elementeträgers mit dem Leadframe und ein Verkapseln des Elementeträgers und des Leadframes in einer äußeren Verkapselung, wobei in Verbindung mit dem Einfügen des Leadframes durch einen Biege- oder Abkantevorgang und/oder bei der Verkapselung des Elementeträgers und des Leadframes eine Formgebung mindestens eines Leadframe-Innenleiters und/oder der äußeren Verkapselung so ausgeführt wird, dass nach der Verkapselung der mindestens eine Leadframe-Innenleiter einen von der Verkapselung nicht überdeckten, von außen kontaktierbaren freiliegenden Abschnitt aufweist, dadurch gekennzeichnet, dass das Verkapseln des Elementeträgers und des Leadframes durch ein Umhüllen mit einer Pressmasse in einer Pressform unter Anwendung eines Folienmolding-Verfahrens ausgeführt wird, wobei das Folienmolding-Verfahren mit folgenden Schritten erfolgt: – partielles Auskleiden einer Pressmassenform mit einem Folienmaterial im Bereich der freizulegenden Innenleiter-Abschnitte, – Bedecken des Elementeträgers und des Leadframes mit Pressmasse in der ausgekleideten Pressmassenform, – Erzeugen eines mechanischen Kontakts zwischen den freizulegenden Innenleiter-Abschnitten mit dem Folienmaterial mit einem Eindrücken der Innenleiter-Abschnitte und einem dabei er folgenden Verdrängen der Pressmasse von dem Innenleiter-Abschnitt, – Abheben der Pressmassenform mit einem klebenden Verbleib des Folienmaterials auf dem freiliegenden Innenleiter-Abschnitt.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Biege- oder Abkantevorgang an dem Leadframe nach dem Einfügen des Leadframes, insbesondere nach dem Kontaktieren des Elementeträgers, ausgeführt wird.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass beim Verkapseln des Elementeträgers und des Leadframes in die Verkapselung eine den Leadframe-Innerlead teilweise freilegende Aussparung eingeformt wird.
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das verbleibende Folienmaterial als eine Schutzabdeckung über dem freiliegenden Innenleiter-Abschnitt verbleibt.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
US7923846B2 (en) * 2007-11-16 2011-04-12 Stats Chippac Ltd. Integrated circuit package-in-package system with wire-in-film encapsulant
US7829984B2 (en) * 2008-06-25 2010-11-09 Stats Chippac Ltd. Integrated circuit package system stackable devices
KR20100104373A (ko) * 2009-03-17 2010-09-29 삼성전자주식회사 적층형 반도체 패키지 장치
EP2842082B1 (de) 2012-04-26 2016-12-14 pretema GmbH Verfahren zur herstellung eines smartcard-körpers zur aufnahme eines halbleiter-chips sowie ein derartiger smartcard-körper
US20140210062A1 (en) * 2013-01-28 2014-07-31 Texas Instruments Incorporated Leadframe-Based Semiconductor Package Having Terminals on Top and Bottom Surfaces
CN104701440B (zh) * 2013-12-10 2017-06-20 展晶科技(深圳)有限公司 发光二极管封装元件及其制造方法
CN104701436B (zh) * 2013-12-10 2017-12-26 展晶科技(深圳)有限公司 发光二极管封装元件及其制造方法
CN106601694B (zh) * 2015-10-16 2020-09-15 台达电子工业股份有限公司 堆叠结构及其制造方法
US10418343B2 (en) 2017-12-05 2019-09-17 Infineon Technologies Ag Package-in-package structure for semiconductor devices and methods of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0465143A2 (de) * 1990-07-05 1992-01-08 AT&T Corp. Gegossenes Gehäuse für hybride integrierte Schaltung und Leiterrahmen dafür
US5498902A (en) * 1993-08-25 1996-03-12 Seiko Epson Corporation Semiconductor device and its manufacturing method
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
US6747361B2 (en) * 2000-07-26 2004-06-08 Nec Electronics Corporation Semiconductor device and packaging method thereof
US6803648B1 (en) * 2003-01-10 2004-10-12 National Semiconductor Corporation Integrated circuit packages with interconnects on top and bottom surfaces
US20050026325A1 (en) * 2002-08-08 2005-02-03 Koon Eng Meow Packaged microelectronic components

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
EP1026741A4 (de) * 1997-10-07 2001-02-21 Mitsubishi Electric Corp Halbleitervorrichtung
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7227249B1 (en) * 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0465143A2 (de) * 1990-07-05 1992-01-08 AT&T Corp. Gegossenes Gehäuse für hybride integrierte Schaltung und Leiterrahmen dafür
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
US5498902A (en) * 1993-08-25 1996-03-12 Seiko Epson Corporation Semiconductor device and its manufacturing method
US6747361B2 (en) * 2000-07-26 2004-06-08 Nec Electronics Corporation Semiconductor device and packaging method thereof
US20050026325A1 (en) * 2002-08-08 2005-02-03 Koon Eng Meow Packaged microelectronic components
US6803648B1 (en) * 2003-01-10 2004-10-12 National Semiconductor Corporation Integrated circuit packages with interconnects on top and bottom surfaces

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Publication number Publication date
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US7714416B2 (en) 2010-05-11
US20080017972A1 (en) 2008-01-24

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