KR20080022452A - Pop 패키지 및 그의 제조 방법 - Google Patents

Pop 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR20080022452A
KR20080022452A KR1020060085881A KR20060085881A KR20080022452A KR 20080022452 A KR20080022452 A KR 20080022452A KR 1020060085881 A KR1020060085881 A KR 1020060085881A KR 20060085881 A KR20060085881 A KR 20060085881A KR 20080022452 A KR20080022452 A KR 20080022452A
Authority
KR
South Korea
Prior art keywords
substrate
external connection
connection electrode
semiconductor package
package
Prior art date
Application number
KR1020060085881A
Other languages
English (en)
Inventor
황성욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060085881A priority Critical patent/KR20080022452A/ko
Priority to US11/851,284 priority patent/US7723834B2/en
Publication of KR20080022452A publication Critical patent/KR20080022452A/ko
Priority to US12/698,352 priority patent/US20100136745A1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10507Involving several components
    • H05K2201/10515Stacked components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10689Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10704Pin grid array [PGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742Details of leads
    • H05K2201/10886Other details
    • H05K2201/10946Leads attached onto leadless component after manufacturing the component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3447Lead-in-hole components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 POP 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 종래의 솔더볼 대신 리드선을 이용하여 반도체 패키지를 적층한 POP 패키지 및 그의 제조 방법에 관한 것이다.
본 발명의 POP 패키지와 그의 제조 방법을 이용함으로써, 하부에 위치하는 반도체 패키지가 두꺼워지더라도 단락의 염려가 없고, 제조 후에 반도체 패키지의 휨에 의한 변형에 충분히 견딜 수 있는 POP 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
POP 패키지, 리드선, 리드 프레임, 반도체 패키지

Description

POP 패키지 및 그의 제조 방법{POP package and method of producing the same}
도 1은 본 발명의 일 실시예에 따른 POP 패키지를 나타낸 도면이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 POP 패키지의 리드선의 말단을 나타낸 도면이다.
도 3a는 본 발명의 다른 실시예에 따른 POP 패키지를 나타낸 도면이다.
도 3b는 도 3a의 리드선의 절곡부를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 제 1 기판의 외부 접속 전극 및 리드선과의 접속 모습을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 POP 패키지가 외부 기판 상에 장착된 모습을 나타낸 도면이다.
도 6a 및 도 6b는 각각 본 발명의 다른 실시예에 따른 POP 패키지가 외부 기판 상에 장착될 때 리드선의 말단의 모습을 나타낸 도면이다.
도 7a 및 도 7b는 각각 본 발명의 다른 실시예에 따른 제 2 기판의 하면 및 그에 리드선이 접속된 모습을 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 POP 패키지를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따라 제 1 반도체 패키지와 제 2 반도체 패키 지가 리드선으로 결합되는 모습을 나타낸 분해 사시도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따라 제 2 반도체 패키지에 리드선을 형성하는 방법을 순서에 따라 나타낸 도면이다.
도 11은 본 발명의 다른 실시예에 따라 제 2 반도체 패키지에 리드선을 형성하기 위한 리드 프레임을 나타낸 도면이다.
도 12 및 도 13은 상기 리드 프레임을 이용하여 제 2 반도체 패키지의 외부 접속 전극에 리드 프레임이 형성되는 과정을 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따라 제 2 반도체 패키지에 리드선을 형성하기 위한 리드 프레임을 나타낸 도면이다.
도 15는 종래 기술에 따른 POP 패키지를 나타낸 도면이다.
도 16a 및 도 16b는 각각 정상적인 솔더볼 배열 및 단락이 발생한 솔더볼 배열을 나타낸 확대 사진이다.
도 17a 및 도 17b는 휨에 의해 단락이 발생한 종래 기술에 의한 POP 패키지를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 제 1 반도체 패키지 110: 제 1 기판
120: 외부 접속 전극 130: 몰드부
140: 제 1 반도체 칩 200: 제 2 반도체 패키지
210: 제 2 기판 220: 외부 접속 전극
230: 몰드부 240: 제 2 반도체 칩
300: 리드선 400: 외부 기판
410a, 410b: 접속 전극 500, 600, 700: 리드 프레임
510, 610a, 610b, 710a, 710b: 리드선
본 발명은 POP 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 하부에 위치하는 반도체 패키지가 두꺼워지더라도 단락의 염려가 없고, 제조 후에 반도체 패키지의 휨에 의한 변형에 충분히 견딜 수 있는 POP 패키지 및 그의 제조 방법에 관한 것이다.
최근 전자 제품의 보다 고기능에 관한 추구로 말미암아 많은 소자를 하나의 기판에 집적할 필요가 있지만 이러한 경향은 경박단소화에 역행하는 것으로서, 한정된 공간 내에 많은 수의 소자를 집적하는 방안에 관하여 많은 연구가 진행되고 있다.
하나의 반도체 패키지 내에 여러 개의 칩을 실장하는 것은 물론, 패키지 위에 패키지를 쌓아서 또 하나의 새로운 패키지를 구성하는 POP (package-on-package) 패키지에 관하여도 잘 알려져 있다.
도 15를 참조하여 종래기술에 따른 POP 패키지를 설명하면 다음과 같다.
제 1 반도체 패키지(10)는 제 1 기판(11)과 그 위에 실장된 반도체 칩(미도시), 상기 반도체 칩을 고정하는 몰드부(14) 및 외부 기판에 접속하기 위한 외부 접속 전극(12)과 솔더볼(13)을 포함한다.
제 2 반도체 패키지(20)는 제 2 기판(21)과 그 위에 실장된 반도체 칩(미도시), 상기 반도체 칩을 고정하는 몰드부(24) 및 자신의 하부에 위치하는 제 1 반도체 패키지(10)와 접속하기 위한 외부 접속 전극(22)과 솔더볼(23)을 포함한다.
제 2 반도체 패키지(20)는 제 1 반도체 패키지(10) 위에 적층되고 이들은 솔더볼(23)을 통하여 접속된다.
그런데, 최근 제 1 반도체 패키지(10)가 패키지 내에 여러 개의 반도체 칩이 적층되는 멀티칩 패키지(MCP: multi-chip package)인 경우가 많은데, 이에 따라 몰드부(14)의 높이가 높아지며, 따라서, 제 1 반도체 패키지(10)와 제 2 반도체 패키지(20)를 접속시키는 솔더볼의 크기도 증가하게 된다. 한편, 최근 전자 제품의 경박단소화 경향에 따라 패키지의 크기도 작아지는 바 솔더볼 사이에 충분한 간격을 주기 어렵게 된다.
그 결과 도 16b에 나타낸 바와 같이 솔더볼 사이의 단락 문제가 발생하게 된다. 즉, 도 16a에 나타낸 것과 같이 가지런히 배열되어야 하는 솔더볼이 도 16b에서와 같이 서로 뭉쳐짐으로써 단락이 생기는 것이다.
뿐만 아니라, 적층되는 패키지들을 솔더볼을 이용하여 접속하는 것은 다음과 같은 문제점도 있다. 제조된 POP 패키지는 시간이 지남에 따라, 경화 또는 열 등의 영향에 의하여 휘는 경우가 발생할 수 있는데, 적층되는 반도체 패키지들 사이의 휨(warpage) 경향이 서로 다르면 도 17a 및 도 17b에 나타낸 것과 같이 접합부가 이탈하게 되는 경우가 발생할 수 있다.
따라서, POP 패키지에 있어서, 경박단소화에도 단락 문제가 발생하지 않음은 물론 제조 후에도 휨에 의한 변형을 충분히 견딜만큼 견고한 접속 방법에 대한 요구가 높은 실정이다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 하부에 위치하는 반도체 패키지가 두꺼워지더라도 접속 단자 사이의 단락의 염려가 없고, 제조 후에 반도체 패키지의 휨에 의한 변형에 충분히 견딜 수 있는 POP 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 하부에 위치하는 반도체 패키지가 두꺼워지더라도 접속 단자 사이의 단락의 염려가 없고, 제조 후에 반도체 패키지의 휨에 의한 변형에 충분히 견딜 수 있는 POP 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 외부 접속 전극이 구비된 제 1 기판과 상기 제 1 기판 위에 실장된 제 1 반도체 칩을 포함하는 제 1 반도체 패키지; 외부 접속 전극이 구비된 제 2 기판과 상기 제 2 기판 위에 실장된 제 2 반도체 칩을 포함하고, 상기 제 1 반도체 패키지 위에 위치하는 제 2 반도체 패키지; 및 상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 전기적으로 접속시키는 리드선을 포함하는 POP(package-on-package) 패키지를 제공한다.
이와 같이 제 1 반도체 패키지와 제 2 반도체 패키지를 리드선으로 접속시킴 으로써 제 1 반도체 패키지의 높이가 높아지고 전체 반도체 패키지의 사이즈가 작아지더라도 접속 전극 사이의 단락의 염려가 작아진다. 또한, 상기 리드선의 강도가 솔더볼의 접합력보다 강하기 때문에 반도체 패키지의 변형을 더 잘 견딜 수 있어 반도체 패키지의 휨(warpage)으로 인한 불량을 줄일 수 있는 장점이 있다.
특히, 상기 리드선은 상기 제 2 기판의 하면과 평행하게 상기 제 2 기판의 외부 접속 전극과 접속되어 제 2 기판의 외부까지 연장되고, 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속될 수 있다.
또한, 상기 제 1 기판의 외부 접속 전극은 상기 제 1 기판을 관통하는 홀(hole)의 형태로 형성되고, 상기 리드선이 상기 제 1 기판의 상기 외부 접속 전극을 관통하여 상기 POP 패키지가 실장될 외부 기판에 접속할 수 있도록 되는 것일 수 있다. 이 때, 상기 리드선의 말단은 걸-윙(gull-wing) 형, J형, 또는 직립형일 수 있다.
또한, 상기 리드선은 바(bar) 또는 핀(pin) 타입일 수 있다.
선택적으로, 상기 제 2 기판의 외부 접속 전극은 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성되고, 상기 두 줄 중 바깥쪽 외부 접속 전극과 안쪽 외부 접속 전극이 지그재그로 엇갈리도록 형성될 수 있다.
선택적으로, 상기 제 2 기판의 외부 접속 전극은 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성되고, 상기 두 줄 중 바깥쪽 외부 접속 전극과 상기 제 2 기판의 하면에 평행하게 접속되는 리드선이 제 2 기판의 외부까지 연장되어 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속되고, 상기 두 줄 중 안쪽 외부 접속 전극과 상기 제 2 기판의 하면에 평행하게 접속되는 리드선이 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속될 수 있다.
선택적으로, 상기 POP 패키지가 실장되는 기판과 접속하기 위한 솔더볼이 상기 제 1 반도체 패키지의 외부 접속 전극에 적어도 하나 이상 구비될 수 있다.
또한, 상기 제 1 반도체 패키지 및 제 2 반도체 패키지 중의 적어도 하나가 멀티칩 패키지(MCP: multi-chip package)일 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위해, 외부 접속 전극이 구비된 제 1 기판과 상기 제 1 기판 위에 실장된 제 1 반도체 칩을 포함하는 제 1 반도체 패키지를 준비하는 단계; 외부 접속 전극이 구비된 제 2 기판과 상기 제 2 기판 위에 실장된 제 2 반도체 칩을 포함하는 제 2 반도체 패키지를 준비하는 단계; 상기 제 2 기판에 구비된 외부 접속 전극과 전기적으로 접속하는 리드선을 제 2 반도체 패키지에 형성시키는 단계; 및 상기 제 2 반도체 패키지를 상기 제 1 반도체 패키지의 위에 위치시키고, 상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 상기 리드선으로 전기적으로 접속시키는 단계를 포함하는 POP 패키지의 제조 방법을 제공한다.
선택적으로, 상기 리드선을 제 2 반도체 패키지에 형성시키는 단계는, 상기 제 2 반도체 패키지의 외부 접속 전극에 대응하는 복수개의 리드선이 형성된 리드 프레임에 제 2 반도체 패키지를 부착하는 단계; 상기 리드선을 상기 리드 프레임으로부터 분리하는 단계; 및 상기 제 1 반도체 패키지와 제 2 반도체 패키지를 적층 하였을 때 상기 제 1 반도체 패키지가 위치하는 방향으로 상기 리드선을 절곡하는 단계를 포함할 수 있다.
이 때, 상기 제 2 반도체 패키지를 준비하는 단계는 상기 제 2 기판의 외부 접속 전극을 제 2 기판의 하면에 외주를 따라 두 줄로 형성시키는 단계를 포함할 수 있다. 상기 두 줄 중 바깥쪽 외부 접속 전극을 제 1 외부 접속 전극, 안쪽 외부 접속 전극을 제 2 외부 접속 전극으로 정의할 때, 상기 리드 프레임은 리드 프레임 지지부와 그 내부에 형성된 천공부, 상기 천공부의 중심에 위치하는 패드부, 상기 패드부를 리드 프레임에 연결하여 지지하는 브리지, 상기 리드 프레임의 천공부 내주를 따라 제 1 외부 접속 전극에 대응되는 제 1 리드선, 상기 패드부의 외주를 따라 제 2 외부 접속 전극에 대응되는 제 2 리드선을 포함할 수 있다. 또, 상기 리드선을 상기 리드 프레임으로부터 분리하는 단계는 상기 제 1 리드선의 제 2 반도체 패키지 바깥쪽을 향하는 말단을 절단하는 단계 및 상기 제 2 리드선의 제 2 반도체 패키지 안쪽을 향하는 말단을 절단하는 단계를 포함할 수 있다.
선택적으로, 상기 제 2 반도체 패키지를 준비하는 단계는, 상기 제 2 기판의 외부 접속 전극을 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성시키되 상기 두 줄 중 바깥쪽 외부 접속 전극과 안쪽 외부 접속 전극이 지그재그로 엇갈리도록 형성시키는 단계를 포함할 수 있다. 이 때, 상기 리드 프레임은 리드 프레임 지지부와 그 내부에 형성된 천공부, 상기 리드 프레임의 천공부 내주를 따라 바깥쪽 외부 접속 전극에 대응되는 제 1 리드선, 안쪽 외부 접속 전극에 대응되고 상기 제 1 리드선보다 긴 제 2 리드선을 포함하고, 제 1 리드선과 제 2 리드선이 교대로 반복 되어 상기 천공부 내주에 형성되는 것일 수 있다.
상기 리드 프레임에 제 2 반도체 패키지를 부착하는 방법은 전도성 수지, 전도성 테이프 또는 솔더링에 의해 수행될 수 있다.
선택적으로, 상기 제 1 기판의 외부 접속 전극은 상기 제 1 기판을 관통하는 홀의 형태로 형성될 수 있고, 이 때, 상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 상기 리드선으로 전기적으로 접속시키는 단계는 상기 리드선이 상기 제 1 기판의 외부 접속 전극을 관통하여 상기 POP 패키지가 실장될 외부 기판에 접속할 수 있도록 형성시키는 단계를 포함할 수 있다. 이 때, 상기 제 1 기판의 외부 접속 전극을 관통한 상기 리드선의 말단은 걸-윙 형, J형, 또는 직립형이 될 수 있다.
선택적으로, 상기 POP 패키지가 외부 기판에 접속될 수 있도록 상기 제 1 반도체 패키지의 외부 접속 전극에 솔더볼을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1은 본 발명의 일 실시예에 따른 POP 패키지를 나타낸다.
본 발명의 POP 패키지는 외부 접속 전극(120)이 구비된 제 1 기판(110)과 상기 제 1 기판(110) 위에 실장된 제 1 반도체 칩(140)을 포함하는 제 1 반도체 패키지(100)를 포함한다. 상기 제 1 반도체 칩(140)은 상기 제 1 기판(110)과 와이어 본딩으로 전기적으로 연결되고 몰딩(130)에 의해 고정될 수 있다.
또한, 본 발명의 POP 패키지는 외부 접속 전극(220)이 구비된 제 2 기판(210)과 상기 제 2 기판(210) 위에 실장된 제 2 반도체 칩(240)을 포함하는 제 2 반도체 패키지(200)를 포함한다. 상기 제 2 반도체 칩(240)은 상기 제 2 기판(210)과 와이어 본딩으로 전기적으로 연결되고 몰딩(230)에 의해 고정될 수 있다. 또한, 상기 외부 접속 전극(220)은 상기 제 2 기판(210)의 하면(210a)으로부터 약간 돌출된 형태일 수 있다.
상기 제 1 반도체 패키지(100) 및 상기 제 2 반도체 패키지(200)의 제조 방법은 알려진 통상의 반도체 패키지 제조 방법에 따라 제조할 수 있다. 즉, 기판 위에 반도체 칩을 부착한 후 와이어 본딩을 형성하고, 봉지 수지를 이용하여 몰딩함으로써 제조할 수 있다. 그러나, 이러한 방법에만 한정되는 것은 아니다.
제 2 반도체 패키지(200)는 상기 제 1 반도체 패키지(100)의 상부에 위치하며, 제 1 기판(110)의 외부 접속 전극(120)은 제 2 기판(210)의 외부 접속 전극(220)과 리드선(300)으로 연결된다.
상기 리드선(300)은 도 2a 및 도 2b에 각각 나타낸 바와 같이, 단면이 직사각형과 같은 다각형인 바(bar) 형태(300a 참조)일 수도 있고, 단면이 원형인 핀(pin) 형태(300b 참조)일 수도 있다. 상기 리드선(300)의 길이는 제 1 반도체 패키지의 높이에 따라 적절히 선택될 수 있으며 특별히 한정되지 않는다.
상기 제 1 반도체 패키지(100)는 자신의 하부에 위치하는 주 기판(미도시)과 제 1 기판(110)의 외부 접속 전극(110)을 통하여 전기적으로 접속될 수 있다. 상기 외부 접속 전극(110)과 상기 주 기판과의 접속은, 예를 들면, 솔더볼을 이용하여 접속될 수 있지만 여기에 한정되지 않는다.
선택적으로, 상기 리드선(300)의 형태는 도 3a에 나타낸 것과 같을 수 있다. 도 3a에 나타낸 바와 같이, 상기 리드선(310)은 상기 제 2 기판(210)의 외부 접속 전극(220)과 접속하는 지점에서 상기 제 2 기판(210)의 하면(210a)과 실질적으로 평행하게 연결될 수 있다. 이는 후술하는 제조 방법상의 특징에 기인하는 것이다. 또한, 상기 리드선(310)은 상기 제 2 기판(210)의 외부까지 연장된 후 제 1 반도체 패키지(100)가 위치하는 방향으로 절곡된다. 절곡되는 정도를 도 3b를 참조하여 설명하면, 절곡되는 각도 θ는 90도 일 수 있고, 둔각일 수 있다. 그러나, 상기 각도가 너무 크면 제 1 반도체 패키지와 제 2 반도체 패키지를 결합하는 데 있어서 지나치게 많은 공간이 요구되므로 90도 내지 120도인 것이 바람직하다.
본 발명의 다른 실시예에 따르면, 상기 제 1 기판(110)의 외부 접속 전극(120)은 도 4a에 나타낸 바와 같이 제 1 기판(110)을 관통하는 홀(120b)의 형태로 형성될 수 있다. 즉, 제 1 기판(110)을 관통하는 홀(120b)을 먼저 형성한 후, 상기 홀(120b)의 내면을 도포하는 외부 접속 전극(120a)을 형성할 수 있다. 상기 홀(120b)의 내면을 도포한 외부 접속 전극(120a)은 상기 제 1 기판(110)의 상면과 하면 쪽으로 일부 연장될 수 있다. 상기 외부 접속 전극(120)은 상기 제 1 기판(110) 위에 형성된 회로(미도시)의 말단과 연결될 수 있다. 도 4b는 리드선(300)이 제 1 기판(110)의 외부 접속 전극(120)과 결합된 형태를 나타낸다. 도 4b를 참조하면, 리드선(300)이 외부 접속 전극(120)의 내부로 삽입되고, 예를 들면, 솔더(122)로 외부 접속 전극(120)과 전기적으로 접속된다.
상기 리드선(300)은 상기 제 1 기판(110)의 외부 접속 전극(120)을 이와 같이 관통하여 충분히 더 연장될 수 있고, 이와 같이 연장된 리드선은, 예를 들면, 주 기판(main board)과 같은 외부 기판과 전기적으로 접속될 수 있다. 도 5는 상기 리드선(300)이 상기 제 1 기판(110)의 외부 접속 전극(120)을 관통하여 외부 기판(400)의 접속 전극(410)에 직접 접속되는 모습을 나타낸다. 상기 접속 전극(410)은 상기 외부 기판(400) 위에 형성된 회로(미도시)의 말단과 연결될 수 있다.
선택적으로, 상기 제 1 기판(110)의 외부 접속 전극(120')과 외부 기판(400)의 접속 전극(410)은, 예를 들면, 솔더볼(124)을 통하여 더 접속될 수도 있다.
상기 리드선(300)은 상기 외부 기판(400)의 접속 전극(410)과 도 5에 나타낸 바와 같이 직립형으로 접속될 수도 있지만, 도 6a 및 도 6b에 나타낸 바와 같이 걸-윙(gull-wing) 형이나 J 형으로 접속될 수도 있다.
선택적으로, 본 발명의 다른 실시예에 따르면, 상기 제 2 기판(210)의 외부 접속 전극(220)이 상기 제 2 기판(210)의 하면(210a)에 외주를 따라 두 줄로 형성되고, 바깥쪽 외부 접속 전극과 안쪽 외부 접속 전극이 지그재그로 엇갈리도록 형성될 수 있다. 도 7a는 상기 제 2 기판(210)의 하면을 나타낸 도면이다. 도 7a를 참조하면, 제 2 기판(210)의 하면(210a)에 외주(211)를 따라 외부 접속 전극(220)이 바깥쪽 외부 접속 전극(220b)과 안쪽 외부 접속 전극(220a)의 두 줄로 형성된다. 특히, 바깥쪽 외부 접속 전극(220b)과 안쪽 외부 접속 전극(220a)은 서로 지그재그로 엇갈리게 형성된다. 이와 같이 지그재그로 엇갈리게 형성되면, 도 7b에 나타낸 바와 같이 안쪽 외부 접속 전극(220a)에 연결된 리드선도 바깥쪽 외부 접속 전극(220b)에 연결된 리드선과 접촉되지 않으면서 제 1 반도체 패키지(100)와 연결될 수 있는 장점이 있다.
선택적으로, 본 발명의 다른 실시예에 따르면, 제 2 기판(210)의 외부 접속 전극(220)이 상기 제 2 기판(210)의 하면(210a)에 외주를 따라 두 줄(220a, 220b)로 형성되고, 상기 두 줄 중 바깥쪽 외부 접속 전극(220b)과 상기 제 2 기판(210)의 하면(210a)에 평행하게 접속되는 리드선(300)이 제 2 기판(210)의 외부까지 연장되어 제 1 반도체 패키지(100)가 위치하는 방향으로 절곡된 후 제 1 기판(110)의 외부 접속 전극(120)에 접속되고, 상기 두 줄 중 안쪽 외부 접속 전극(220a)과 상기 제 2 기판(210)의 하면(210a)에 평행하게 접속되는 리드선(300)이 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판(110)의 외부 접속 전극(120)에 접속된다.
도 8은 상기 실시예를 개략적으로 나타낸 측면도이다. 도 8을 참조하면 상기 제 2 반도체 패키지(200)의 하면(210a)에는 외부 접속 전극(220)이 두 줄(220a, 220b)로 형성된다. 상기 두 줄의 외부 접속 전극(220a, 220b)은 도 7a에 나타낸 바와 유사하지만 안쪽 외부 접속 전극(220a)과 바깥쪽 외부 접속 전극(220b)이 지그재그로 위치할 필요는 없다.
상기 안쪽 외부 접속 전극(220a)에 대응되어 접속되는 제 1 리드선(300a)과 상기 바깥쪽 외부 접속 전극(220b)에 대응되어 접속되는 제 2 리드선(300b)은 각각 제 2 기판(210)의 하면(210a)과 평행하게 연장된다. 그런 후 상기 제 1 리드선(300a) 및 제 2 리드선(200b)은 제 1 반도체 패키지(100)가 위치하는 방향으로 절곡되어 제 1 기판(110)의 외부 접속 전극(120)과 접속된다.
선택적으로, 상기 리드선들(300a, 300b)의 전체 또는 적어도 일부분은 상기 제 1 기판(110)을 관통하여 상기 제 1 반도체 패키지(100) 및 제 2 반도체 패키지(200)를 포함하는 POP 패키지가 실장되는 외부 기판까지 연장되어 상기 외부 기판 상의 접속 전극에 접속될 수 있다.
이상의 실시예들에서, 상기 POP 패키지에 실장되는 제 1 반도체 패키지 및 제 2 반도체 패키지 중의 적어도 하나는 멀티칩 패키지(MCP: multi-chip package)일 수 있다.
이하에서는, 이상에서 설명한 본 발명의 일 실시예에 따른, POP 패키지의 제조 방법을 도면을 참조하여 설명한다.
먼저, 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)를 준비한다. 상기 제 1 반도체 패키지(100)는 제 1 기판(110)과 상기 제 1 기판(110) 위에 실장된 제 1 반도체 칩(140)을 포함한다. 상기 제 1 기판(110)은 외부 접속 전극(120)을 구비한다. 상기 제 1 반도체 칩(140)은, 예를 들면, 와이어 본딩을 통해 상기 제 1 기판(110)에 실장될 수 있지만 이 방법에만 한정되는 것은 아니다. 상기 제 2 반도체 패키지(200)도 상기 제 1 반도체 패키지(100)와 동일한 방법에 의해 준비될 수 있다. 상기 제 1 반도체 패키지(100) 및 제 2 반도체 패키지(200)는 도 1, 3a, 5 또는 8을 참조하여 형성할 수 있다.
그런 후, 도 9에 나타낸 바와 같이 상기 제 2 기판(210)의 외부 접속 전극(220)과 리드선(300)을 대응시켜 전기적으로 접속시키고, 상기 제 2 반도체 패키지(200)를 제 1 반도체 패키지(100) 위에 위치시키고, 상기 리드선과 제 1 기판(110)의 외부 접속 전극(120)을 전기적으로 접속시킴으로써 상기 제 1 기판(110)의 외부 접속 전극(120)과 제 2 기판(210)의 외부 접속 전극(220)을 전기적으로 접속시킨다.
선택적으로, 상기 제 2 기판(210)의 외부 접속 전극(220)과 리드선(300)을 대응시켜 전기적으로 접속시키는 단계는 다음과 같을 수 있다(도 10a 내지 도 10e 참조).
먼저 도 10a 및 도 10b를 참조하면, 제 2 반도체 패키지(200)의 외부 접속 전극에 대응되는 리드선(510)이 형성된 리드 프레임(500)을 준비하여 제 2 반도체 패키지(200)의 하부에 위치시킨다. 도 10c는 도 10b의 단면을 나타낸 그림이다. 도 10c에 나타낸 바와 같이, 리드선(510)의 말단에 제 2 기판(210)의 외부 접속 전극(220)을 부착시킨다. 상기 부착 방법은, 예를 들면, 전도성 수지, 전도성 테이프 또는 솔더를 이용할 수 있지만 여기에 한정되지 않는다.
그런 후, 도 10c의 A 위치에 해당하는 지점을 절단하여 리드선(300)이 부착된 제 2 반도체 패키지(200)를 리드 프레임(500)으로부터 분리해 낸다(도 10d). 그런 후, 도 10e에 나타낸 바와 같이 리드선(300)을 절곡시켜 하부에 위치하게 될 제 1 반도체 패키지(100)와 결합이 가능하도록 한다.
도 10a 내지 도 10e에는 하나의 리드 프레임에 하나의 반도체 패키지를 장착시켜 리드선을 형성하는 방법을 나타내었지만, 도 10a에 나타낸 것과 같은 리드 프레임이 여러 개 수평으로 반복 연결되고 여기에 여러 개의 반도체 패키지를 동시에 장착시켜 리드선을 형성함으로써 한 번에 여러 개의 반도체 패키지에 리드선을 형성할 수도 있다.
선택적으로, 상기 제 2 반도체 패키지를 준비하는 단계가 상기 제 2 기판의 외부 접속 전극을 제 2 기판의 하면에 외주를 따라 두 줄로 형성시키는 단계를 포함할 수 있다. 이와 같이 외부 접속 전극이 제 2 기판의 하면에 외주를 따라 두 줄로 형성된 모습은 도 7a에 나타난 바와 같이 형성될 수 있지만 반드시 지그재그로 형성될 필요는 없다. 상기 두 줄의 외부 접속 전극 중 바깥쪽에 위치하는 것을 제 1 외부 접속 전극(220b), 안쪽에 위치하는 것을 제 2 외부 접속 전극(220a)으로 정의한다.
이와 같이 외부 접속 전극(220)이 두 줄로 형성될 때, 리드선(300)을 대응되는 외부 접속 전극(220)에 접속시키는 방법은 다음과 같다. 먼저, 도 11에 나타낸 것과 같은 리드 프레임을 준비한다. 즉, 상기 리드 프레임(600)은 리드 프레임 지지부와 그 내부에 형성된 천공부(640)와, 상기 천공부(640)의 중심에 위치하는 패드부(620), 상기 패드부(620)를 리드 프레임 지지부(650)에 연결하여 지지하는 브리지(630), 상기 천공부(640) 내주를 따라 제 1 외부 접속 전극에 대응되는 제 1 리드선(610b), 상기 패드부(620)의 외주를 따라 제 2 외부 접속 전극에 대응되는 제 2 리드선(610a)을 포함한다.
상기 리드 프레임(600)의 위에는 도 11의 이점쇄선으로 나타낸 바와 같이 제 2 반도체 패키지(200)가 안착되게 되는데, 제 2 반도체 패키지의 제 1 외부 접속 전극은 제 1 리드선(610b), 특히 도 11의 B 부분과 접합되고, 제 2 외부 접속 전극은 제 2 리드선(610a), 특히 도 11의 A 부분과 접합된다.
도 12는 도 11의 XII-XII 선을 따른 측단면도이다. 도 12를 참조하면, 제 2 반도체 패키지(200)의 제 1 외부 접속 전극(220b)에 리드 프레임(600)의 제 1 리드선(610b)이 대응되어 접속되고, 제 2 외부 접속 전극(220a)에 리드 프레임(600)의 제 2 리드선(610a)이 대응되어 접속된다.
그런 후, 제 1 리드선(610b)의 제 2 반도체 패키지(200) 바깥쪽을 향하는 말단(도 12의 C 부분)과 제 2 리드선(610a)의 제 2 반도체 패키지(200) 안쪽을 향하는 말단(도 12의 D 부분)을 절단한다. 이와 같이 절단하면 도 13에 나타낸 것과 같이 리드선(610a, 610b)이 각 외부 접속 전극(220a, 220b)에 형성된다.
그런 후, 상기 리드선(610a, 610b)을 제 1 반도체 패키지가 위치하는 방향(도 13에서는 아래쪽 방향)으로 절곡하여 제 1 반도체 패키지와 결합할 수 있다. 상기 리드선(610a, 610b)을 절곡하는 방법은 종래에 알려진 방법을 이용할 수 있으며 특별히 한정되지 않는다.
선택적으로, 상기 제 2 기판(210)의 외부 접속 전극(220)을 상기 제 2 기판(210)의 하면에 외주를 따라 두 줄로 형성시키되 상기 두 줄 중 바깥쪽 외부 접속 전극(220)과 안쪽 외부 접속 전극(220)이 지그재그로 엇갈리도록 형성시킴으로 써 제 2 반도체 패키지(200)를 준비할 수 있다.
상기와 같이 제 2 반도체 패키지(200)를 준비하면, 선택적으로, 도 14에 나타낸 것과 같은 리드 프레임(700)을 이용하여 리드선을 형성할 수 있다. 도 14를 참조하면, 상기 리드 프레임(700)은 리드 프레임 지지부(750)와 그 내부에 형성된 천공부(740), 상기 리드 프레임(700)의 천공부(740) 내주를 따라 제 2 반도체 패키지(200)의 바깥쪽 외부 접속 전극에 대응되는 제 1 리드선(710b), 안쪽 외부 접속 전극에 대응되고 상기 제 1 리드선(710b)보다 긴 제 2 리드선(710a)을 포함한다. 특히, 상기 제 1 리드선(710b)과 제 2 리드선(710a)은 교대로 반복되어 상기 천공부(740) 내주를 따라 형성된다.
상기 리드 프레임(700)에 제 2 반도체 패키지(200)를 결합하고, 상기 리드선(710a, 710b)을 상기 리드 프레임 지지부(750)로부터 분리함으로써 제 2 반도체 패키지(200)에 리드선(710a, 710b)을 형성할 수 있다. 그런 후, 상기 리드선(710a, 710b)을 제 1 반도체 패키지(100)가 위치하는 쪽으로 절곡함으로써 제 2 반도체 패키지(200)와 제 1 반도체 패키지(100)를 결합할 수 있다.
이상에서와 같이 결합된 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)는 하나의 POP 패키지를 이루어 외부 기판 상에 장착된다. 상기 POP 패키지를 외부 기판 상에 장착하기 위해서는 제 1 반도체 패키지(100)에 형성된 외부 접속 전극과 외부 기판 상에 형성된 접속 전극을 솔더볼 등을 이용하여 연결할 수 있다. 선택적으로, POP 패키지의 제 1 반도체 패키지(100)는 외부 기판과, 제 2 반도체 패키지(200)와 제 1 반도체 패키지(100)를 연결하는 리드선(300)이 제 1 반도체 패키지(100)를 관통하여 외부 기판까지 연장됨으로써 상호 결합될 수 있다(도 5 참조).
즉, 제 1 기판(110)의 외부 접속 전극(120)이 상기 제 1 기판(110)을 관통하는 홀의 형태로 형성되고, 상기 제 1 기판(110)의 외부 접속 전극(120) 및 제 2 기판(210)의 외부 접속 전극(220)을 상기 리드선(300)으로 전기적으로 접속시킬 때 상기 리드선(300)이 상기 제 1 기판(110)의 외부 접속전극(120)을 관통하여 상기 POP 패키지가 실장될 외부 기판에 접속될 수 있도록 형성하는 것이다.
이 때, 상기 제 1 기판의 외부 접속 전극을 관통한 리드선의 말단이 걸-윙형, J형, 또는 직립형으로 형성될 수 있다(도 5, 도 6a 및 도 6b 참조).
또한, 여기에 아울러 상기 제 1 반도체 패키지(100)는 외부 기판과 솔더볼(124) 등을 통하여 직접 접속될 수도 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명의 POP 패키지와 그의 제조 방법을 이용함으로써, 하부에 위치하는 반도체 패키지가 두꺼워지더라도 단락의 염려가 없고, 제조 후에 반도체 패키지의 휨에 의한 변형에 충분히 견딜 수 있는 POP 패키지 및 그의 제조 방법을 제공하는 효과가 있다.

Claims (18)

  1. 외부 접속 전극이 구비된 제 1 기판과 상기 제 1 기판 위에 실장된 제 1 반도체 칩을 포함하는 제 1 반도체 패키지;
    외부 접속 전극이 구비된 제 2 기판과 상기 제 2 기판 위에 실장된 제 2 반도체 칩을 포함하고, 상기 제 1 반도체 패키지 위에 위치하는 제 2 반도체 패키지; 및
    상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 전기적으로 접속시키는 리드선;
    을 포함하는 POP(package-on-package) 패키지.
  2. 제 1 항에 있어서, 상기 리드선이 상기 제 2 기판의 하면과 평행하게 상기 제 2 기판의 외부 접속 전극과 접속되어 제 2 기판의 외부까지 연장되고, 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속되는 것을 특징으로 하는 POP 패키지.
  3. 제 1 항에 있어서, 상기 제 1 기판의 외부 접속 전극이 상기 제 1 기판을 관통하는 홀(hole)의 형태로 형성되고, 상기 리드선이 상기 제 1 기판의 외부 접속 전극을 관통하여 상기 POP 패키지가 실장될 외부 기판에 접속할 수 있도록 된 것을 특징으로 하는 POP 패키지.
  4. 제 3 항에 있어서, 상기 리드선의 말단이 걸-윙(gull-wing) 형, J형, 또는 직립형인 것을 특징으로 하는 POP 패키지.
  5. 제 1 항에 있어서, 상기 리드선이 바(bar) 또는 핀(pin) 타입인 것을 특징으로 하는 POP 패키지.
  6. 제 1 항에 있어서, 상기 제 2 기판의 외부 접속 전극이 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성되고, 상기 두 줄 중 바깥쪽 외부 접속 전극과 안쪽 외부 접속 전극이 지그재그로 엇갈리도록 형성된 것을 특징으로 하는 POP 패키지.
  7. 제 1 항에 있어서, 상기 제 2 기판의 외부 접속 전극이 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성되고,
    상기 두 줄 중 바깥쪽 외부 접속 전극과 상기 제 2 기판의 하면에 평행하게 접속되는 리드선이 제 2 기판의 외부까지 연장되어 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속되고,
    상기 두 줄 중 안쪽 외부 접속 전극과 상기 제 2 기판의 하면에 평행하게 접속되는 리드선이 제 1 반도체 패키지 방향으로 절곡된 후 제 1 기판의 외부 접속 전극에 접속되는 것을 특징으로 하는 POP 패키지.
  8. 제 1 항에 있어서, 상기 POP 패키지가 실장되는 기판과 접속하기 위한 솔더볼이 상기 제 1 반도체 패키지의 외부 접속 전극에 적어도 하나 이상 구비된 것을 특징으로 하는 POP 패키지.
  9. 제 1 항에 있어서, 상기 제 1 반도체 패키지 및 제 2 반도체 패키지 중의 적어도 하나가 멀티칩 패키지(MCP: multi-chip package)인 것을 특징으로 하는 POP 패키지.
  10. 외부 접속 전극이 구비된 제 1 기판과 상기 제 1 기판 위에 실장된 제 1 반도체 칩을 포함하는 제 1 반도체 패키지를 준비하는 단계;
    외부 접속 전극이 구비된 제 2 기판과 상기 제 2 기판 위에 실장된 제 2 반도체 칩을 포함하는 제 2 반도체 패키지를 준비하는 단계;
    상기 제 2 기판에 구비된 외부 접속 전극과 전기적으로 접속하는 리드선을 제 2 반도체 패키지에 형성시키는 단계; 및
    상기 제 2 반도체 패키지를 상기 제 1 반도체 패키지의 위에 위치시키고, 상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 상기 리드선으로 전기적으로 접속시키는 단계;
    를 포함하는 POP 패키지의 제조 방법.
  11. 제 10 항에 있어서, 상기 리드선을 제 2 반도체 패키지에 형성시키는 단계 가,
    상기 제 2 반도체 패키지의 외부 접속 전극에 대응하는 복수개의 리드선이 형성된 리드 프레임에 제 2 반도체 패키지를 부착하는 단계;
    상기 리드선을 상기 리드 프레임으로부터 분리하는 단계; 및
    상기 제 1 반도체 패키지와 제 2 반도체 패키지를 적층하였을 때 상기 제 1 반도체 패키지가 위치하는 방향으로 상기 리드선을 절곡하는 단계;
    를 포함하는 POP 패키지의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 2 반도체 패키지를 준비하는 단계가 상기 제 2 기판의 외부 접속 전극을 제 2 기판의 하면에 외주를 따라 두 줄로 형성시키는 단계를 포함하고, 상기 두 줄 중 바깥쪽 외부 접속 전극을 제 1 외부 접속 전극, 안쪽 외부 접속 전극을 제 2 외부 접속 전극으로 정의할 때,
    상기 리드 프레임이 리드 프레임 지지부와 그 내부에 형성된 천공부, 상기 천공부의 중심에 위치하는 패드부, 상기 패드부를 리드 프레임에 연결하여 지지하는 브리지, 상기 리드 프레임의 천공부 내주를 따라 제 1 외부 접속 전극에 대응되는 제 1 리드선, 상기 패드부의 외주를 따라 제 2 외부 접속 전극에 대응되는 제 2 리드선을 포함하고,
    상기 리드선을 상기 리드 프레임으로부터 분리하는 단계가 상기 제 1 리드선의 제 2 반도체 패키지 바깥쪽을 향하는 말단을 절단하는 단계 및 상기 제 2 리드선의 제 2 반도체 패키지 안쪽을 향하는 말단을 절단하는 단계를 포함하는 것을 특 징으로 하는 POP 패키지의 제조 방법.
  13. 제 11 항에 있어서, 상기 제 2 반도체 패키지를 준비하는 단계가, 상기 제 2 기판의 외부 접속 전극을 상기 제 2 기판의 하면에 외주를 따라 두 줄로 형성시키되 상기 두 줄 중 바깥쪽 외부 접속 전극과 안쪽 외부 접속 전극이 지그재그로 엇갈리도록 형성시키는 단계를 포함하는 것을 특징으로 하는 POP 패키지의 제조 방법.
  14. 제 13 항에 있어서, 상기 리드 프레임이 리드 프레임 지지부와 그 내부에 형성된 천공부, 상기 리드 프레임의 천공부 내주를 따라 바깥쪽 외부 접속 전극에 대응되는 제 1 리드선, 안쪽 외부 접속 전극에 대응되고 상기 제 1 리드선보다 긴 제 2 리드선을 포함하고, 제 1 리드선과 제 2 리드선이 교대로 반복되어 상기 천공부 내주에 형성되는 것을 특징으로 하는 POP 패키지의 제조 방법.
  15. 제 11 항에 있어서, 상기 리드 프레임에 제 2 반도체 패키지를 부착하는 방법이 전도성 수지, 전도성 테이프 또는 솔더링에 의해 수행되는 것을 특징으로 하는 POP 패키지의 제조 방법.
  16. 제 10 항에 있어서, 상기 제 1 기판의 외부 접속 전극이 상기 제 1 기판을 관통하는 홀의 형태로 형성되고,
    상기 제 1 기판의 외부 접속 전극 및 제 2 기판의 외부 접속 전극을 상기 리드선으로 전기적으로 접속시키는 단계가, 상기 리드선이 상기 제 1 기판의 외부 접속 전극을 관통하여 상기 POP 패키지가 실장될 외부 기판에 접속할 수 있도록 형성시키는 단계를 포함하는 것을 특징으로 하는 POP 패키지의 제조 방법.
  17. 제 16 항에 있어서, 상기 제 1 기판의 외부 접속 전극을 관통한 상기 리드선의 말단이 걸-윙 형, J형, 또는 직립형인 것을 특징으로 하는 POP 패키지의 제조 방법.
  18. 제 10 항에 있어서, 상기 POP 패키지가 외부 기판에 접속될 수 있도록 상기 제 1 반도체 패키지의 외부 접속 전극에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 POP 패키지의 제조 방법.
KR1020060085881A 2006-09-06 2006-09-06 Pop 패키지 및 그의 제조 방법 KR20080022452A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060085881A KR20080022452A (ko) 2006-09-06 2006-09-06 Pop 패키지 및 그의 제조 방법
US11/851,284 US7723834B2 (en) 2006-09-06 2007-09-06 POP package and method of fabricating the same
US12/698,352 US20100136745A1 (en) 2006-09-06 2010-02-02 Pop package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060085881A KR20080022452A (ko) 2006-09-06 2006-09-06 Pop 패키지 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080022452A true KR20080022452A (ko) 2008-03-11

Family

ID=39150345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060085881A KR20080022452A (ko) 2006-09-06 2006-09-06 Pop 패키지 및 그의 제조 방법

Country Status (2)

Country Link
US (2) US7723834B2 (ko)
KR (1) KR20080022452A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041180B2 (en) 2013-06-10 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
KR20160129407A (ko) 2015-04-30 2016-11-09 하나 마이크론(주) 팬 아웃 패키지, 팬 아웃 pop 패키지 및 그 제조 방법
KR20170002944A (ko) 2015-06-30 2017-01-09 삼성전기주식회사 리드프레임 및 이를 포함하는 적층 패키지 모듈

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
EP2259777A2 (en) * 2008-02-28 2010-12-15 BIAL - Portela & Ca., S.A. Pharmaceutical composition for poorly soluble drugs
US7888181B2 (en) * 2008-09-22 2011-02-15 Stats Chippac, Ltd. Method of forming a wafer level package with RDL interconnection over encapsulant between bump and semiconductor die
US8546189B2 (en) 2008-09-22 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package with top and bottom solder bump interconnection
KR20100104373A (ko) * 2009-03-17 2010-09-29 삼성전자주식회사 적층형 반도체 패키지 장치
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8404518B2 (en) * 2009-12-13 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP2012069764A (ja) * 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
KR101712043B1 (ko) * 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US8531021B2 (en) 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
CN102637678A (zh) * 2011-02-15 2012-08-15 欣兴电子股份有限公司 封装堆栈装置及其制法
JP2015146384A (ja) 2014-02-03 2015-08-13 イビデン株式会社 プリント配線板
US10079222B2 (en) * 2016-11-16 2018-09-18 Powertech Technology Inc. Package-on-package structure and manufacturing method thereof
US10600679B2 (en) * 2016-11-17 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10002821B1 (en) * 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
WO2019066986A1 (en) * 2017-09-30 2019-04-04 Intel Corporation STACK OF NON-TSV CHIPS USING PLATED PILLARS / CROSSING MOLD INTERCONNECTION
KR102404058B1 (ko) 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04129258A (ja) * 1990-09-20 1992-04-30 Nec Yamagata Ltd 表面実装型半導体装置
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
KR100277882B1 (ko) 1998-11-07 2001-02-01 김영환 고집적회로 반도체 패키지 스택 및 그 제조방법
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
TW459315B (en) 1999-04-06 2001-10-11 Walsin Advanced Electronics Stack-up chip packaging
US6487078B2 (en) * 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
JP3722209B2 (ja) * 2000-09-05 2005-11-30 セイコーエプソン株式会社 半導体装置
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7190062B1 (en) * 2004-06-15 2007-03-13 Amkor Technology, Inc. Embedded leadframe semiconductor package
JP2005072190A (ja) 2003-08-22 2005-03-17 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR20060068971A (ko) 2004-12-17 2006-06-21 주식회사 하이닉스반도체 적층 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041180B2 (en) 2013-06-10 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
KR20160129407A (ko) 2015-04-30 2016-11-09 하나 마이크론(주) 팬 아웃 패키지, 팬 아웃 pop 패키지 및 그 제조 방법
KR20170002944A (ko) 2015-06-30 2017-01-09 삼성전기주식회사 리드프레임 및 이를 포함하는 적층 패키지 모듈

Also Published As

Publication number Publication date
US20080054437A1 (en) 2008-03-06
US20100136745A1 (en) 2010-06-03
US7723834B2 (en) 2010-05-25

Similar Documents

Publication Publication Date Title
KR20080022452A (ko) Pop 패키지 및 그의 제조 방법
US7132315B2 (en) Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
JP3797992B2 (ja) 半導体装置
US20080164586A1 (en) Thin semiconductor package having stackable lead frame and method of manufacturing the same
JP2002110898A (ja) 半導体装置
US6753599B2 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
US6642082B2 (en) Method for manufacturing a resin-sealed semiconductor device
US20090020859A1 (en) Quad flat package with exposed common electrode bars
US7777308B2 (en) Integrated circuit packages including sinuous lead frames
US20090039509A1 (en) Semiconductor device and method of manufacturing the same
US20110309483A1 (en) Semiconductor Device
US6803648B1 (en) Integrated circuit packages with interconnects on top and bottom surfaces
JP5378643B2 (ja) 半導体装置及びその製造方法
KR100281298B1 (ko) 볼그리드어레이용리드프레임과,그것을이용한반도체장치및그제조방법
US20080157305A1 (en) Chip package structure
KR100772103B1 (ko) 적층형 패키지 및 그 제조 방법
US20020135050A1 (en) Semiconductor device
US20070241438A1 (en) Strip format of package board and array of the same
JP2007221133A (ja) 集積回路パッケージ
JP5217291B2 (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP2008091734A (ja) 半導体装置およびその製造方法
JP2003007954A (ja) 樹脂封止型半導体装置の製造方法
JP4466341B2 (ja) 半導体装置及びその製造方法、並びにリードフレーム
KR100384335B1 (ko) 반도체패키지와 그 제조방법
US20090079045A1 (en) Package structure and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080328

Effective date: 20081020