JP2008091734A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008091734A
JP2008091734A JP2006272364A JP2006272364A JP2008091734A JP 2008091734 A JP2008091734 A JP 2008091734A JP 2006272364 A JP2006272364 A JP 2006272364A JP 2006272364 A JP2006272364 A JP 2006272364A JP 2008091734 A JP2008091734 A JP 2008091734A
Authority
JP
Japan
Prior art keywords
semiconductor device
external electrode
electrode portion
protruding
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006272364A
Other languages
English (en)
Inventor
Rie Hirao
里栄 平尾
Naoki Fujitani
尚樹 藤谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006272364A priority Critical patent/JP2008091734A/ja
Publication of JP2008091734A publication Critical patent/JP2008091734A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4945—Wire connectors having connecting portions of different types on the semiconductor or solid-state body, e.g. regular and reverse stitches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85191—Translational movements connecting first both on and outside the semiconductor or solid-state body, i.e. regular and reverse stitches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体素子（ＬＳＩ）のエッジと金属ワイヤの接続、あるいは金属ワイヤ間の接触を回避して半導体素子の誤動作を防止することができる半導体装置を提供する。
【解決手段】外部電極部および電極パッド部を２段・千鳥状に配置する場合、外部電極部のうち、ＬＳＩ２の搭載領域から遠い外側列の外部電極部４上に突起電極部５を設ける。そして、ＬＳＩ２の電極パッド部３のうち、ＬＳＩ２の周縁に近い外側列の電極パッド部３を、低ループ形状の金属ワイヤ６ａにより、ＬＳＩ２の搭載領域から近い内側列の外部電極部４に接続し、ＬＳＩ２の周縁から遠い内側列の電極パッド部３を、高ループ形状の金属ワイヤ６ｂにより、ＬＳＩ２の搭載領域から遠い外側列の外部電極部４に接続する。
【選択図】図１

Description

本発明は、半導体素子（以下、ＬＳＩと呼ぶ。）を搭載する半導体装置およびその製造方法に関する。
ＬＳＩを搭載した半導体パッケージ（半導体装置）は、携帯機器やオーディオデジタル機器等に広く搭載されている。以下、図１０を用いて、従来の半導体パッケージのワイヤボンドの接続形態について説明する。
図１０は、従来の半導体装置のワイヤボンドの接続形態を示す断面模式図である。図１０において、１は配線基板、２はＬＳＩ、３は電極パッド部、４は外部電極部、６は金属ワイヤである。
この従来の半導体装置は、配線基板１の一方の面（以下、主面と称す。）の略中央部にＬＳＩ２が搭載されており、そのＬＳＩ２の配線基板１側とは反対側の面（以下、上面と称す。）には、複数の電極パッド部３がＬＳＩ２の周縁に沿って１列に形成されている。また、配線基板１の主面には、複数の外部電極部４がＬＳＩ２を取り囲むように１列に形成されている。また、金属ワイヤ６は、電極パッド部３と外部電極部４とを電気的に接続する。
従来、この半導体パッケージのように、外部電極部４および電極パッド部３を同列に並べて配置する場合、ＬＳＩ２のエッジ部に接触しないように、注意しながら金属ワイヤを形成していた。しかしながら、近年、動作周波数が益々高周波数化し、ワイヤ長が短くなってきており、ＬＳＩのエッジ部に接触しないように金属ワイヤを形成することが困難となってきた。そのため、金属ワイヤとＬＳＩのエッジが接続し、ＬＳＩが誤動作するという問題があった。
一方、近年、ＬＳＩの高性能化により、ＬＳＩの多ピン化・狭パッドピッチ化が進展し、ＬＳＩが実装されるパッケージ基板側のワイヤボンド用の外部電極部も多ピン化・狭ピッチ化している。
従来、このＬＳＩの多ピン化・狭パッドピッチ化によるワイヤ間の接触を防止するために、ＬＳＩ側の電極バッド部および基板側の外部電極部を２段・千鳥状に配置していたが、ＬＳＩの多ピン化・狭パッドピッチ化が益々進展してきたため、このように電極バッド部および外部電極部を２段・千鳥状に配置するだけでは隣接するワイヤ間で接触が起き、ＬＳＩが誤動作するという問題があった。そこで、以下で説明するパッケージ構造が提案されている。
図１１（ａ）は従来の半導体装置のワイヤボンドの接続形態を示す断面模式図、図１１（ｂ）は、従来の半導体装置の外部電極部を平面視したときの拡大模式図である。図１１において、１は配線基板、２はＬＳＩ、３は電極パッド部、４は外部電極部、６ａは低ループ形状の金属ワイヤ、６ｂは高ループ形状の金属ワイヤである。
この従来の半導体装置は、配線基板１の主面の略中央部にＬＳＩ２が搭載されており、そのＬＳＩ２の上面には、複数の電極パッド部３がＬＳＩ２の周縁に沿って２段・千鳥状に整列配置されている。一方、配線基板１の主面は、図１１（ａ）に示すように段付き形状となっており、低い方の内側段と高い方の外側段のそれぞれに複数の外部電極部４が形成され、これら外部電極部４がＬＳＩ２の搭載領域を取り囲むように２段・千鳥状に整列配置されている。つまり、低い方の内側段には、２段・千鳥状に整列配置された外部電極部のうち、ＬＳＩ２の搭載領域から近い内側列の外部電極部４が形成され、高い方の外側段には、ＬＳＩ２の搭載領域から遠い外側列の外部電極部４が形成される。
２段・千鳥状に整列配置された電極パッド部３のうち、ＬＳＩ２の周縁に近い外側列の電極パッド部３は、低ループ形状の金属ワイヤ６ａにより、低い位置の外部電極部４に接合（接続）され、ＬＳＩ２の周縁から遠い内側列の電極パッド部３は、高ループ形状の金属ワイヤ６ｂにより、高い位置の外部電極部４に接合（接続）される。
このように従来は、２段・千鳥状に外部電極部および電極パッド部を配置する場合、配線基板を段付き形状にして、内側列の外部電極部を低い位置に配置し、外側列の外部電極部を高い位置に配置することでワイヤ間のクリアランスを確保していた（このような段付き形状の配線基板は、例えば特許文献１に記載されている。）。しかしながら、この従来の半導体パッケージの構造では、配線基板を段付き形状に形成する必要があり、コストが高くなるという問題があった。
特開２００３−９２３７７号公報
本発明は、上記問題点に鑑み、外部電極部上に突起電極部を形成し、その突起電極部に金属ワイヤの他端を接続（接合）することにより、低コストで、半導体素子（ＬＳＩ）のエッジと金属ワイヤの接続、あるいは金属ワイヤ間の接触を回避でき、半導体素子の誤動作を防止できる半導体装置およびその製造方法を提供することを目的とする。
本発明の請求項１記載の半導体装置は、配線基板と、前記配線基板の一方の面に搭載された半導体素子と、前記半導体素子の配線基板側とは反対側の面に形成された複数の電極パッド部と、前記配線基板の前記一方の面の前記半導体素子が搭載されている領域外に形成された複数の外部電極部と、少なくとも１つ以上の前記外部電極部上に形成された突起電極部と、前記電極パッド部に一端が接続し、他端が前記外部電極部もしくは前記突起電極部の少なくともいずれか一方に接続する複数本の金属ワイヤと、を具備することを特徴とする。
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部には、金属ワイヤが複数本接続していることを特徴とする。
また、本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部は、外部電極部と金属ワイヤとの接続部分上に重ねて形成されており、その接続部分上に重ねて形成された突起電極部に少なくとも１本以上の他の金属ワイヤが接続されていることを特徴とする。
また、本発明の請求項４記載の半導体装置は、請求項１記載の半導体装置であって、前記突起電極部は、少なくとも１つ以上の導電性突起部材を重ねて形成されていることを特徴とする。
また、本発明の請求項５記載の半導体装置は、請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部は複数の導電性突起部材を重ねて形成されており、その導電性突起部材の少なくとも１つ以上に金属ワイヤが少なくとも１本以上接続されていることを特徴とする。
また、本発明の請求項６記載の半導体装置の製造方法は、配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、外部電極部と電極パッド部とを電気的に接続するに際し、その外部電極部上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする。
また、本発明の請求項７記載の半導体装置の製造方法は、配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部に対して２つ以上の電極パッド部を電気的に接続するに際し、その外部電極部上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と各電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする。
また、本発明の請求項８記載の半導体装置の製造方法は、配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部に対して２つ以上の電極パッド部を電気的に接続するに際し、その２つ以上の電極パッド部のうちの１つと外部電極部とを金属ワイヤで接続し、その金属ワイヤと外部電極部との接続部分上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と残りの電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする。
また、本発明の請求項９記載の半導体装置の製造方法は、請求項６ないし８のいずれかに記載の半導体装置の製造方法であって、前記突起電極部は、少なくとも１つ以上の導電性突起部材を重ねて形成することを特徴とする。
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法であって、少なくとも１つ以上の導電性突起部材を形成するごとに、その最上部の導電性突起部材と少なくとも１つ以上の電極パッド部とを金属ワイヤで接続することを特徴とする。
本発明によれば、低コストで、半導体素子（ＬＳＩ）のエッジと金属ワイヤの接続、あるいは金属ワイヤ間の接触を低減でき、半導体素子の誤動作を低減できる。すなわち、例えば外部電極部および電極パッド部を同列に並べて配置する場合には、全ての外部電極部上に突起電極部を設けることにより、金属ワイヤと半導体素子のエッジとの接続による半導体素子の誤動作を低減することができる。また、例えば、外部電極部および電極パッド部を２段・千鳥状に配置する場合には、外側列の外部電極部上に突起電極部を設けることにより、ワイヤ間での接触による半導体素子の誤動作を低減することができる。また、配線基板を段付き形状に形成する場合に比べて低コストにできる。
（実施の形態１）
以下、図面を参照して本発明の実施の形態１における半導体装置、および半導体装置の製造方法について説明する。
図１（ａ）は本実施の形態１における半導体装置のワイヤボンドの接続形態を示す断面模式図、図１（ｂ）は本実施の形態１における半導体装置の外部電極部を平面視したときの拡大模式図である。図１において、１は配線基板、２は半導体素子であるＬＳＩ、３は電極パッド部、４は外部電極部、５は突起電極部、６ａ、６ｂは金属ワイヤであり、当該半導体装置は、配線基板１と、配線基板１の一方の面（以下、主面と称す。）に搭載されたＬＳＩ２と、ＬＳＩ２の配線基板１側とは反対側の面（以下、上面と称す。）に形成された複数の電極パッド部３と、配線基板１の主面のＬＳＩ２が搭載されている領域外に形成された複数の外部電極部４と、少なくとも１つ以上の外部電極部４上に形成された突起電極部５と、電極パッド部３に一端が接続（接合）し、他端が外部電極部４もしくは突起電極部５の少なくともいずれか一方に接続（接合）する複数本の金属ワイヤ６ａ、６ｂと、を具備する。
詳しくは、図１（ａ）に示すように、ＬＳＩ２は配線基板１の主面の略中央部に搭載されており、その上面には複数の電極パッド部３がＬＳＩ２の周縁に沿って２段・千鳥状に形成されている。また、配線基板１の主面には複数の外部電極部４がＬＳＩ２の搭載領域を取り囲むように２段・千鳥状に形成されている。また、外部電極部４のうち、ＬＳＩ２の搭載領域から遠い外側列の外部電極部４上には突起電極部５が形成されている。
また、電極パッド部３のうち、ＬＳＩ２の周縁に近い外側列の電極パッド部３には、低ループ形状の金属ワイヤ６ａの一端が接続（接合）している。その金属ワイヤ６ａの他端は、図１（ｂ）に示すように、外部電極部４のうち、ＬＳＩ２の搭載領域に近い内側列の外部電極部４上に接続（接合）している。一方、電極パッド部３のうち、ＬＳＩ２の周縁から遠い内側列の電極パッド部３には、高ループ形状の金属ワイヤ６ｂの一端が接続（接合）している。その金属ワイヤ６ｂの他端は、図１（ｂ）に示すように、突起電極部５に接続（接合）している。
続いて、この半導体装置の製造方法について、図２を用いて説明する。図２は本実施の形態１における半導体装置の製造方法を示す工程断面図である。但し、図１に基づいて説明した部材と同一の部材には同一の符号を付して、説明を省略する。図２において、７はキャピラリである。
本実施の形態１における半導体装置の製造方法は、配線基板１上に搭載されたＬＳＩ２上の複数の電極パッド部３と配線基板１上の複数の外部電極部４とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、外部電極部４と電極パッド部３とを電気的に接続するに際し、その外部電極部４上に突起電極部５を形成した後、その突起電極部５と電極パッド部４とを金属ワイヤで接続する工程を含む。
詳しくは、まず、ＬＳＩ２の上面に形成された電極パッド部３のうち、ＬＳＩ２の周縁に近い外側列の電極パッド部３に、キャピラリ７により金属ワイヤ６ａの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下して、金属ワイヤ６ａの他端部を、ＬＳＩ２の搭載領域に近い内側列の外部電極部４に接続（接合）する（図２（ａ）参照）。
次に、ＬＳＩ２の搭載領域から遠い外側列の外部電極部４のうち、上記工程で金属ワイヤ６ａが接続（接合）された外部電極部４に隣接する外部電極部４上に、キャピラリ７により導電性突起部材を１個形成することで、突起電極部５を形成する（図２（ｂ）参照）。導電性突起部材は、外部電極部４上でボールボンドを行い、少しワイヤを引き出しておいてすぐにボールにこすり付け、ワイヤを引きちぎることで形成できる。
次に、ＬＳＩ２の周縁から遠い内側列の電極パッド部３のうち、上記工程で金属ワイヤ６ａが接続（接合）された電極パッド部３に隣接する電極パッド部３に、キャピラリ７により金属ワイヤ６ｂの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。ここで、金属ワイヤ６ｂのループ高さ（金属ワイヤの円弧の頂点と配線基板表面との間の距離）を金属ワイヤ６ａのループ高さよりも高くする。続いて、金属ワイヤ６ｂの他端部を、上記工程で形成された突起電極部５の頭頂部に接続（接合）する（図２（ｃ）参照）。
その後は、上記３つの工程を繰り返して、２段・千鳥状に整列配置された電極パッド部３および外部電極部４を金属ワイヤ６ａ、６ｂを介して電気的に接続していく。なお、外側列の全ての外部電極部上に突起電極部を予め形成しておいてもよい。
また、本実施の形態１では、電極パッド部および外部電極部が２段・千鳥状に整列配置されている場合を例に説明したが、２段に限るものではなく、３段以上の場合にも適用できる。この場合、突起電極部は、ＬＳＩの搭載領域に近いものから徐々に高くなるように形成する。突起電極部の高さを変更するには、例えば複数の導電性突起部材を重ねて形成すればよい。また、この場合、ループ高さは３種類以上となる。また、ＬＳＩ２の搭載領域に近い内側列の外部電極部にも突起電極部を形成し、その突起電極部よりも高い突起電極部を外側列の外部電極部に形成するようにしてもよい。
以上のように、本実施の形態１によれば、突起電極部を形成することで、隣接するワイヤ間のループ高さの差を大きくでき、隣接するワイヤ間のクリアランスを確保できるので、隣接するワイヤ間の接触を低減することができ、ＬＳＩの誤動作を低減することができる。
また、配線基板を段付き形状に形成する場合と比べて低コストとなる。すなわち、配線基板を段状にするためには、ニッケル層や、外部電極となる金や、レジストなどの形成・エッチング等の工程を何度も繰り返すか、あるいは段状の基板を作り張り合わせる必要がある。これに対して突起電極の形成は、ワイヤボンド工程でワイヤボンドの一環として行え、新たな設備等を必要とせず、工程数も増えない。このように、工程数や、設備、作業面から、突起電極部を形成するほうが低コストになる。
なお突起電極部（導電性突起部材）の形状は、バンプ形状などとする。また突起電極部（導電性突起部材）の形成方法としては、ボールボンド法以外にも、例えば、突起電極部を作りたい場所で基板のコア材などを重ねてあらかじめ突起電極部となる要因（外部電極部の突起）を作っておき、その上にニッケルや金メッキを行うことで突起電極部を形成してもよい。
また、配線基板は、例えば有機基板、セラミック基板、リードフレームであってもよい。また、２段・千鳥構造の場合であっても、隣接するワイヤ間のクリアランスを確保できれば、ループ高さは２種類に限らず３種類以上あってもよい。また、突起電極部の高さも複数種類あってもよい。
また、電極パッド部や外部電極部の配置は多段千鳥構造以外の配置でもよい。以下、図面を参照して、本発明の実施の形態１における半導体装置の多段千鳥構造以外の例ついて説明する。図３は本実施の形態１における半導体装置の他例のワイヤボンドの接続形態を示す断面模式図である。但し、前述した部材と同一の部材には同一符号を付して、説明を省略する。
この半導体装置は、ＬＳＩ２の上面にその周縁に沿って電極パッド部３が１列に形成され、配線基板１の主面に外部電極部４がＬＳＩ２の搭載領域を取り囲むように１列に形成されており、全ての外部電極部４上に突起電極部５が形成されている点が前述した半導体装置と異なる。なお、ループ高さを１種類としているが、複数種類あってもよい。
この半導体装置の製造方法について説明する。まず、外部電極部４上に、キャピラリ７により導電性突起部材を１個形成することで、突起電極部５を形成する。次に、電極パッド部３に、キャピラリ７により金属ワイヤ６の一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。続いて、金属ワイヤ６の他端部を、上記工程で形成された突起電極部５の頭頂部に接続（接合）する。その後は、上記の工程を繰り返して、１列に整列配置された電極パッド部３および外部電極部４を金属ワイヤ６を介して電気的に接続していく。なお、予め全ての外部電極部上に突起電極部を形成しておいてもよい。
以上のように、図３に示す半導体装置によれば、突起電極部を形成することで、金属ワイヤのループ高さを高く保つことができ、金属ワイヤとＬＳＩのエッジ間のクリアランスを確保できるので、金属ワイヤとＬＳＩの接触を低減することができ、ＬＳＩの誤動作を低減することができる。
（実施の形態２）
以下、図面を参照して本発明の実施の形態２における半導体装置、および半導体装置の製造方法について説明する。但し、前述の実施の形態１で説明した部材と同一の部材には同一符号を付して、説明を省略する。
図４（ａ）は本実施の形態２における半導体装置のワイヤボンドの接続形態を示す断面模式図である。但し、右側半分を示している。また、図４（ｂ）は本実施の形態２における半導体装置の外部電極部の拡大断面模式図である。ここでは、電極パッド部および外部電極部が１列に整列配置されている場合を例にして、説明する。
本実施の形態２における半導体装置は、少なくとも１つ以上の突起電極部５が、外部電極部４と低ループ形状の金属ワイヤ６ａとの接続部分上に重ねて形成されており、その突起電極部５の頭頂部に高ループ形状の金属ワイヤ６ｂが接続（接合）している点が前述の実施の形態１と異なる。
続いて、この半導体装置の製造方法について、図５を用いて説明する。図５は本実施の形態２における半導体装置の製造方法を示す工程断面図である。但し、前述の実施の形態１で説明した部材と同一の部材には同一の符号を付して、説明を省略する。
本実施の形態２における半導体装置の製造方法は、配線基板１上に搭載されたＬＳＩ２上の複数の電極パッド部３と配線基板１上の複数の外部電極部４とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部４に対して２つの電極パッド部３を電気的に接続するに際し、その２つの電極パッド部３のうちの１つと外部電極部４とを金属ワイヤで接続し、その金属ワイヤと外部電極部４との接続部分上に突起電極部５を形成した後、その突起電極部５と残りの電極パッド部３とを金属ワイヤで接続する工程を含む。
詳しくは、まず、ＬＳＩ２の上面に形成された電極パッド部３に、キャピラリ７により金属ワイヤ６ａの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下して、金属ワイヤ６ａの他端部を外部電極部４に接続（接合）する（図５（ａ）参照）。
次に、上記工程で接続された金属ワイヤ６ａと外部電極部４の接続部分上に重ねて、キャピラリ７により導電性突起部材を１個形成することで、突起電極部５を形成する（図５（ｂ）参照）。
次に、他の電極パッド部３に、キャピラリ７により金属ワイヤ６ｂの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。ここで、金属ワイヤ６ｂのループ高さを金属ワイヤ６ａのループ高さよりも高くする。続いて、金属ワイヤ６ｂの他端部を、上記工程で形成された突起電極部５の頭頂部に接続（接合）する（図５（ｃ）参照）。
なお、本実施の形態２では、ループ高さについては、前述の実施の形態１と同様に３種類以上あってもよい。また、電極パッド部３および外部電極部４が１列に整列配置されている場合を例に説明したが、前述の実施の形態１と同様に多段千鳥状に整列配置されている場合などにも適用できる。また、導電性突起部材を１個形成することで突起電極部５を形成したが、複数の導電性突起部材を重ねて形成してもよい。また、突起電極部の高さは複数種類あってもよい。
以上のように、金属ワイヤと外部電極部との接続部分上に突起電極部を形成して、その突起電極部に他の金属ワイヤを接続（接合）することで、外部電極部のピッチが狭かったり短かったりする場合でも、同一の外部電極部に複数本の金属ワイヤを接続（接合）することが可能となる。また、ワイヤリング時に、同一の外部電極部へ接続（接合）している複数本のワイヤ同士が接触し、その接触により互いのループ形状が変形することも防止できる。
なお、金属ワイヤと外部電極部の接続部分上に導電性突起部材を重ねて形成する場合において、少なくとも１つ以上の導電性突起部材を形成するごとに、その最上部の導電性突起部材に金属ワイヤを接続（接合）することで、同一の外部電極部へ３本以上の金属ワイヤを接続（接合）してもよい。
（実施の形態３）
以下、図面を参照して本発明の実施の形態３における半導体装置、および半導体装置の製造方法について説明する。但し、前述の実施の形態１、２で説明した部材と同一の部材には同一符号を付して、説明を省略する。
図６（ａ）は本実施の形態３における半導体装置のワイヤボンドの接続形態を示す断面模式図である。但し、右側半分を示している。また、図６（ｂ）は本実施の形態３における半導体装置の外部電極部の拡大断面模式図である。図６において、５ａは導電性突起部材である。ここでは、電極パッド部および外部電極部が１列に整列配置されている場合を例にして、説明する。
本実施の形態３における半導体装置は、突起電極部５が複数の導電性突起部材５ａを重ねて形成され、その突起電極部５の頭頂部に金属ワイヤ６を接続（接合）している点が前述の実施の形態１、２と異なる。
続いて、この半導体装置の製造方法について、図７を用いて説明する。図７は本実施の形態３における半導体装置の製造方法を示す工程断面図である。但し、前述の実施の形態１、２で説明した部材と同一の部材には同一の符号を付して、説明を省略する。
まず、外部電極部４上に、キャピラリ７により導電性突起部材５ａを１個形成する（図７（ａ）参照）。次に、その導電性突起部材５ａ上に重ねてさらに導電性突起部材５ａを形成して、突起電極部５を形成する（図７（ｂ）参照）。
次に、電極パッド部３に、キャピラリ７により金属ワイヤ６の一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。続いて、金属ワイヤ６の他端部を、上記工程で形成された突起電極部５の頭頂部に接続（接合）する（図７（ｃ）参照）。
本実施の形態３によれば、金属ワイヤとＬＳＩ２のエッジ間のクリアランスをより多く確保でき、金属ワイヤとＬＳＩの接触をより低減することができ、ＬＳＩの誤動作をより低減することができる。
なお、本実施の形態３では導電性突起部材を２個重ねる場合について説明したが、無論、３個以上重ねてもよい。また、電極パッド部３および外部電極部４が１列に整列配置されている場合を例に説明したが、前述の実施の形態１と同様に多段千鳥状に整列配置されている場合などにも適用できる。また、突起電極部の高さは複数種類あってもよい。
（実施の形態４）
以下、図面を参照して本発明の実施の形態４における半導体装置、および半導体装置の製造方法について説明する。但し、前述の実施の形態１ないし３で説明した部材と同一の部材には同一符号を付して、説明を省略する。
図８（ａ）は本実施の形態４における半導体装置のワイヤボンドの接続形態を示す断面模式図である。但し、右側半分を示している。また、図８（ｂ）は本実施の形態４における半導体装置の外部電極部の拡大断面模式図、図８（ｃ）は本実施の形態４における半導体装置の外部電極部を平面視したときの拡大模式図である。ここでは、電極パッド部および外部電極部が１列に整列配置されている場合を例にして、説明する。本実施の形態４における半導体装置は、突起電極部５の頭頂部に２本の金属ワイヤ６ａ、６ｂが接続（接合）している点が前述の実施の形態１ないし３と異なる。
続いて、この半導体装置の製造方法について、図９を用いて説明する。図９は本実施の形態４における半導体装置の製造方法を示す工程断面図である。但し、前述の実施の形態１ないし３で説明した部材と同一の部材には同一の符号を付して、説明を省略する。
本実施の形態４における半導体装置の製造方法は、配線基板１上に搭載されたＬＳＩ２上の複数の電極パッド部３と配線基板１上の複数の外部電極部４とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部４に対して２つの電極パッド部３を電気的に接続するに際し、その外部電極部４上に突起電極部５を形成した後、その突起電極部５と各電極パッド部３とを金属ワイヤで接続する工程を含む。
詳しくは、まず、外部電極部４上に、キャピラリ７により導電性突起部材を１個形成することで、突起電極部５を形成する（図９（ａ）参照）。次に、電極パッド部３に、キャピラリ７により金属ワイヤ６ａの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。続いて、金属ワイヤ６ａの他端部を、上記工程で形成された突起電極部５の頭頂部に接続（接合）する（図９（ｂ）参照）。
次に、他の電極パッド部３に、キャピラリ７により金属ワイヤ６ｂの一端部を接続（接合）する。続いて、キャピラリ７が、ＬＳＩ２上面から垂直上側方向へ、またはＬＳＩ２から遠ざかる上方向へ移動し、その後、弧を描いて斜めに降下する。ここで、金属ワイヤ６ｂのループ高さを金属ワイヤ６ａのループ高さよりも高くする。続いて、金属ワイヤ６ｂの他端部を、上記工程で突起電極部５に接続（接合）された金属ワイヤ６ａの突起電極部５との接続部分に重ねて接続（接合）する（図９（ｃ）参照）。
本実施の形態４によれば、同一の外部電極部上に接続（接合）している複数本の金属ワイヤとＬＳＩのエッジ間のクリアランスをより多く確保でき、金属ワイヤとＬＳＩの接触をより低減することができ、ＬＳＩの誤動作をより低減することができる。
なお、本実施の形態４では突起電極部に２本の金属ワイヤを重ねて接続（接合）する場合について説明したが、無論、３本以上重ねてもよい。また、本実施の形態４では、ループ高さについては、前述の実施の形態１と同様に３種類以上あってもよい。
また、電極パッド部３および外部電極部４が１列に整列配置されている場合を例に説明したが、前述の実施の形態１と同様に多段千鳥状に整列配置されている場合などにも適用できる。また、導電性突起部材を１個形成することで突起電極部５を形成したが、複数の導電性突起部材を重ねて形成してもよい。また、突起電極部の高さは複数種類あってもよい。
また、この実施の形態４を前述の実施の形態１ないし３に適用することができる。特に、実施の形態２、３に適用する場合には、少なくとも１つ以上の導電性突起部材を形成するごとに、その最上部の導電性突起部材に金属ワイヤを少なくとも１本以上接続（接合）するようにしてもよい。
本発明にかかる半導体装置およびその製造方法は、低コストで、半導体素子（ＬＳＩ）のエッジと金属ワイヤの接続、あるいは金属ワイヤ間の接触を回避して半導体素子の誤動作を防止することができ、半導体パッケージが組み込まれる携帯機器やオーディオデジタル機器等に有用である。
本発明の実施の形態１における半導体装置のワイヤボンドの接続形態を示す図であり、（ａ）は同半導体装置の断面模式図、（ｂ）は同半導体装置の外部電極部を平面視したときの拡大模式図 本発明の実施の形態１における半導体装置の製造方法を示す工程断面図 本発明の実施の形態１における半導体装置のワイヤボンドの接続形態の他例を示す断面模式図 本発明の実施の形態２における半導体装置のワイヤボンドの接続形態を示す図であり、（ａ）は同半導体装置の断面模式図、（ｂ）は同半導体装置の外部電極部の拡大断面模式図 本発明の実施の形態２における半導体装置の製造方法を示す工程断面図 本発明の実施の形態３における半導体装置のワイヤボンドの接続形態を示す図であり、（ａ）は同半導体装置の断面模式図、（ｂ）は同半導体装置の外部電極部の拡大断面模式図 本発明の実施の形態３における半導体装置の製造方法を示す工程断面図 本発明の実施の形態４における半導体装置のワイヤボンドの接続形態を示す図であり、（ａ）は同半導体装置の断面模式図、（ｂ）は同半導体装置の外部電極部の拡大断面模式図、（ｃ）は同半導体装置の外部電極部を平面視したときの拡大模式図 本発明の実施の形態４における半導体装置の製造方法を示す工程断面図 従来の半導体装置のワイヤボンドの接続形態を示す断面模式図 従来の半導体装置のワイヤボンドの接続形態の他例を示す図であり、（ａ）は同半導体装置の断面模式図、（ｂ）は同半導体装置の外部電極部を平面視したときの拡大模式図
符号の説明
１ 配線基板
２ ＬＳＩ（半導体素子）
３ 電極パッド部
４ 外部電極部
５ 突起電極部
５ａ 導電性突起部材
６、６ａ、６ｂ 金属ワイヤ
７ キャピラリ

Claims (10)

  1. 配線基板と、
    前記配線基板の一方の面に搭載された半導体素子と、
    前記半導体素子の配線基板側とは反対側の面に形成された複数の電極パッド部と、
    前記配線基板の前記一方の面の前記半導体素子が搭載されている領域外に形成された複数の外部電極部と、
    少なくとも１つ以上の前記外部電極部上に形成された突起電極部と、
    前記電極パッド部に一端が接続し、他端が前記外部電極部もしくは前記突起電極部の少なくともいずれか一方に接続する複数本の金属ワイヤと、
    を具備することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部には、金属ワイヤが複数本接続していることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部は、外部電極部と金属ワイヤとの接続部分上に重ねて形成されており、その接続部分上に重ねて形成された突起電極部に少なくとも１本以上の他の金属ワイヤが接続されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、前記突起電極部は、少なくとも１つ以上の導電性突起部材を重ねて形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、少なくとも１つ以上の前記突起電極部は複数の導電性突起部材を重ねて形成されており、その導電性突起部材の少なくとも１つ以上に金属ワイヤが少なくとも１本以上接続されていることを特徴とする半導体装置。
  6. 配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、外部電極部と電極パッド部とを電気的に接続するに際し、その外部電極部上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする半導体装置の製造方法。
  7. 配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部に対して２つ以上の電極パッド部を電気的に接続するに際し、その外部電極部上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と各電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする半導体装置の製造方法。
  8. 配線基板上に搭載された半導体素子上の複数の電極パッド部と前記配線基板上の複数の外部電極部とを金属ワイヤを介して電気的に接続して半導体装置を製造する方法であって、１つの外部電極部に対して２つ以上の電極パッド部を電気的に接続するに際し、その２つ以上の電極パッド部のうちの１つと外部電極部とを金属ワイヤで接続し、その金属ワイヤと外部電極部との接続部分上に突起電極部を形成しながら、あるいは形成した後、その突起電極部と残りの電極パッド部とを金属ワイヤで接続する工程を含むことを特徴とする半導体装置の製造方法。
  9. 請求項６ないし８のいずれかに記載の半導体装置の製造方法であって、前記突起電極部は、少なくとも１つ以上の導電性突起部材を重ねて形成することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法であって、少なくとも１つ以上の導電性突起部材を形成するごとに、その最上部の導電性突起部材と少なくとも１つ以上の電極パッド部とを金属ワイヤで接続することを特徴とする半導体装置の製造方法。
JP2006272364A 2006-10-04 2006-10-04 半導体装置およびその製造方法 Withdrawn JP2008091734A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006272364A JP2008091734A (ja) 2006-10-04 2006-10-04 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006272364A JP2008091734A (ja) 2006-10-04 2006-10-04 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2008091734A true JP2008091734A (ja) 2008-04-17

Family

ID=39375561

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006272364A Withdrawn JP2008091734A (ja) 2006-10-04 2006-10-04 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2008091734A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283650A (ja) * 2009-06-05 2010-12-16 Daishinku Corp 圧電発振器
EP2603929A4 (en) * 2010-08-10 2017-05-03 Cypress Semiconductor Corporation Stitch bump stacking design for overall package size reduction for multiple stack

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283650A (ja) * 2009-06-05 2010-12-16 Daishinku Corp 圧電発振器
EP2603929A4 (en) * 2010-08-10 2017-05-03 Cypress Semiconductor Corporation Stitch bump stacking design for overall package size reduction for multiple stack

Similar Documents

Publication Publication Date Title
JP5032623B2 (ja) 半導体記憶装置
US7042071B2 (en) Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
KR20080022452A (ko) Ｐｏｐ 패키지 및 그의 제조 방법
US20060240599A1 (en) Method of manufacturing a semiconductor device
JP2002110898A (ja) 半導体装置
JP2008034567A (ja) 半導体装置及びその製造方法
JP5393986B2 (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
JP5405749B2 (ja) 半導体装置の配線基板、半導体装置、電子装置およびマザーボード
JP5164490B2 (ja) 半導体装置及びその製造方法
JP2009099905A (ja) 半導体装置
JP2007150144A (ja) 半導体装置およびその製造方法
US20070215993A1 (en) Chip Package Structure
JP2008091734A (ja) 半導体装置およびその製造方法
US20180331023A1 (en) Lead frame
JP4435074B2 (ja) 半導体装置およびその製造方法
JP2010087403A (ja) 半導体装置
KR100772103B1 (ko) 적층형 패키지 및 그 제조 방법
JP2007173655A (ja) 半導体装置
JP2007149809A (ja) 半導体装置およびその製造方法
JP5593156B2 (ja) 半導体装置及びその製造方法
JP2013026291A (ja) 半導体装置
JP2006186282A (ja) 半導体装置およびその製造方法
JP2004363224A (ja) 半導体チップの接続構造
JP2010073747A (ja) ワイヤボンディング方法及び半導体装置
JP3887620B2 (ja) 半導体素子及び半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090812

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110916

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110921