JP2005072190A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 ＰＯＰ構造を有し、量産に適した半導体装置の製造方法および半導体装置を提供する。
【解決手段】 ベース基板５１上に、第１の半導体パッケージ１１を同時に複数個配列する。次に、第２の半導体パッケージ３１を複数個同時にベース基板５１に配列する。さらに、第１の半導体パッケージ１１と第２の半導体パッケージ３１とを少なくとも１個ずつ含むように、ベース基板５１を切断線８１に沿って分割することで、ＰＯＰ構造を有する半導体装置を製造する。
【選択図】 図７

Description

この発明は、半導体装置の製造方法および半導体装置に関し、より特定的には、一対の半導体パッケージを上下に重ねて実装する、半導体装置の製造方法および半導体装置に関する。

従来から、半導体パッケージの実装面積を削減するため、ＰＯＰ（package onpackage）構造と呼ばれる、一対の半導体パッケージを上下に重ねて実装する構造が提案されている。このような構造を有する半導体装置としては、たとえば、特許文献１に記載されているようなものがある。
特開平１１−３１７４９７号公報

しかし、ＰＯＰ構造を有する半導体装置を量産するための製造方法はまだ確立されていない。

上記特許文献１でも、１個のＰＯＰ構造を有する半導体装置を製造する方法は開示されているが、ＰＯＰ構造を有する半導体装置を、量産する場合を考慮した製造方法や半導体装置の構造については開示されていない。

したがって、この発明は、上記課題を解決するためになされたものであり、ＰＯＰ構造を有し、量産に適した半導体装置の製造方法および半導体装置を提供することを目的とする。

この発明に基づいた半導体装置の製造方法に従えば、第１および第２のランド群を複数組備えるベース基板上で、それぞれ対応する位置に、外部と接続するための第１の電極群を有する第１の半導体パッケージを複数個配列し、それぞれの上記第１の半導体パッケージの上記第１の電極群と上記ベース基板の上記第１のランド群とを電気的に接続する第１の半導体パッケージ実装工程を備えている。また、それぞれの上記第１の半導体パッケージの上方に少なくともその一部が重複するように、外部と接続するための第２の電極群を有する第２の半導体パッケージを複数個配列し、それぞれの上記第２の半導体パッケージの上記第２の電極群と上記ベース基板上の上記第２のランド群とを電気的に接続する第２の半導体パッケージ実装工程を備えている。さらに、上記第１の半導体パッケージと上記第２の半導体パッケージとを少なくとも１個ずつ含むように、上記ベース基板を分割する分割工程を備えている。

この発明の基づいた半導体装置に従えば、外部に接続するための第１の電極群を有する第１の半導体パッケージと、上記第１の半導体パッケージの上方に少なくともその一部が重複するように配設され、外部に接続するための第２の電極群を有する第２の半導体パッケージと、上記第１および第２の電極群がそれぞれ接続される第１および第２のランド群を有し、第１の半導体パッケージの下方に位置する基板とを備えている。

上記第１の電極群は上記第１の半導体パッケージの底面に設けられており、上記第１の電極群を構成する各電極と、上記基板の第１のランド群を構成する各ランドとは、上下方向に少なくとも一部が重なるように位置している。上記第２の電極群は、上記第２の半導体パッケージの側面から突出した複数のアウターリードにより構成され、上記アウターリードの先端は、上記基板の上記第２のランド群を構成する各ランドと接続されている。

本発明に係る半導体装置の製造方法によると、半導体パッケージを実装する工程におけるタクトタイムを削減することができる。また、半導体パッケージを実装する工程においては、分割した後の基板より大型のベース基板を用いるので、これらの製造工程におけるハンドリングが容易になる。これらにより、半導体装置を効率的に量産することができる。

本発明に係る半導体装置によると、第１の半導体パッケージと基板とは、第１の半導体パッケージ下面の電極を用いて電気的な接続を行ない、第２の半導体パッケージと基板とは、第２の半導体パッケージの側面から突出したアウターリードからなる電極により電気的な接続を行なうことで、量産に適した半導体装置を構成することができる。

（実施の形態１）
以下、実施の形態１における半導体装置およびその製造方法について、図１から１０を参照して説明する。なお、図１は、本実施の形態における半導体装置の構造を示す正面図である。図２は、第１の半導体パッケージとして好適な、半導体パッケージの一例を示す一部を切欠いた斜視図である。図３は、第２の半導体パッケージとして好適な、半導体パッケージの一例を示す、一部を切欠いた斜視図である。図４は、図３におけるIV−IV矢視断面図である。図５は、本実施の形態における第１の半導体パッケージ実装工程を示す正面図である。図６は、第１の半導体パッケージ実装工程を示す斜視図である。図７は、第２の半導体パッケージ実装工程を示す正面図である。図８は、第２の半導体パッケージを実装した状態を示す平面図である。図９および図１０は、異なる形状のベース基板を示す斜視図である。

図１を参照して、半導体装置１の構造の概略について説明する。本実施の形態の半導体装置１は、ＰＯＰ（package on package）構造を有している。すなわち、半導体装置１は、外部に接続するための第１の電極群１２を有する第１の半導体パッケージ１１を備えている。また、半導体装置１は、第１の半導体パッケージ１１の上方に重複するように、第２の半導体パッケージ３１を備えている。第２の半導体パッケージ３１は、外部に接続するための第２の電極群３２を有している。

第１の半導体パッケージ１１および第２の半導体パッケージ３１は、基板５５に実装されている。基板５５は、第１および第２の電極群１２，３２がそれぞれ接続される第１および第２のランド群６１，６４を有している。

第１の電極群１２は、第１の半導体パッケージ１１の底面１４に設けられている。第１の電極群１２は、第１の電極群１２を構成する各電極１３が、基板５５の第１のランド群６１を構成する各ランド６２と、上下方向にちょうど重なるように位置している。第２の電極群３２は、第２の半導体パッケージ３１の側面から突出した複数のアウターリード３３により構成されている。アウターリード３３の先端は、基板５５の第２のランド群６４を構成する各ランド６５と接続されている。

以下に、この半導体装置の構造について詳細に説明する。

図２を参照して、第１の半導体パッケージ１１の構造について説明する。この第１の半導体パッケージ１１は、その底面１４にはんだボールからなる電極１３を複数個配列し、この電極１３により外部に接続するＢＧＡ（ball grid array）パッケージである。図２は、第１の半導体パッケージ１１を底面１４の側から見た図である。

第１の半導体パッケージ１１の底面１４は、エポキシ樹脂などで構成された絶縁基板により構成されている。絶縁基板の底面（図２の上面）には、前述のように、複数のはんだボールからなる電極１３が設けられている。電極は、この実施の形態では、底面１４の外周に沿って２列に配列されている。電極１３の配列は、第１の半導体パッケージ１１の機能等に応じて適宜変更することができる。この複数の電極１３により、第１の電極群１２が構成されている。

第１の半導体パッケージ１１の内部には、半導体チップ１５が封止樹脂１７に封止されて設けられている。半導体チップ１５の底面（図２の上面）には、複数のはんだボールからなるバンプ１６が設けられている。バンプ１６は、図示しない電極および配線を介して、第１の半導体パッケージ１１の底面１４に設けられた、電極１３に電気的に接続している。

この第１の半導体パッケージ１１は、上述のように基板５５の上面に実装される。そのとき、第１の半導体パッケージ１１の底面１４に設けられた電極１３は、基板５５の上面に設けられた第１のランド群６１を構成するランド６２に、それぞれ電気的に接続される（図１参照）。このように、第１の電極群１２は、第１の半導体パッケージ１１の下面に設けられ、直接基板５５の第１のランド群６１に接続される。したがって、第１の半導体パッケージ１１の平面的な範囲から電極などが横方向に突出することが無い。

本実施の形態では、上述のように、第１の半導体パッケージ１１をＢＧＡパッケージで構成しているが、第１の半導体パッケージ１１をＬＧＡ（land grid array）パッケージにより構成してもよい。ＬＧＡパッケージで構成する場合には、第１の半導体パッケージ１１の底面１４に複数のパッドを設け、このパッドの表面に、ＢＧＡパッケージのはんだボールからなる電極１３に代えて、はんだペーストおよび電極パッドからなる電極を配設する。ＬＧＡパッケージにおいては、このはんだペーストを介して電極パッドを第１のランド群６１を構成するランド６２に電気的に接続する。上述した第１の半導体パッケージ１１の構造は、一例であって、第１の半導体パッケージの構造はこれに限定されるものではない。

図３および図４を用いて、第２の半導体パッケージの構造について説明する。ここでは、第２の半導体パッケージ３１として、ＴＳＯＰ（thin small outline package）と呼ばれる構造の半導体パッケージを用いている。このＴＳＯＰにおいては、図３および図４に示すように、ダイパッド３５上に半導体チップ３６が配設されている。半導体チップ３６の上面には、図示しないパッドが設けられている。このパッドには、アウターリード３３に連続するインナーリード３４の端部３４ａが金線３７を介して接続されている。

アウターリード３３の内側に連続するインナーリード３４は、図示するように、半導体チップ３６の上方にまで延びている。これにより、通常の半導体パッケージのように、半導体チップ３６の外側に半導体チップ３６のパッドに接続するための電極を設ける必要が無い。これにより第２の半導体パッケージ３１の面積は、通常の半導体パッケージより小さいものとなっている。一方、インナーリード３４が、半導体チップ３６の幅方向中央部付近まで延びているので、封止樹脂３８の厚みを最小限にすることができる。これにより、第２の半導体パッケージ３１の厚みは、通常の半導体パッケージより小さいものとなっている。

このように、ＴＳＯＰと呼ばれる構造により第２の半導体パッケージ３１を構成することで、実装面積が小さく、厚みが薄い第２の半導体パッケージ３１を構成でき、実装密度を向上させることができる。本実施の形態のようなＰＯＰ構造の半導体装置を構成した場合には、さらにその実装密度を向上させることができる。

アウターリード３３は半導体パッケージ３１の側面に突出して設けられている。複数個のアウターリード３３により第２の電極群３２が構成されている。アウターリード３３は、第２の半導体パッケージ３１の下方に位置する第１の半導体パッケージ１１を受け入れるスペースを確保するため、その高さ方向の長さを、長くしている。

アウターリード３３の先端は、第２のランド群６４を構成するランド６５にそれぞれ接続されている。第２の半導体パッケージ３１の第２の電極群３２と基板５５の第２のランド群６４とは、このように第１の半導体パッケージ１１の側方において接続されている。

基板５５は、耐燃性ガラス基材エポキシ樹脂積層基板であり、下面には、半導体装置１を外部に接続するための、はんだボール５６が設けられている。上面には、第１のランド群６１と第２のランド群６４が設けられている（図６参照）。第１のランド群６１は、第１の半導体パッケージ１１の下面に相当する位置に設けられている。また、第１のランド群は、複数のランド６２により構成されており、各ランド６２は、第１の半導体パッケージ１１の各電極１３に対応する位置に設けられている。

一方、第２のランド群６４は、第１の半導体パッケージ１１が配設される位置の側方に設けられている。第２のランド群６４は複数のランド６５により構成されている。この実施の形態では、第１の半導体パッケージ１１が設けられる位置の対向する二辺に沿って、第２のランド群６４を設けている。第２のランド群６４は、第１の半導体パッケージ１１を囲む４辺の全てに沿うように設けてもよい。

上記のように、第１の半導体パッケージ１１の第１の電極群１２と、基板５５の第１のランド群６１とは、第１の半導体パッケージ１１の下面において直接接続されている。一方、第２の半導体パッケージ３１の第２の電極群３２と、基板５５の第２のランド群６４とは、第１の半導体パッケージ１１の側方において接続されている。これにより、基板５５と第１の半導体パッケージ１１との配線が、基板５５と第２の半導体パッケージ３１との配線と交錯することがない。その結果、半導体装置１の製造が容易に行なえるので、半導体装置１の量産が容易となる。

次に、上記のような半導体装置の製造方法について説明する。本実施の形態の半導体装置の製造方法は、第１および第２のランド群６１，６４を複数組備えるベース基板５１上に、第１の半導体パッケージ１１を複数個配列し、第１の電極群１２と第１のランド群とをそれぞれ電気的に接続する第１の半導体パッケージ実装工程を備えている。また、それぞれの第１の半導体パッケージ１１の上方に、少なくともその一部が重複するように、第２の半導体パッケージ３１を配列し、それぞれの第２の電極群３２と第２のランド群６４とを電気的に接続する第２の半導体パッケージ実装工程を備えている。さらに、第１の半導体パッケージ１１と第２の半導体パッケージ３１とを少なくとも１個ずつ含むように、ベース基板５１を分割する分割工程を備えている。

図５および図６を用いて第１の半導体パッケージ実装工程について説明する。本実施の形態の第１の半導体パッケージ実装工程においては、一例としてベース基板５１上に３個の第１の半導体パッケージ１１を実装する。

まず、図５および図６に示すようなベース基板５１を準備する。ベース基板５１は、第１の半導体パッケージ１１および第２の半導体パッケージ３１を３個ずつ実装できるように、第１のランド群６１および第２のランド群６４を３組ずつ備えている。この実施の形態では、ベース基板５１を一方向に長い短冊状に構成し、その長手方向に第１のランド群６１および第２のランド群６４を配列している。

このベース基板５１に、３個の第１の半導体パッケージ１１を配列する。このとき、図５および図６に破線で示す治具７１により、３個の第１の半導体パッケージ１１を同時に保持し、３個同時にベース基板５１上に配列する。

３個の第１の半導体パッケージ１１を配列すると同時に、３個の第１の半導体パッケージ１１の、第１の電極群１２を、第１のランド群６１に電気的に接続する。具体的には、第１のランド群６１を加熱して、第１の電極群１２を構成する電極１３のはんだボールを溶融させ、第１のランド群６１を構成するランド６２に接続する。これにより、第１の半導体パッケージ１１を、個別に配列および接続する場合に比べて、第１の半導体パッケージ１１を配列および接続するためのタクトタイムを減少させることができる。

図７を用いて、第２の半導体パッケージ実装工程について説明する。本実施の形態の第２の半導体パッケージ実装工程においては、ベース基板５１上に３個の第２の半導体パッケージ３１を実装する。

ベース基板５１に、３個の第２の半導体パッケージ３１を配列するときには、図７に破線で示す治具７１により、３個の第２の半導体パッケージ３１を同時に保持し、３個同時にベース基板５１上に配列する。

第２の半導体パッケージ３１を配列した後、第２の半導体パッケージ３１の第２の電極群３２を第２のランド群６４に電気的に接続する。具体的には、第２の電極群３２を構成するアウターリード３３の先端を加熱して、はんだなどにより、アウターリード３３の先端を、第２のランド群６４を構成するランド６５に接続する。これにより、第２の半導体パッケージ３１を、個別に配列および接続する場合に比べて、第２の半導体パッケージ３１を配列および接続するためのタクトタイムを減少させることができる。

また、第１の半導体パッケージ実装工程および第２の半導体パッケージ実装工程においては、個別に切り分けた基板５５ではなく、３個分の基板５５を連続させた、比較的大型のベース基板５１を扱うので、その取扱いが容易である。

図７および図８を用いて、分割工程について説明する。分割工程においては、図７および図８に破線で示す切断線８１に沿って、ベース基板５１を分割する。分割は、ルーターを用いて、切断線８１に沿って切断することで行なう。ベース基板５１の切断線に沿って、あらかじめ断面Ｖ字状の溝などを形成しておき、それを用いて分割するようにしてもよい。

本実施の形態の製造方法により、３個の半導体装置１を同時に製造することができるので、ＰＯＰ構造を有する半導体装置１を量産することが可能となる。

本実施の形態では、第１の半導体パッケージ実装工程と、第２の半導体パッケージ実装工程とを別の工程としている。３個の第１の半導体パッケージ１１と、３個の第２の半導体パッケージ３１を同時に治具７１により保持して、これらをベース基板５１に同時に配列するようにしてもよい。この場合には、半導体パッケージを実装する工程をさらに短時間にすることができる。

本実施の形態では、３組の第１および第２のランド群６１，６４を備えたベース基板５１を用いて、３個の半導体装置１を同時に製造するようにした。たとえば、ベース基板５１を図９に示すように、３組の第１および第２のランド群６１，６４を２列設けるようにすることで、６個の半導体装置１を同時に製造することができる。このように同時に製造する個数は、必要性に応じて種々変更し得る。このように同時に製造する半導体装置１の個数を増加させることで、さらに量産に好適な半導体装置の製造方法となる。

図１０は、第１および第２の半導体パッケージ１１，３１を２組備えた半導体装置１を製造する場合のベース基板５１を示している。このベース基板５１には、第１および第２の半導体パッケージ１１，３１をそれぞれ６個ずつ実装する。そして、図１０に示すように、ベース基板５１を３個に分割する。これにより、各半導体装置１が、第１および第２の半導体パッケージ１１，３１を２組備えた半導体装置１を構成することができる。

ここで、各半導体装置１の内部で、一方の第１のランド群６１のランド６２と、他方の第１のランド群６１のランド６２とを接続する配線６８を設けている。同様に、一方の第２のランド群６４のランド６５と、他方の第１のランド群６４のランド６５とを接続するような配線を設けるようにしてもよい。

（実施の形態２）
実施の形態２について、図面を用いて説明する。図１１は、第２の実施の形態の半導体装置を示す正面図である。図１２は、第２の実施の形態の半導体装置の変形例を示す正面図である。図１３は、第２の実施の形態の半導体装置の製造工程を示す正面図である。

本実施の形態では、図１１に示すように、ＰＯＰ構造を有する上記実施の形態１で示した半導体装置に再配線基板９５を設けている。再配線基板９５は、半導体装置下面に設けられた外部電極としての、はんだボール５６に接続している。再配線基板９５は、上面にはんだボール５６と接続するための図示しないランドを有している。再配線基板９５は、図示しない配線パターンをさらに有している。上記ランドは、その配線パターンに接続している。また、その配線パターンは、再配線基板９５の下面に設けられた、はんだボール９６にも接続している。はんだボール９６は、再配線基板９５を接続した後、この再配線基板９５を取り付けた半導体装置１の外部電極となる。

図１１に示す実施の形態では、再配線基板９５が一対の半導体装置１を連結するように設けられている。このように再配線基板９５を設けることで、ＰＯＰ構造を有する複数の半導体装置を接続して１個の半導体装置１を構成することができる。このとき、接続する再配線基板９５の配線パターンを変更することで、たとえばメモリ容量などの各半導体パッケージの機能に応じて、半導体装置単位でその配線構造を変更することができる。

さらに、図１０で示したベース基板５１を用いた、２組の第１および第２の半導体パッケージ１１，３１を備えた半導体装置１を、図１２に示すように、再配線基板９５により再度配線するようにしてもよい。これにより、複雑な配線にも対応することができる。また、再配線基板９５の配線パターンを変更することで、その機能に併せて様々な用途の半導体装置を構成することができる。

この再配線基板９５を備えた半導体装置１は、図１３に示すように、ベース基板５１を分割する前に、ベース再配線基板９１を接続しておき、切断線８１に沿ってベース基板５１と同時にルーターなどで切断して分割することで構成してもよい。これにより、再配線基板９５を接続する工程において、比較的大型のベース再配線基板９１を用いるので、そのハンドリングが容易となる。これにより、再配線基板９５を備えたＰＯＰ構造を有する半導体装置を量産することが可能となる。

なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

この発明に基づいた実施の形態１における半導体装置の構造を示す正面図である。 この発明に基づいた実施の形態１における、第１の半導体パッケージとして好適な、半導体パッケージの一例を示す一部を切欠いた斜視図である。 この発明に基づいた実施の形態１における、第２の半導体パッケージとして好適な、半導体パッケージの一例を示す、一部を切欠いた斜視図である。 この発明に基づいた実施の形態１における、図３におけるIV−IV矢視断面図である。 この発明に基づいた実施の形態１における第１の半導体パッケージ実装工程を示す正面図である。 この発明に基づいた実施の形態１における、第１の半導体パッケージ実装工程を示す斜視図である。 この発明に基づいた実施の形態１における、第２の半導体パッケージ実装工程を示す正面図である。 この発明に基づいた実施の形態１における、第２の半導体パッケージを実装した状態を示す平面図である。 異なる形状のベース基板を示す斜視図である。 異なる形状のベース基板を示す斜視図である。 この発明に基づいた実施の形態２における、半導体装置を示す正面図である。 この発明に基づいた実施の形態２における、半導体装置の変形例を示す正面図である。 この発明に基づいた実施の形態２における、半導体装置の製造工程を示す正面図である。

符号の説明

１ 半導体装置、１１ 第１の半導体パッケージ、１２ 第１の電極群、１３ 電極、１４ 底面、３１ 第２の半導体パッケージ、３２ 第２の電極群、３３ アウターリード、５１ ベース基板、５５ 基板、６１ 第１のランド群、６２ ランド、６４ 第２のランド群、６５ ランド、７１ 治具。

Claims (5)

1. 第１および第２のランド群を複数組備えるベース基板上で、それぞれ対応する位置に、外部と接続するための第１の電極群を有する第１の半導体パッケージを複数個配列し、それぞれの前記第１の半導体パッケージの前記第１の電極群と前記ベース基板の前記第１のランド群とを電気的に接続する第１の半導体パッケージ実装工程と、
   それぞれの前記第１の半導体パッケージの上方に、少なくともその一部が重複するように、外部と接続するための第２の電極群を有する第２の半導体パッケージを複数個配列し、それぞれの前記第２の半導体パッケージの前記第２の電極群と前記ベース基板の前記第２のランド群とを電気的に接続する第２の半導体パッケージ実装工程と、
   前記第１の半導体パッケージと前記第２の半導体パッケージとを少なくとも１個ずつ含むように、前記ベース基板を分割する分割工程とを備えた、半導体装置の製造方法。
2. 前記第１の半導体パッケージ実装工程における、前記第１の半導体パッケージを複数個配列する工程は、前記ベース基板上に配列する個数の前記第１の半導体パッケージを治具により同時に保持して、前記ベース基板上に同時に配列し、
   前記第２の半導体パッケージ実装工程における、前記第２の半導体パッケージを複数個配列する工程は、前記ベース基板上に配列する個数の前記第２の半導体パッケージを治具により同時に保持して、前記ベース基板上に同時に配列する、請求項１に記載の半導体装置の製造方法。
3. 前記第１および第２の半導体パッケージ実装工程における前記第１および第２の半導体パッケージを配列する工程は、前記ベース基板上に配列する個数の第１および第２の半導体パッケージを治具により同時に保持して、前記ベース基板上に同時に配列する、請求項１に記載の半導体装置の製造方法。
4. 前記第１の電極群は前記第１の半導体パッケージの底面に設けられており、前記第１の電極群を構成する各電極と、前記ベース基板の第１のランド群を構成する各ランドとは、上下方向に少なくとも一部が重なるように位置し、
   前記第２の電極群は、前記第２の半導体パッケージの側面から突出した複数のアウターリードにより構成され、前記複数のアウターリードの先端は、前記ベース基板の前記第２のランド群を構成する各ランドとそれぞれ接続される、請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 外部に接続するための第１の電極群を有する第１の半導体パッケージと、前記第１の半導体パッケージの上方に少なくともその一部が重複するように配設され、外部に接続するための第２の電極群を有する第２の半導体パッケージと、前記第１および第２の電極群がそれぞれ接続される第１および第２のランド群を有し、第１の半導体パッケージの下方に位置する基板とを備えた、半導体装置であって、
   前記第１の電極群は前記第１の半導体パッケージの底面に設けられており、前記第１の電極群を構成する各電極と、前記基板の第１のランド群を構成する各ランドとは、上下方向に少なくとも一部が重なるように位置し、
   前記第２の電極群は、前記第２の半導体パッケージの側面から突出した複数のアウターリードにより構成され、前記アウターリードの先端は、前記基板の前記第２のランド群を構成する各ランドと接続されている、半導体装置。

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