KR20070038429A - 반도체 장치 - Google Patents

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KR20070038429A
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chip
semiconductor device
package
core
resin
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KR20060097205A
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신지 스미노에
요코 미나미구치
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샤프 가부시키가이샤
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Abstract

기판 (2) 상에 범프 (3) 를 통해, 제 1 패키지 (4) 가 실장되고, 이 제 1 패키지 (4) 상에 제 2 패키지 (6) 가 적층되어 있다. 범프 (3) 는 수지 코어 (3a) 의 외측 표면에 금속층이 형성되어 있는 것으로서, 기판 (2) 과 제 1 패키지 (4) 를 전기적으로 접속시킬 수 있도록 배치되어 있다. 수지 코어 (3a) 는 탄성을 갖는 것이다. 이에 따라, 실장 공정에서 파손될 가능성이 적은 적층형 반도체 장치를 실현시킬 수 있다.
반도체 장치, 수지 코어, 플립칩 구조, 적층형 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 일 실시형태의 반도체 장치의 구성을 나타내는 단면도.
도 2 는 일 실시형태의 반도체 장치가 구비하는 범프의 구조를 나타내는 단면도.
도 3 은 종래의 반도체 장치의 일례를 나타내는 단면도.
도 4 는 종래의 반도체 장치의 또 다른 예를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 반도체 장치 2: 기판
3: 범프 4: 제 1 패키지
5: 다이본드재 6: 제 2 패키지
7: 금 와이어 8: 제 1 수지
9: 제 2 수지 10: 외부 출력 단자
10a: 수지 코어 10b: 땜납층
본 발명은 높은 실장 신뢰성을 갖는 반도체 장치에 관한 것이다.
휴대 전화 등의 전자 기기의 소형 경량화 및 다기능화에 수반하여, IC 칩을 포함하는 반도체 장치의 고밀도화 및 실장 신뢰성의 고도화의 요구가 증가하고 있다. 그래서, IC 패키지 분야에서는, 실장 기판 상을 유효하게 사용하여, 소형화 및 고밀도화를 도모하기 위해, 복수의 IC 칩을 동일 패키지 내에 수납한 적층형 패키지가 많이 채용되고 있다.
이 중에서, 플립칩 실장을 내부에 적용한 적층 구조체도 실용화되어 있다. 이러한 구조의 대표예가, 일본 특허공개공보 (일본 공개특허공보 평7-326710호 (1995년 12월 12일 공개)) 에 기재되어 있다. 그 구조를 도 3 을 사용하여 이하에 간단히 설명한다.
상기 특허 문헌에 기재된 반도체 실장 구조는, 도 3 에 나타내는 바와 같이, 프린트 기판 (41) 에 범프 (42) 에 의해 실장된 제 1 베어칩 (43) 과, 이 제 1 베어칩 (43) 을 접착시키는 제 1 보강용 접착제 (44) 와, 이 제 1 베어칩 (43) 의 배면에 도포된 다이본드 페이스트 (45) 와, 이 다이본드 페이스트 (45) 가 도포된 이 제 1 베어칩 (43) 의 배면에 실장되는 제 2 베어칩 (46) 과, 이 제 2 베어칩 (46) 과 이 프린트 기판 (41) 을 접합시키는 와이어 (47) 와, 이 제 2 베어칩 (46) 을 접착시키는 제 2 보강용 접착제 (48) 에 의해 구성되어 있다.
또한, 일본 특허공개공보 (일본 공개특허공보 제2000-299431호 (2000년 10월 24일 공개)) 에 기재된 발명에서는, 상기의 구조를 개량하여 패키지에 사용하고 있다. 당해 발명에서는, 일본 특허공개공보 (일본 공개특허공보 평7-326710호) 에 기재된 구조를 개량함과 함께, 상기 프린트 기판을 인터포저 기판으로서 사용하 여, 당해 기판의 IC 탑재측과 반대측에 외부 출력 단자를 형성한 CSP (Chip Size Package) 형의 적층형 패키지를 실현시키고 있다.
그런데, 상기 종래의 구성에서는 이하의 문제가 발생한다.
(제 1 문제)
내부에 플립칩 접속을 갖는 반도체 장치에서는, 금 범프 또는 땜납 범프로 전기적인 접합을 실시하여, IC 칩 및 패키지의 보호, 및 접합을 보강하기 위해 수지가 충전된다. 이 때문에 온도 변화나 흡습이 발생한 경우에는, 금속 부분과 수지 부분의 팽창률의 차에 의한 스트레스로 인하여 접합부에 크랙이 생겨 단선이 발생할 가능성이 높다.
여기에서, 일본 특허공개공보 (일본 공개특허공보 제2000-299431호) 에 기재된 반도체 장치를 예로서 사용하여, 상기 제 1 문제를 구체적으로 설명한다. 도 4 는 상기 종래의 반도체 장치의 구조를 나타내는 단면도이다. 도 4 에 나타내는 바와 같이, 상기 반도체 장치는 회로 기판 (51), 제 1 반도체 칩 (52), 제 1 반도체 칩 (52) 의 전극 패드 (52a) 상에 형성된 돌기 전극 (53), 제 1 반도체 칩 (52) 의 상부에 위치하는 제 2 반도체 칩 (55), 제 1 반도체 칩 (52) 상에 제 2 반도체 칩 (55) 을 고정시키는 다이본드재 (54), 제 2 반도체 칩 (55) 의 전극 패드 (55a) 와 기판 (51) 의 전극 패드 사이를 연결하는 와이어 (56), 제 1 반도체 칩 (52) 과 기판 (51) 사이를 채우는, 이방성 도전 접착제가 경화된 지지부 (57), 기판 (51) 상면의 부재를 보호하는 피복 수지 (58), 실장용 외부 단자 (59) 로 이루어진다.
반도체 장치의 내부에서 IC 칩 또는 패키지를 적층할 때에, 와이어 본드를 사용하는 경우에는, 와이어의 변형에 의한 전기적인 단락이나 와이어 절단을 방지하기 위해, 그 주위를 수지로 덮는 것이 바람직하다. 또한, IC 칩 등의 표면 보호를 위해 주위를 수지로 덮는 것이 바람직하다. 이러한 구조에 있어서는, 반도체 장치 내부에 공극이 존재하면, 당해 반도체 장치를 기판에 실장하는 리플로우 공정에서 이 공극의 공기나 수분이 팽창하기 때문에 크랙이 발생한다. 이 때문에, 이러한 반도체 장치에서는, 반도체 장치 내부에 공극이 발생하지 않도록 수지의 충전이 실시되고 있다.
그러나, 이러한 구조에서, 상기와 같이, 온도 변화시에는 접합부에 위치하는 돌기 전극 (53) (금속 범프) 과 그 주변의 지지부 (57) 의 선팽창 계수의 차에 기인하는 응력에 의해 접합부에 크랙이 생길 가능성이 있다.
(제 2 문제)
또, 반도체 장치의 내부에서 IC 칩 또는 패키지를 적층하는 경우, 적층 공정의 영향으로 인하여 하부의 패키지에 충격이 가해져, 하부 IC 칩의 소자부에 크랙이 발생할 가능성이나 칩의 특성이 변동될 가능성이 있어, 박형화한 칩에서는 칩 그 자체가 파손될 가능성이 있다.
본 발명의 목적은 제조 공정에서 실장 신뢰성이 저하될 가능성이 적고, 높은 실장 신뢰성을 구비한 플립칩 구조를 갖는 적층형의 반도체 장치를 제공하는 것에 있다.
상기의 목적을 달성하기 위해, 본 발명과 관련된 반도체 장치는, 기판 상에 범프를 통해, 제 1 IC 칩이 실장되고, 당해 제 1 IC 칩 상에 1 개 이상의 IC 칩이 적층된 반도체 장치로서, 상기 범프는 코어의 외측 표면에 금속층이 형성되어 있는 것으로서, 상기 기판과 상기 제 1 IC 칩을 전기적으로 접속시킬 수 있도록 배치 되어 있으며, 상기 코어는 탄성을 갖는 것임을 특징으로 하고 있다.
상기 구성에 의하면, 제 1 IC 칩과 기판 사이에는 범프가 배치되어 있으며, 이 범프 외층의 금속층을 통하여 양자는 전기적으로 접속되어 있다.
또, 상기 범프는 탄성을 갖는 코어를 함유하는 것이다. 이 때문에, 제 1 IC 칩 상에 별도의 IC 칩을 적층하는 경우에, 당해 적층에 의해 발생하는 충격은 범프의 코어에 의해 완충된다.
이 때문에, 제 1 IC 칩에 적층에 수반되는 충격이 전해져, 당해 제 1 IC 칩이 파손될 가능성을 저감시킬 수 있음과 함께, 신뢰성이 높은 범프에 의한 접속을 확보할 수 있다. 게다가, 기판과 제 1 IC 칩을 전기적으로 접속시키는 범프를 완충재로서 이용함으로써, 새로운 완충 부재를 형성하지 않고, 상기 완충 기구를 실현시킬 수 있다. 따라서, 실장 신뢰성이 높고, 설계 정밀도가 높은 반도체 장치를 간편하게 실현시킬 수 있다.
이상과 같이, 본 발명과 관련된 반도체 장치는, IC 칩의 적층에 수반되는 충격에 의해, 당해 IC 칩이 파손될 가능성을, 부가적인 완충 부재를 형성하지 않고, 간편하게 저감시킬 수 있으며, 실장 신뢰성의 높은 반도체 장치를 실현시킬 수 있 다는 효과를 나타낸다.
또한, 상기 제 1 IC 칩은, 패키지된 IC 칩이어도 되고, 패키지되어 있지 않은 베어칩이어도 된다. 또, 제 1 IC 칩 상에 적층되는 IC 칩도 패키지된 것이어도 되고, 패키지되어 있지 않은 베어칩이어도 된다.
본 발명의 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
실시형태의 설명
본 발명의 실시의 일 형태에 대하여 도 1∼도 2 에 기초하여 설명하면, 이하와 같다. 도 1 은 본 실시형태의 반도체 장치 (1) 의 구성을 나타내는 단면도이다.
반도체 장치 (1) 는 도 1 에 나타내는 바와 같이, 기판 (2), 범프 (3), 제 1 패키지 (4) (제 1 IC 칩), 제 2 패키지 (6) (IC 칩), 금 와이어 (7), 제 1 수지 (8) (밀봉 수지), 제 2 수지 (9), 외부 출력 단자 (10) 를 구비하고 있다.
기판 (2) 은 편면에 전극 패드 (2a) 를 갖고, 타방의 면에 전극 패드 (2b) 를 갖고 있으며, 전극 패드 (2a) 와 전극 패드 (2b) 는 전기적으로 접속되어 있다.
제 1 패키지 (4) 는 IC 칩이 칩 사이즈로 패키지된 것 (웨이퍼 레벨 CSP) 으로서, 소자면측에 전극 패드 (4a) 를 갖고 있다. 이 전극 패드 (4a) 는 범프 (3) 를 통하여 기판 (2) 의 전극 패드 (2a) 와 전기적으로 접속되어 있다.
이 제 1 패키지 (4) 가 포함하는 IC 칩은, 그 Al 전극 패드 이외의 부분에 제 1 유기 절연층을 갖고, 이 유기 절연층 상에, Al 전극 패드로부터 대응하는 외부 출력 단자 부분까지 Ti (500∼5000Å) 와 Cu (3∼20㎛) 의 다층 구조로 이루어지는 금속층을 갖고 있다 (도시하지 않음). 게다가, 이 금속층 상에, 전극 패드 (4a) 를 덮지 않도록, 제 2 절연층이 형성되어 있다 (도시하지 않음). 그리고, 상기 다층 구조로 이루어지는 금속층에 의해 다층 배선 (재배선) 구조가 형성되어 있다.
범프 (3) 는 기판 (2) 과 제 1 패키지 (4) 를 전기적이면서 또한 기계적으로 접속시키는 것으로서, 기판 (2) 의 전극 패드 (2a) 및 제 1 패키지 (4) 의 전극 패드 (4a) 와 접하고 있다. 도 2 에 범프 (3) 의 구조를 나타낸다.
도 2 에 나타내는 바와 같이, 범프 (3) 는 내열 수지로 이루어지는 수지 코어 (3a) 와, 당해 수지 코어 (3a) 의 외측에 형성된 구리층 (3b) 및 최외층의 땜납층 (3c) 으로 이루어지는 금속층에 의해 형성되어 있다.
수지 코어 (3a) 는 탄성을 갖고 있으며, 그 탄성률은 500㎫ 이상 10㎬ 이하인 것이 바람직하다. 수지 코어 (3a) 의 탄성률이 500㎫ 보다 작은 경우에는, 외력에 대해 지나치게 변형되기 때문에, 수지 코어 (3a) 의 외측의 금속층 (구리층 (3b), 땜납층 (3c)) 에 균열이 생겨, 단선될 우려가 있기 때문이다. 본 실시형태에서는, 수지 코어 (3a) 의 탄성률을 4.8㎬ 로 한다.
또, 수지 코어 (3a) 의 선팽창 계수와 제 1 수지 (8) 의 선팽창 계수의 차는 30ppM 이내이다. 본 실시형태에서는 수지 코어 (3a) 의 선팽창 계수를 40ppm, 제 1 수지 (8) 의 선팽창 계수를 60ppm 으로 한다. 따라서, 이들 선팽창 계수 의 차는 20ppm 이 된다.
또, 수지 코어 (3a) 는 땜납층 (3c) 을 형성하는 땜납과의 선팽창 계수의 차는 30ppM 이내인 것이 바람직하다. 본 실시형태에서는, 상기 땜납의 선팽창 계수는 21.7ppm 이기 때문에, 수지 코어 (3a) 의 선팽창 계수 (40ppm) 와의 차는 18.3ppm 이다.
범프 (3) 는 패키지 내부의 범프로서 사용하기 위해, 그 높이를 억제하는 것이 바람직하다. 이 때문에, 수지 코어 (3a) 의 직경은 후술하는 언더필재인 제 1 수지 (8) 를 주입할 때의 용이성을 고려하여 20㎛∼300㎛ 정도로 하고, 예를 들어 100㎛ 로 한다.
또, 구리층 (3b) 의 두께는 3∼15㎛ 정도, 땜납층 (3c) 의 두께는 5∼30㎛ 정도로 하는 것이 바람직하다. 또한, 땜납에 대해서는, 환경 면을 배려할 때 Pb 프리 땜납이 바람직하고, 예를 들어, Sn 이 96.5%, Ag 가 3.5% 인 조성으로 한다.
이러한 범프 (3) 의 일례로는 예를 들어, 디비닐벤젠 가교 공중합체로 이루어지고, 내열성과 탄성을 갖는 코어를 갖는 땜납볼 (예를 들어, 세키스이 화학 공업 제조, 미크로펄 S0L) 을 들 수 있다. 이러한 수지 코어는 땜납볼을, 예를 들어, 240℃ 전후의 리플로우 온도에서 전극 패드 (2a) 에 배치하고, 범프 (3) 로 하면 된다.
이러한 범프 (3) 는 일반적인 Pb 프리는 땜납 범프의 선팽창 계수 21.7ppm 및 탄성률 41.6㎬ 와 비교했을 경우, 수지 코어 (3a) 의 선팽창 계수가 40ppm, 탄 성률이 4.8㎬ 와, 제 1 수지 (8) 의 선팽창 계수 60ppm 정도에 가깝고, 탄성률도 낮다.
제 2 패키지 (6) 는 제 1 패키지 (4) 와 배면끼리 대향하는 형태로, 다이본드재 (5) 를 통하여 접착된 단체의 IC 칩으로서, 소자면측에 전극 패드 (6a) 를 구비하고 있다.
금 와이어 (7) 는 제 2 패키지 (6) 의 전극 패드 (6a) 와 기판 (2) 의 전극 패드 (2a) 를 전기적으로 연결하는 것이다.
외부 출력 단자 (10) 는 다른 기판과 접속시키기 위한 단자로서, 기판 (2) 의 배면측 (IC 칩 탑재측과 반대측) 에 배치된 전극 패드 (2b) 와 접속되어 있다. 이 외부 출력 단자 (10) 는 수지 코어 (10a) (코어) 의 외측에 땜납층 (10b) (금속층) 이 형성된 수지 코어로 이루어지는 단자로서, 범프 (3) 와 거의 동일하게 충격 완충능을 갖고 있다.
기판 (2) 과 제 1 패키지 (4) 사이의 간극 및 기판 (2) 과 제 2 패키지 (6) 사이의 간극에는 언더필재인 제 1 수지 (8) 가 충전되어 있다. 그리고 또한, 제 2 패키지 (6) 및 금 와이어 (7) 는 제 2 수지 (9) 에 의해 공극없이 덮여져 있다. 이와 같이 수지로 덮음으로써, 각 구성 부재를 보호할 수 있다.
또한, 제 1 수지 (8) 로는 예를 들어, 에폭시계 수지, 아크릴계 수지, 실리콘계 수지를 사용할 수 있으며, 제 2 수지 (9) 로는 예를 들어, 몰드 수지를 사용할 수 있다.
(반도체 장치 (1) 의 효과)
본 실시형태의 반도체 장치 (1) 에 있어서, 제 1 패키지 (4) 및 금 와이어 (7) 등의 내부의 구성 부재를 보호하기 위해, 이들 구성 부재를 제 1 수지 (8) 및 제 2 수지 (9) 로 덮는 것이 바람직하다.
그러나, 이들 수지의 내부에 공동이 있는 경우에는, 리플로우시에 공기나 수분의 팽창으로 인하여, 그 주변의 수지에 응력이 가해지기 때문에, 크랙이 발생하여, 범프 (3) 나 금 와이어 (7) 등의 전기적 접합부의 단선을 일으킬 가능성이 있다. 이 때문에, 수지층의 내부에는 공기층이 남는 공간을 만들지 않도록, 충전성이 양호한 수지를 충전시키는 것이 바람직하다.
이러한 경우, 접합부에 주입할 수 있는 언더필재는, 일반적으로 선팽창 계수가 높고, 접합부가 금속뿐이면, 온도 변화시에 범프와 그 주변의 수지의 팽창률의 차에 기인한 응력에 의해 접합부에 균열이 생기거나, 전기적 접합 불량을 발생시키는 경우가 있다.
예를 들어, 300㎛ 땜납 범프 (49) 단자 0.5 피치의 웨이퍼 레벨 CSP 를 실장 기판에 실장한 경우, -40℃∼125℃ 의 온도 사이클 시험에서의 평균 수명은 1500 사이클 정도로서, 일반적인 페어 가능한 60ppm 의 선팽창 계수를 갖는 제 1 수지 (8) (언더필재) 를 충전한 경우에는, 평균 수명은 500 사이클 정도로 저하되는 경우가 있다. 이것은 땜납의 선팽창 계수가 22ppm 으로서, 제 1 수지 (8) 의 선팽창 계수 (60ppm) 와의 차가 크기 때문이다.
이러한 경우에 범프 (3) 를 사용하면, 실장 신뢰성은 향상되고, 평균 수명은 2500 사이클 이상이 된다. 또한, 언더필재로서 제 1 수지 (8) 를 주입해도 온 도 사이클성의 저하는 적고, 2500 사이클을 초과해도 불량이 발생하는 일이 적다. 이것은 수지 코어 (3a) 의 선팽창 계수가 40ppm 이고, 제 1 수지 (8) 의 선팽창 계수 (60ppm) 와의 차가 작기 때문에, 팽창률의 차에 따른 스트레스가 생기기 어려운 것, 및, 수지 코어 (3a) 의 탄성률이 4.8㎬ 로 낮기 때문에, 응력이 범프의 접합부에 집중되지 않고 전체적으로 분산되는 효과가 있기 때문이다.
이와 같이, 범프 (3) 를 사용한 반도체 장치 (1) 는, 온도 변화에 따른 불량이 발생할 가능성이 낮고, 실장 신뢰성이 높다.
또, 범프 (3) 를 내부 접속 소자로서 사용하여 IC 칩을 복수 포함하는 적층형 반도체 장치를 제조하는 경우에도, 온도 변화에 대해 내성이 있는, 실장 신뢰성의 높은 반도체 장치를 실현시킬 수 있다.
그런데, 적층형 반도체 장치의 두께에 제약이 있어, 적층되는 IC 칩의 높이를 낮게 할 필요가 있는 경우에는, 접합부의 간격이 좁아지고, 범프의 사이즈도 작아진다. 이 때문에, 언더필재를 공극없이 주입하는 것은 곤란해진다. 그러나, 본 실시형태의 반도체 장치 (1) 에서는, 범프 (3) 는 땜납만으로 형성되고 있는 것이 아니라, 수지 코어 (3a) 를 갖고 있기 때문에, 일정한 높이를 확보할 수 있으며, 높이 격차도 작아, 언더필재인 제 1 수지 (8) 를 공극없이 안정되게 충전시킬 수 있다.
또, 일반적으로 주입하기 쉬운 언더필재는 확실한 주입을 할 수 있지만, 선팽창 계수가 높고, 금속 범프와의 선팽창 계수의 차가 커져, 온도 변화에 대한 내성의 확보가 곤란해진다. 한편, 범프 (3) 를 사용한 경우에는, 범프 (3) 에 추 종하기 쉽고 좁은 간극에 주입할 수 있는 언더필재를 선택해도 높은 신뢰성을 확보할 수 있으며, 접합부의 높이를 낮게 할 수 있기 때문에, 박형의 적층체를 실현시키는 것이 가능해진다. 또, 이러한 범프 (3) 를 사용함으로써, 기판 (2) 과 제 1 패키지 (4) 사이의 높이를 일정하게 할 수 있어, 와이어 본드, 제 2 패키지 (6) 의 다이본드 등의 후속 공정을 안정적으로 할 수 있다.
또한, 패키지의 두께에 제약이 있는 경우, 제 1 패키지 (4) 의 IC 칩 및 제 2 패키지 (6) 의 IC 칩을 연마하여 박막화할 필요가 있다. 박막화된 IC 칩과 종래의 범프를 사용한 경우에는, 온도 변화에 의한 선팽창 계수의 차에 기인하는 응력을 받아, 칩이 균열되는 경우가 있다.
한편, 범프 (3) 를 사용한 경우에는, 선팽창 계수의 차가 작아 응력을 저하시킬 수 있기 때문에, IC 칩의 두께를 얇게 해도 최대 응력을 경감할 수 있어 칩이 균열되는 일이 적다. 또, 제 2 패키지 (6) 를 적층하는 다이 본드 공정이나, 그 전기적 접속시의 와이어 본드에 의한 충격이, 범프 (3) 라면 범프부에 집중시키지 않고 응력의 최대값이 작아져, 제 1 칩에 주는 영향을 억제할 수 있기 때문에, IC 칩 표면의 크랙을 방지할 수 있다.
또, 땜납의 탄성률이 41.6㎬ 인 데 대해, 수지 코어 (3a) 의 탄성률이 4.8㎬ 이기 때문에, 땜납만의 범프를 사용하는 것보다도, 범프 (3) 를 사용하는 것이 IC 칩의 적층에 수반되는 충격을 완충시키기 쉬워진다. 이 때문에, 당해 충격에 의해 IC 칩이 파손될 가능성을 저감시킬 수 있다.
이상의 효과로 인하여, 반도체 장치 내의 IC 칩을 보다 박막화할 수 있으며, 게다가 제 3, 4 의 패키지나 IC 칩을 적층해 가는 것도 가능해진다.
또, 복수의 패키지 및 IC 칩을 적층하는 반도체 장치에서는 패키지의 두께에 제약이 있기 때문에 각 구성 부재의 두께에도 제약이 있고, 접합부의 높이에도 제약이 생긴다. 예를 들어, 패키지의 두께를 100㎛ 이하로 하는 것이 필요해지는 경우도 있다.
이러한 경우에는, 온도 변화에 대한 접속부의 내성은 더욱 낮아져, 금속만의 범프에서는 실용상의 내성을 확보할 수 없지만, 내부에 수지 코어 (3a) 를 갖는 범프 (3) 를 사용함으로써, 온도 변화가 생기는 공정에 있어서의, 접속부의 실장 신뢰성을 실용 레벨로 할 수 있다. 또, 이면 연마에 의해 두께를 얇게 한 웨이퍼 레벨 CSP 를 사용하여, IC 칩 자체의 강성을 저하시킴으로써, 온도 변화에 대한 내성을 실용 레벨로 할 수 있다.
(변경예)
또한, 본 발명은 상기 기술한 실시형태에 한정되는 것은 아니고, 청구항에 나타낸 범위에서 여러 가지 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적당히 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
예를 들어, 범프 (3) 는 구체 형상이어도 되고, 반구체 형상이나 원통 형상이어도 된다.
또, 제 1 패키지 (4) 상에 제 2 패키지 (6) 뿐만 아니라, 복수의 패키지를 적층해도 된다.
또, 제 1 패키지 (4) 및 제 2 패키지 (6) 에 상당하는 반도체 요소는 패키지 된 IC 칩이어도 되고, 패키지되어 있지 않은 베어칩이어도 된다.
또, 외부 출력 단자 (10) 는 땜납이어도 된다.
또, 본 발명의 반도체 장치는 여러 가지 전자기기, 예를 들어, 디지털카메라, 액정표시장치, 퍼스널 컴퓨터 등에 탑재할 수 있으며, 본 발명의 반도체 장치를 탑재한 전자기기도 본 발명의 기술 범위에 포함된다.
또, 본 발명의 반도체 장치는 복수의 전극 패드와 접속 단자 범프를 갖는 IC 칩을 포함하는 제 1 패키지가 범프를 통하여 기판에 실장되어 있으며, 상기 전극 패드에 형성되어 있는 접속 단자 범프는 내부에 저탄성인 물질을 갖고, 그 외측에 금속층을 갖는 수지 코어 범프 구조이며, 상기 기판에는 다른 기판과 접속되는 외부 출력 단자를 갖는 것이다.
또, 상기 저탄성인 물질로는 내열성이 있으며, 영률이 10㎬ 이하의 수지이다.
또, 상기 제 1 패키지가 IC 칩이고, 그 전극 패드 바로 위에 수지 코어 범프가 형성되어 있는 것이 바람직하다.
제 1 패키지가 IC 칩에 유기 절연층과 금속 배선층으로 이루어지는 재배선층이 형성되어 있으며, 전극 패드가 재배치된 웨이퍼 레벨 CSP 로 수지 코어 범프가 형성되어 있는 것이 바람직하다.
또, 상기 제 1 패키지 상에 1 또는 복수의 패키지가 탑재되고, 기판 또는 별도의 패키지, 또는, 이들 중 복수와 전기적으로 접속되어 있는 것이 바람직하다.
또, 제 1 패키지와 기판의 간극에는 제 1 수지가 충전되어 있는 것이 바람직하다.
또, 기판 상의 패키지, 및, 전기 접속이 모두 제 2 수지에 의해 덮여져 있는 것이 바람직하다.
또, 상기 외부 출력 단자가 내부에 내열성, 또한 응력을 완화시키는 기능을 겸비하는 수지로 이루어지고, 외부에 금속층을 갖는 수지 코어 범프로 이루어지는 것이 바람직하다.
상기 구성에 의하면, 제 1 패키지는 소형의 패키지이기 때문에, 반도체 장치의 소형화를 도모할 수 있다.
또, 제 1 패키지가 포함하는 IC 칩에는, 유기 절연층과 금속 배선층으로 이루어지는 다층 배선 구조가 형성되어 있는 것이 바람직하다.
상기의 구성으로 인하여, 상기 IC 칩이 갖는 반도체 소자끼리를 연결하는 배선을 두르게 할 수 있어, 당해 IC 칩의 기능을 높일 수 있다. 이 때문에, 고기능의 반도체 장치를 실현시킬 수 있다.
또, 상기 반도체 장치는 이면 연마에 의해 박층화되어 있는 IC 칩을 포함하는 것이 바람직하다.
상기의 구성으로 인하여, 제 1 패키지의 두께를 얇게 할 수 있기 때문에, 반도체 장치의 소형화를 도모할 수 있다.
또, 상기 반도체 장치에는 IC 칩의 표면과 이면을 관통하여 전기적 접속을 실시하는 관통공을 갖는 IC 칩이 포함되어 있어도 된다.
상기 구성에 의하면, 상기 관통공을 통과하여 단자를 인출할 수 있어, IC 칩의 실장을 간단하게 실시할 수 있다.
이상과 같이, 상기 코어는 영률이 500㎫ 이상 10㎬ 이하의 재질로 이루어지는 것인 것이 바람직하다.
코어의 영률 (탄성률) 이 500㎫ 이상 10㎬ 이하이면, IC 칩의 적층에 따른 충격을 효과적으로 완충시킬 수 있음과 함께, 코어가 지나치게 변형되어 코어의 외측 표면의 금속층이 파단 (破斷) 되는 것을 방지할 수 있다.
또, 상기 금속층은 복수의 층으로 이루어지고, 상기 복수의 층의 최외층은 땜납으로 이루어지는 것인 것이 바람직하다.
상기 구성에 의하면, 범프의 최외층은 땜납층이기 때문에, 범프를 기판 상에 배치하고, 온도를 올림으로써 리플로우 실장을 실시할 수 있다. 이 리플로우 실장에는, 땜납이 용해될 때의 셀프 얼라인먼트 효과로 인하여, 높은 위치 정밀도를 유지할 수 있다는 이점이 있다.
게다가, 땜납층의 내측에는 다른 금속층이 형성되어 있기 때문에, 땜납층이 용해되었을 때에 내부의 금속층은 용해되지 않고 코어를 덮고 있어, 코어로부터 금속이 흘러내려 코어가 노출될 가능성이 낮다. 이 때문에, 범프의 접속 소자로서의 기능을 확실하게 유지할 수 있다.
따라서, 용이하게 범프 형성 및 IC 칩의 실장을 실시할 수 있어, 간편하게 품질이 높은 반도체 장치를 제공할 수 있다.
또, 상기 기판은 다른 기판과 접속되는 외부 출력 단자를 구비하고 있으며, 상기 외부 출력 단자는 탄성을 갖는 재질로 이루어지는 코어를 함유함과 함께, 당해 코어의 외측에 금속층을 갖는 것이 바람직하다.
상기 구성에 의하면, 외부 출력 단자를 그 금속층을 통해 기판에 전기적으로 접속시킬 (실장할) 수 있다. 또한, 외부 출력 단자가 탄성을 갖는 코어를 함유하고 있기 때문에, 실장 후, 제품으로서 실제 사용시에 온도 변화가 생긴 경우에, 접속부의 파단이 발생하기 어렵다. 이 때문에, 높은 실장 신뢰성을 확보할 수 있다.
또, 상기 기판과 상기 제 1 IC 칩 사이에는 밀봉 수지가 충전되어 있으며, 상기 코어의 선팽창 계수와 상기 밀봉 수지의 선팽창 계수의 차가 30ppM 이내인 것이 바람직하다.
상기 구성에 의하면, 실장 공정에서 온도가 상승한 경우나 실제 제품에 삽입되었을 때의 사용 환경에서 온도 변화가 발생했을 때, 범프의 팽창량과 당해 범프 주위의 밀봉 수지의 변형량은 근사한 것이 된다.
이 때문에, 온도 변화에 따라 제 1 IC 칩과 범프의 접합 부분에 크랙이 생길 가능성을 저감시킬 수 있다. 따라서, 실장 공정 중이나 실사용 환경에서의 온도 변화에 의해 파손될 가능성이 적은 반도체 장치를 실현시킬 수 있다.
또, 상기 코어와 상기 땜납의 선팽창 계수의 차는 30ppM 이내인 것이 바람직하다.
상기 구성에 의하면, 실장 공정에서 온도가 상승한 경우나 실제 제품에 삽입되었을 때의 사용 환경에서 온도 변화가 발생했을 때, 코어의 팽창량과 당해 코어 의 주위의 땜납의 변형량은 근사한 것이 된다.
이 때문에, 온도 변화에 따라 범프의 표면에 크랙이 생길 가능성을 저감시킬 수 있다. 따라서, 실장 공정 중이나 실사용 환경에서의 온도 변화에 의해 파손될 가능성이 적은 반도체 장치를 실현시킬 수 있다.
발명의 상세한 설명에서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명백하게 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니며, 본 발명의 정신과 다음에 기재하는 특허청구범위의 범위 내에서 여러가지로 변경하여 실시할 수 있다.
본 발명에 의하면, 제조 공정에서 실장 신뢰성이 저하될 가능성이 적고, 높은 실장 신뢰성을 구비한 플립칩 구조를 갖는 적층형의 반도체 장치를 제공할 수 있다.

Claims (6)

  1. 기판 상에 범프를 개재하여, 제 1 IC 칩이 실장되고, 당해 제 1 IC 칩 상에 1 개 이상의 IC 칩이 적층된 반도체 장치로서,
    상기 범프는 코어의 외측 표면에 금속층이 형성되어 있는 것으로서, 상기 기판과 상기 제 1 IC 칩을 전기적으로 접속시킬 수 있도록 배치되어 있으며,
    상기 코어는 탄성을 갖는 것임을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 코어는 영률이 500㎫ 이상 10㎬ 이하의 재질로 이루어지는 것임을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 금속층은 복수의 층으로 이루어지고,
    상기 복수의 층의 최외층은 땜납으로 이루어지는 것임을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기판은 다른 기판과 접속되는 외부 출력 단자를 구비하고 있으며,
    상기 외부 출력 단자는 탄성을 갖는 재질로 이루어지는 코어를 함유함과 함 께, 당해 코어의 외측에 금속층을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 기판과 상기 제 1 IC 칩 사이에는 밀봉 수지가 충전되어 있으며,
    상기 코어의 선팽창 계수와 상기 밀봉 수지의 선팽창 계수의 차가 30ppM 이내인 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 코어와 상기 땜납의 선팽창 계수의 차는 30ppM 이내인 것을 특징으로 하는 반도체 장치.
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