JP3626659B2 - 半導体装置、その実装構造およびその実装方法 - Google Patents

半導体装置、その実装構造およびその実装方法 Download PDF

Info

Publication number
JP3626659B2
JP3626659B2 JP2000110473A JP2000110473A JP3626659B2 JP 3626659 B2 JP3626659 B2 JP 3626659B2 JP 2000110473 A JP2000110473 A JP 2000110473A JP 2000110473 A JP2000110473 A JP 2000110473A JP 3626659 B2 JP3626659 B2 JP 3626659B2
Authority
JP
Japan
Prior art keywords
opening
semiconductor chip
external electrode
electrode portion
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000110473A
Other languages
English (en)
Other versions
JP2001298111A (ja
Inventor
雅人 住川
和美 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000110473A priority Critical patent/JP3626659B2/ja
Publication of JP2001298111A publication Critical patent/JP2001298111A/ja
Application granted granted Critical
Publication of JP3626659B2 publication Critical patent/JP3626659B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置、その実装構造およびその実装方法に関し、特に、高密度の実装が可能で、かつ、信頼性に優れた半導体装置、半導体装置の実装構造およびその実装方法に関するものである。
【0002】
【従来の技術】
近年、携帯電話や携帯情報機器に代表される電子機器および装置の小型化、軽量化の要求に伴って、半導体装置の小型化および高密度化が図られている。この目的のために、LSIチップを直接回路基板上に搭載するベアチップ実装構造が提案されている。
【0003】
また、半導体装置の形状をLSIチップに極力近付けることにより小型化を図った、いわゆるチップサイズパッケージ(CSP)構造の半導体装置を用いた実装構造が提案されている。このような実装構造では、実装の高密度化を図るために、半導体装置の底面に接続部を配置した構造が特徴となっている。
【0004】
これらの実装構造においては、ベアチップまたはCSPと、それを実装する回路基板との熱膨張係数が異なることによって、両者の接続部には熱応力に起因する熱歪みが発生する。この歪みにより接続部の接合材料に金属疲労が生じて、接合部には亀裂が発生し、やがては破断に至り、その電子機器の不良発生を招くという問題がある。
【0005】
この問題は、半導体装置の軽薄短小化、大型化、多ピン化が進むほど、接合部の接合材料の破断を招かないための十分な熱応力緩和構造を設けにくくなることから深刻なものとなってくる。
【0006】
従来のCSPの実装構造について説明する。図9に示すように、実装基板106上に、半導体装置111が搭載されている。半導体装置111には、有機樹脂部材103に形成された開口部103aの底に露出する電極部105の表面に電気的に接続される外部電極112が設けられている。その外部電極112は実装基板106に形成されたパッド部104に電気的に接続されている。これにより、半導体装置111と実装基板106とが電気的に接続される。
【0007】
このような実装構造においては、上述したように、外部電極部112に熱応力が繰返して作用する。このため、図10に示すように、開口部103a近傍で外部電極部112に亀裂113が発生し、やがて破断する。
【0008】
このとき、半導体装置が実装された後の使用において繰返しの熱応力が作用する際には、外部電極部112のうち開口部103a内の部分で最も大きな歪みが発生することが判明した。
【0009】
このような問題に対処するため、たとえば、特開平10−173006号公報に記載された実装構造では、半導体装置と実装基板との間に設けられる外部電極部として、導電性材料に低弾性の樹脂ボールを内包させた構造が提案されている。
【0010】
すなわち、図11に示すように、半導体チップ203に形成された電極部205と配線基板204に形成された配線基板接続端子206との間に、樹脂ボール201を内包させた導電性材料202を有する外部電極が形成されている。
【0011】
樹脂ボール201により、半導体チップ203と実装基板204との熱膨張係数の違いに起因する熱応力を緩和させることで外部電極による接続部分の信頼性を向上させている。
【0012】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の実装構造では以下に示すような問題点があった。半導体チップ203を実装基板204に実装した後に、使用により外部電極には熱応力が繰返して作用する。その結果、図12に示すように、導電性材料202のより薄い部分から亀裂209が生じ、導電性材料202と樹脂ボール201との界面に沿って亀裂209が走り、樹脂ボール201を入れない場合よりもかえって短い破断寿命を示すことが発明者らの実験によって明らかになった。
【0013】
この外部電極の場合、応力が集中するのは、樹脂ボール201と導電性材料202との界面付近210である。この界面付近210は、樹脂ボール201と導電性材料202とが物理的にしか接合されていない箇所であり、機械的に弱い部分となっている。
【0014】
さらに、樹脂ボール201の表面上の導電性材料202が多層構造で形成されている場合には、金属元素間の拡散による金属間化合物が形成されており、機械的に脆弱な箇所になっているためかえって早期に亀裂209が発生すると考えられる。しかも、導電性材料202の厚さがより薄い部分から、そのような亀裂209がより生じやすいことが判明した。
【0015】
本発明は、上記問題点を解決するためになされたものであり、1つの目的は亀裂の発生が抑制され信頼性に優れた外部電極を有する半導体装置の実装構造を提供することであり、他の目的はそのような半導体装置の実装構造に適用される半導体装置を提供することであり、さらに他の目的はそのような半導体装置の実装方法を提供することである。
【0016】
【課題を解決するための手段】
本発明の1つの局面における半導体装置の実装構造は、半導体チップ部と、保護部材と、電極部と、基板部と、外部電極部とを備えている。保護部材は半導体チップ部の表面に形成され、開口形状が実質的に円形の開口部を有している。電極部は保護部材の開口部の底に露出している。基板部は半導体チップ部を載置している。外部電極部は開口部に装着され、電極部と基板部とを電気的に接続している。その外部電極は弾性材からなる実質的に球形の第1の部材と、その第1の部材を覆う導電性の第2の部材とを有している。第1の部材の比重は第2の部材の比重よりも小さく、第1の部材は樹脂から形成されている。第1の部材の半径をR、開口部の開口半径をr、有機樹脂部材の厚さをDとすると、r≦R≦(D 2 +r 2 )/2Dの寸法関係を満たし、実装状態の使用において、第1の部材の一部を開口部に嵌入させるとともに、第1の部材と開口部の開口壁との間に、この寸法関係に基づいて定められる所定の厚さの第2の部材を介在させている。そして、第1の部材と基板部とは第2の部材を介在させて距離を隔てられている。
【0017】
この構造によれば、第1の部材の比重が第2の部材の比重よりも小さく、しかも、上記所定の寸法関係を有することで、第2の部材を溶融させて外部電極部を下に向けて外部電極を基板に接続する際に第1の部材が第2の部材中を浮力により移動して第1の部材の一部を容易に開口部に嵌入させるとともに、実装状態の使用において、第1の部材と開口部の開口壁との間には亀裂を生じさせない厚さの第2の部材介在させることができる。一方、第1の部材が第2の部材中を浮力により移動することで、第1の部材と基板部とは第2の部材を介在させて距離を隔てられることになる。このようにして、開口部の開口壁と第1の部材との間に所望の厚さを第2の部材を介在させることができて、外部電極に生じる歪みが吸収され、外部電極に亀裂が生じるのを効果的に抑制することができる。
【0022】
また好ましくは、第2の部材が錫(Sn)を添加したはんだ材料を含むことで、効率的に実装構造を得ることができる。
【0023】
本発明の第2の局面における半導体装置は、半導体チップ部と、保護部材と、電極部と、外部電極部とを備えている。保護部材は半導体チップ部の表面に形成され、開口部を有している。電極部は保護部材の開口部の底に露出している。外部電極部は開口部に装着され、電極部に電気的に接続されている。その外部電極部は弾性材からなる第1の部材と、その第1の部材を覆い、第1の部材よりも小さい比重を有する導電性の第2部材とを有している。その第1の部材は実質的に球形であり、開口部の開口形状は実質的に円形である。第1の部材の半径をR、開口部の開口半径をr、保護部材の厚さをDとすると、r≦R≦(D2+r2)/2Dの関係を満たしている。第2の部材において、第1の部材を挟んで電極部とは反対側に位置する第2の部材の部分の厚さは、電極部が位置する側の第2の部材の部分の厚さよりも薄い。
【0024】
この半導体装置では半導体チップ部の電極部を上に向けて電極部に接続される外部電極部を形成する際に溶融した第2の部材中を第1の部材が浮力により移動して、第1の部材を挟んで電極部とは反対側に位置する第2の部材の部分の厚さは、電極部が位置する側の第2の部材の部分の厚さよりも薄くなる。その半導体装置の外部電極を下に向けて外部電極部を基板部に接続する際に、第2の部材が溶融することで第1の部材が第2の部材中を浮力により移動して、第1の部材の一部を容易に開口部に嵌入させることができるとともに、開口部の開口壁と第1の部材との間に介在する第2の部材の厚さを、実装状態の使用において亀裂を生じさせない厚さに容易にすることができる。その結果、半導体装置が実装された状態で外部電極に亀裂が生じるのを効果的に抑制することができる。
【0025】
本発明の第3の局面における半導体装置の実装方法は以下の工程を備えている。弾性材からなる第1の部材の表面に第1の部材の比重よりも大きい比重を有する導電性の第2の部材が被覆された複合部材を、半導体チップ部に形成された電極部を露出する開口部に載置して熱処理を施すことにより、第2の部材を電極部に接続して複合部材を半導体チップ部に接続する。複合部材が接続された半導体チップ部の面を下方に向け、基板部に形成されたパッド部に複合部材を接触させて熱処理を施して第2の部材を溶融させることにより、第2の部材をパッド部に接続する。第2の部材をパッド部に接続する工程は、第1の部材を浮かせて第1の部材の一部を開口部に嵌入させるとともに、第1の部材とパッド部とを第2の部材を介在させて距離を隔てる工程を備えている
【0026】
この実装方法によれば、第2の部材溶融させて複合部材を半導体チップに接続する際に、第1の部材の比重が第2の部材の比重よりも小さいことで第1の部材が溶融した第2の部材中を浮力により移動して、第1の部材の一部容易に開口部に嵌入する一方、第1の部材とパッド部との間には第2の部材が介在して第1の部材とパッド部材とは距離が隔てられることになる。その結果、実装状態の使用において熱応力が集中する部分の応力吸収されて、複合部材に亀裂が生じるのを効果的に抑制することができる。
【0027】
【発明の実施の形態】
実施の形態1
本発明の実施の形態1に係る半導体装置の実装構造について説明する。図1に示すように、半導体チップ部11の電極部5に接続された外部電極部12が、実装基板6に形成されたパッド部4に電気的に接続されている。電極部5は、半導体チップ部11を覆う有機樹脂部材3に設けられた開口部14の底に露出している。
【0028】
外部電極部12は低弾性部材1とその低弾性部材1の表面を覆う導電性接合部材2から形成されている。その低弾性部材1の一部が開口部14に嵌入している。また、低弾性部材1と開口部14の開口壁との間に介在している導電性接合部材2は、実装状態の使用において亀裂を生じさせない厚みを有している。
【0029】
この半導体装置の実装構造では、使用において外部電極12に作用する熱応力のうち、最も熱応力が集中するのは開口部14近傍に位置する部分である。この外部電極部12では、低弾性部材1の一部が開口部14に嵌入していることでこの応力を吸収することができる。また、開口部14の開口壁と低弾性部材1との間に、実装状態の使用において亀裂を生じさせない厚さの導電性接合部材2が介在している。
【0030】
その結果、この半導体装置の実装構造では、外部電極12に亀裂が生じるのが効果的に抑制されて、実装された半導体装置の寿命を延ばすことができる。
【0031】
実施の形態2
次に、本発明の実施の形態2として、実施の形態1において説明した半導体装置の実装構造の実装方法について説明する。
【0032】
まず、外部電極部12に用いる複合部材について説明する。図2はその複合部材12aの断面構造を示す。図2に示すように、適当な弾性率を有する低弾性部材1の表面に、少なくとも1層からなる導電性部材2aが形成されている。この外部電極となる複合部材12aは、ほぼ球形であることが半導体装置を製造する際に都合がよい。
【0033】
すなわち、複合部材12aの方向を特に気にしなくてよいこと、取扱い時に複合部材12aに欠けや歪みを生じさせにくく、品質管理上都合がよい。この複合部材12aは次の方法によって製造される。
【0034】
まず、低弾性部材1を製造する。この低弾性部材1は、適当な弾性率と破断延びを有する樹脂材料が望ましい。弾性率の値として、被覆する導電性部材2aの物性にもよるが、たとえば、1GPaから10GPaの範囲が適当である。材質として、特に特定されないがポリイミド系、ビニル系あるいはゴム系の樹脂が望ましい。
【0035】
次に、低弾性部材1の表面にメッキ法により導電性部材2aを形成する。後述するように、導電性部材2aの材質としては、最表面が錫(Sn)を含むはんだ材料であることが後の工程を施す上で望ましい。
【0036】
粒径が1mm未満の微細な低弾性部材の表面に比較的安価に金属メッキを施す際に、厚く形成しようとすると均一な膜厚を得ることが一般に困難である。発明者らは、1μm程度のニッケル(Ni)メッキを施し、その後に、5μmの銅(Cu)メッキを施し、最終的に20μm程度の錫鉛(Sn−Pb)メッキを施すことで、ほぼ真球に近い複合部材12aを製造した。
【0037】
この複合部材12aにおいては、上述したように導電性部材2aを比較的厚く形成することができず、かつ、半導体装置の実装後の外部電極12は、この複合部材12aから構成されるため、低弾性部材1の直径が外部電極部12の高さに大きく影響する。また、この高さをより高く保つ方が実装後の熱歪みを小さくすることが知られており、このことから、低弾性部材1の直径はある程度の大きさが必要になる。
【0038】
たとえば、外部電極部のピッチが0.8mmの場合には、半導体チップ11の側の電極部5の直径は通常350μm程度である。このとき外部電極部の高さを通常400〜500μm程度に保つ必要がある。そして、その高さのほとんどを低弾性部材1の直径で確保する必要があることから、低弾性部材1の直径は電極部5の直径と同等かそれよりも大きくする必要がある。発明者らは、直径が約400μmの低弾性部材1を用い、導電性部材2aのメッキ後には直径が約440μmとなる複合部材12aを用いた。
【0039】
次に、上述した複合部材12aを用いて半導体装置を実装基板に実装する方法について説明する。まず、図3は、外部電極部となる複合部材を接続する前の半導体チップ部11の断面を示す図である。半導体チップ部11は図1に示す半導体チップとは天地逆に、電極部5を露出する開口部14が上を向くように配置されている。
【0040】
この半導体チップ部は、たとえば、エリアアレイ型の電極配置を有するものである。半導体チップ部としては、チップサイズパッケージ(CSP)でも、あるいはウェハプロセスで製造して、電極部形成後にチップ化して完成させるいわゆるウェハレベルCSPでもエリアアレイになるよう電極を再配置したベアチップでもよい。
【0041】
電極部5以外の半導体チップ部11の面は、はんだに濡れないような、たとえば有機樹脂部材3で覆われている。この有機樹脂部材3に形成された電極部5を露出する開口部14は、はんだによって外部電極を装着する際のはんだダムの役割をも担っている。
【0042】
次に図4に示すように、電極部5の上にはんだの濡れを助ける物質8を塗布する。はんだの濡れを助ける物質として、比較的粘度の高いフラックスでも、フラックスにはんだの微粒子を混ぜた、いわゆるはんだペーストを用いてもよい。塗布方法については、ピンによる転写法でも、印刷法でもよい。
【0043】
次に図5に示すように、半導体チップ部11の電極部5の上に外部電極となる複合部材12aを載置する。次に、図6に示すように、リフロー法により、複合部材12aの導電性部材2aを溶融および凝固させて導電性部材2aを電極部5に接続する。これにより、電極部5に電気的に接続される外部電極12が形成される。このとき、複合部材の導電性部材2aと電極部5上に形成された導電性部材の濡れを助ける物質8とが混ざり合うことで合金となって外部電極部5の導電性接合部材2が形成される。
【0044】
次に、図7に示すように、実装基板6のパッド4の上にクリームはんだ9を塗布する。塗布方法としてディスペンス法でも印刷法でもよい。通常は印刷法が用いられる。次に、各パッド4と外部電極12とをそれぞれ位置合わせした後に、リフロー法により外部電極12の導電性部材2を溶融および凝固させて導電性部材2をパッド4に接続する。
【0045】
これにより、外部電極部12がパッド4に電気的に接続されて、図1に示す半導体装置の実装構造が得られる。なお、リフロー温度としては、たとえば錫鉛を主成分とするはんだでは230℃、鉛を含まないはんだでは250℃をピークとするのが望ましい。
【0046】
上述した半導体装置の実装方法では、図7に示すリフローの際に、低弾性部材1の比重を導電性接合部材2の比重よりも小さくすることで、浮力を得て低弾性部材1が半導体チップ11の電極部5側に向かって上昇する。これにより、低弾性部材1の一部が開口部14に嵌入して、実装後の使用において熱応力が集中する部分を横切るように配置される。応力が集中する部分を横切るように低弾性部材1が位置することで、実装後に発生する熱歪みが吸収される。
【0047】
また、後述するように、実装状態での使用において亀裂を生じさせない厚さの導電性接合部材2が低弾性部材1と開口部14の開口壁との間に介在している。これらにより、外部電極部12に亀裂が生じるのを抑えて外部電極部12による接続不良を大幅に低減させることができる。
【0048】
さらに、このように実装構造を形成することで、図1に示す導電性接合部材2には低弾性部材1の表面に形成された導電性部材2aとパッド4に形成されたはんだペースト9とが溶融して混ざり合った状態となっている。
【0049】
はんだとして、錫鉛(Sn−Pb)を主成分とするものであれば、外部電極12を実装基板6に接続する際の濡れ性もよく優れている。この他に、たとえば錫銀(Sn−Ag)、錫亜鉛(Sn−Zn)、錫ビスマス(Sn−Bi)または錫銅(Sn−Cu)などを主成分とする鉛(Pb)を含まないはんだを用いてもよい。
【0050】
特に、鉛(Pb)を含まないはんだでは、錫鉛(Sn−Pb)はんだに比べて柔軟性に劣り、はんだの材料自体に疲労が起きなくても、周辺の部材、たとえば実装基板6や電極部5などに亀裂が発生するという問題も起こり得る。しかしながら、図1に示す実装構造であれば、効果的に熱応力を低減することができ、そのような亀裂の発生を効果的に抑制することができる。
【0051】
次に、実装状態での使用において亀裂を生じさせない厚さの導電性部材2を低弾性部材1と開口部14の開口壁との間に介在させるための条件について説明する。図8は、本実装構造の最適なデザインを求めるための外部電極部12近傍の寸法関係を示す図である。図8において、開口部14の開口形状を実質的に円形としてその半径をr、弾性部材1を実質的に球形としてその半径をR、有機樹脂部材3の厚さをDとする。また、低弾性部材1と電極部5との距離をxとする。
【0052】
上述したように、実装時のリフローによって低弾性部材1が浮力を得て電極部5に向かって上昇する。このとき、図8に示されるように、低弾性部材1が電極部5に接触する前に有機樹脂部材3の開口部の開口壁に衝突する場合には、低弾性部材1と開口部14の開口壁との間に所定の厚さの導電性接合部材2を介在させることができなくなる。
【0053】
この状態では、実装後に最も熱応力の集中する箇所10に、応力に対して機械的に不安定な導電性接合部材2と低弾性部材1との接合面が位置することになる。また、導電性接合部材として多層構造のものを適用する場合には導電性接合部材をなす金属の金属間化合物層が位置することになる。すなわち、機械的に安定な導電性接合部材の厚みが足らないために、熱応力によって亀裂が生じることになる。
【0054】
このことから、実装構造の最適なデザインとしては、低弾性部材1が電極部5に接触する前に、低弾性部材1を有機樹脂部材3の開口壁に衝突させないことが必要である。このため、r≦Rの下では、低弾性部材1と電極5との距離xが負となるようなr、R、Dの関係を有していることが望ましい。すなわち、次の関係式が得られる。
【0055】
D+(R−r1/2−R<0(あるいは、r≦R≦(D+r)/2D)
上述した各寸法が上記式で表される寸法関係を有することで、低弾性部材1の一部を開口部14に嵌入することができるとともに、実装状態での使用において亀裂を生じさせない厚さの導電性接合部材2を低弾性部材1と開口部14の開口壁との間に介在させることができる。これにより、外部電極部の実装状態での使用において生ずる熱応力を効果的に緩和して、実装された半導体装置の寿命を大幅に延ばすことができる。
【0056】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0057】
【発明の効果】
本発明の1つの局面における半導体装置の実装構造によれば、第1の部材の比重が第2の部材の比重よりも小さく、しかも、所定の寸法関係を有することで、第2の部材を溶融させて外部電極部を下に向けて外部電極を基板に接続する際に第1の部材が第2の部材中を浮力により移動して第1の部材の一部を容易に開口部に嵌入させるとともに、実装状態の使用において、第1の部材と開口部の開口壁との間には亀裂を生じさせない厚さの第2の部材介在させることができる。一方、第1の部材が第2の部材中を浮力により移動することで、第1の部材と基板部とは第2の部材を介在させて距離を隔てられることになる。このようにして、開口部の開口壁と第1の部材との間に所望の厚さを第2の部材を介在させることができて、外部電極に生じる歪みが吸収され、外部電極に亀裂が生じるのを効果的に抑制することができる。
【0061】
また好ましくは、第2の部材が錫(Sn)を添加したはんだ材料を含むことで、効率的に実装構造を得ることができる。
【0062】
本発明の第2の局面における半導体装置では半導体チップ部の電極部を上に向けて電極部に接続される外部電極部を形成する際に溶融した第2の部材中を第1の部材が浮力により移動して、第1の部材を挟んで電極部とは反対側に位置する第2の部材の部分の厚さは、電極部が位置する側の第2の部材の部分の厚さよりも薄くなる。その半導体装置の外部電極を下に向けて外部電極を基板部に接続する際には、第2の部材が溶融することで第1の部材が第2の部材中を浮力により移動して、第1の部材の一部を容易に開口部に嵌入させることができるとともに、開口部の開口壁と第1の部材との間に介在する第2の部材の厚さを、実装状態の使用において亀裂を生じさせない厚さに容易にすることができる。その結果、半導体装置が実装された状態で外部電極に亀裂が生じるのを効果的に抑制することができる。
【0063】
本発明の第3の局面における半導体装置の実装方法によれば、第2の部材溶融させて複合部材を半導体チップに接続する際に、第1の部材の比重が第2の部材の比重よりも小さいことで、第1の部材が溶融した第2の部材中を浮力により移動して、第1の部材の一部容易に開口部に嵌入する一方、第1の部材とパッド部との間には第2の部材が介在して第1の部材とパッド部材とは距離が隔てられることになる。その結果、実装状態の使用において熱応力が集中する部分の応力吸収されて、複合部材に亀裂が生じるのを効果的に抑制することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の実装構造を示す断面図である。
【図2】外部電極となる複合部材を示す断面図である。
【図3】本発明に実施の形態2に係る半導体装置の実装方法の一工程を示す断面図である。
【図4】同実施の形態において、図3に示す工程の後に行なわれる工程を示す断面図である。
【図5】同実施の形態において、図4に示す工程の後に行なわれる工程を示す断面図である。
【図6】同実施の形態において、図5に示す工程の後に行なわれる工程を示す断面図である。
【図7】同実施の形態において、図6に示す工程の後に行なわれる工程を示す断面図である。
【図8】同実施の形態において、本実装構造の最適なデザインを求めるための外部電極部近傍の寸法関係を示す断面図である。
【図9】第1の従来技術における半導体装置の実装構造を示す断面図である。
【図10】図9に示す半導体装置の実装構造の問題点を示す断面図である。
【図11】第2の従来技術における半導体装置の実装構造を示す断面図である。
【図12】図11に示す半導体装置の実装構造の問題点を示す断面図である。
【符号の説明】
1 低弾性部材、2 導電性接合部材、2a 導電性部材、3 有機樹脂部材、4 パッド、5 電極部、6 実装基板、8 導電性部材の濡れを助ける物質、9 はんだペースト、10 応力集中部分、11 半導体チップ部、12 外部電極、12a 複合部材、14 開口部。

Claims (4)

  1. 半導体チップ部と、
    該半導体チップ部の表面に形成され、開口形状が実質的に円形の開口部を有する保護部材と、
    該保護部材の前記開口部の底に露出した電極部と、
    前記半導体チップ部を載置する基板部と、
    前記開口部に装着され、前記電極部と前記基板部とを電気的に接続する外部電極と、
    を備え、
    前記外部電極部は、
    弾性材からなる実質的に球形の第1の部材と、
    前記第1の部材を覆う導電性の第2の部材と
    を有し、
    前記第1の部材の比重は前記第2の部材の比重よりも小さく、前記第1の部材は樹脂から形成され、
    前記第1の部材の半径をR、前記開口部の開口半径をr、前記保護部材の厚さをDとすると、r≦R≦(D 2 +r 2 )/2Dの寸法関係を満たし、
    実装状態の使用において、前記第1の部材の一部を前記開口部に嵌入させるとともに、前記第1の部材と前記開口部の開口壁との間に、前記寸法関係に基づいて定められる所定の厚さの前記第2の部材を介在させ、
    前記第1の部材と前記基板部とは前記第2の部材を介在させて距離を隔てられている、半導体装置の実装構造。
  2. 前記第2の部材は錫(Sn)を添加したはんだ材料を含む、請求項1記載の半導体装置の実装構造。
  3. 半導体チップ部と、
    該半導体チップ部の表面に形成され、開口部を有する保護部材と、
    該保護部材の前記開口部の底に露出した電極部と、
    前記開口部に装着され、前記電極部に電気的に接続される外部電極と
    を備え、
    前記外部電極部は、
    弾性材からなる第1の部材と、
    前記第1の部材を覆い、前記第1の部材よりも大きい比重を有する導電性の第2部材と
    を有し、
    前記第1の部材は実質的に球形であり、前記開口部の開口形状は実質的に円形であり、
    前記第1の部材の半径をR、前記開口部の開口半径をr、前記保護部材の厚さをDとすると、
    r≦R≦(D 2 +r 2 )/2D
    の関係を満た満たし、
    前記第2の部材において、前記第1の部材を挟んで前記電極部とは反対側に位置する前記第2の部材部分の厚さは、前記電極部が位置する側の前記第2の部材の部分の厚さよりも薄い、半導体装置。
  4. 弾性材からなる第1の部材の表面に該第1の部材の比重よりも大きい比重を有する導電性の第2の部材が被覆された複合部材を、半導体チップ部に形成された電極部を露出する開口部に載置して熱処理を施すことにより、前記第2の部材を前記電極部に接続して前記複合部材を前記半導体チップ部に接続する工程と、
    前記複合部材が接続された前記半導体チップ部の面を下方に向け、基板部に形成されたパッド部に前記複合部材を接触させて熱処理を施して前記第2の部材を溶融させることにより、前記第2の部材を前記パッド部に接続する工程と
    を有し、
    前記第2の部材を前記パッド部に接続する工程は、前記第2の部材中に前記第1の部材を浮かせて前記第1の部材の一部を前記開口部に嵌入させるとともに、前記第1の部材と 前記パッド部とを前記第2の部材を介在させて距離を隔てる工程を備えた、半導体装置の実装方法
JP2000110473A 2000-04-12 2000-04-12 半導体装置、その実装構造およびその実装方法 Expired - Fee Related JP3626659B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000110473A JP3626659B2 (ja) 2000-04-12 2000-04-12 半導体装置、その実装構造およびその実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000110473A JP3626659B2 (ja) 2000-04-12 2000-04-12 半導体装置、その実装構造およびその実装方法

Publications (2)

Publication Number Publication Date
JP2001298111A JP2001298111A (ja) 2001-10-26
JP3626659B2 true JP3626659B2 (ja) 2005-03-09

Family

ID=18622973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000110473A Expired - Fee Related JP3626659B2 (ja) 2000-04-12 2000-04-12 半導体装置、その実装構造およびその実装方法

Country Status (1)

Country Link
JP (1) JP3626659B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3928729B2 (ja) * 2004-05-26 2007-06-13 セイコーエプソン株式会社 半導体装置
JP2006344624A (ja) * 2005-06-07 2006-12-21 Hitachi Metals Ltd 電子部品の製造方法
JP2007103462A (ja) 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 端子パッドと半田の接合構造、当該接合構造を有する半導体装置、およびその半導体装置の製造方法
JP2007103737A (ja) * 2005-10-05 2007-04-19 Sharp Corp 半導体装置
JP4455509B2 (ja) 2006-01-31 2010-04-21 シャープ株式会社 半導体装置
WO2009096216A1 (ja) * 2008-01-30 2009-08-06 Nec Corporation 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
JP2009112028A (ja) * 2008-12-09 2009-05-21 Epson Toyocom Corp 圧電発振器
JP2011086790A (ja) * 2009-10-16 2011-04-28 Japan Radio Co Ltd 電子部品およびその製造方法
JP5589734B2 (ja) * 2010-09-30 2014-09-17 株式会社村田製作所 電子部品及びその製造方法
JP6551301B2 (ja) * 2016-05-19 2019-07-31 株式会社デンソー 電子装置、および電子装置の製造方法

Also Published As

Publication number Publication date
JP2001298111A (ja) 2001-10-26

Similar Documents

Publication Publication Date Title
US7038144B2 (en) Electronic component and method and structure for mounting semiconductor device
US6906417B2 (en) Ball grid array utilizing solder balls having a core material covered by a metal layer
US8101866B2 (en) Packaging substrate with conductive structure
US20080001288A1 (en) Semiconductor Device and Manufacturing Method Thereof, Semiconductor Package, and Electronic Apparatus
US7125745B2 (en) Multi-chip package substrate for flip-chip and wire bonding
KR100790978B1 (ko) 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
US8022530B2 (en) Package substrate having electrically connecting structure
TW200921884A (en) Method for making copper-core layer multi-layer encapsulation substrate
WO2001082375A2 (en) Improved pillar connections for semiconductor chips and method of manufacture
US8822841B2 (en) Package substrate and fabricating method thereof
US8779300B2 (en) Packaging substrate with conductive structure
JP3626659B2 (ja) 半導体装置、その実装構造およびその実装方法
US6486553B1 (en) Semiconductor device with increased connection strength between solder balls and wiring layer
TWI242866B (en) Process of forming lead-free bumps on electronic component
JP3700598B2 (ja) 半導体チップ及び半導体装置、回路基板並びに電子機器
TWI351749B (en) Packaging substrate and method for menufacturing t
US6285083B1 (en) Semiconductor device and mounting structure of a semiconductor device
JP2000228455A (ja) Bga型icパッケージ
JP3180041B2 (ja) 接続端子及びその形成方法
KR101009192B1 (ko) 반도체 장치의 범프 구조물 및 그 제조방법
JP3859963B2 (ja) 半導体装置及びその製造方法
US20040256737A1 (en) [flip-chip package substrate and flip-chip bonding process thereof]
KR20070019629A (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
JP3742732B2 (ja) 実装基板及び実装構造体
JP5083000B2 (ja) 電子部品装置及び電子部品装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040608

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041203

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071210

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081210

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091210

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091210

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101210

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101210

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111210

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees