JP2008166438A - 半導体装置およびその製造方法 - Google Patents

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Masanori Onodera
正徳 小野寺
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Spansion Llc
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Abstract

【課題】半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供する。
【解決手段】本発明は、基板(10)と、基板(10)上にフリップチップ接続された半導体素子(14)と、半導体素子(14)を封止する封止部(28)と、を具備し、半導体素子(14)は、その側面全体が封止部(28)によって覆われており、上面は封止部(28)によって覆われていないことを特徴とする半導体装置である。半導体素子(14)の側面全体が封止部(28)によって覆われているため、半導体素子の側面が破損することを防止できる。また、半導体素子(14)の上面が封止部(28)によって覆われていないため、半導体装置の低背化を実現することもできる。
【選択図】図4

Description

本発明は、半導体装置およびその製造方法に関し、特に内蔵半導体装置を複数積層するための半導体装置およびその製造方法に関する。

近年、例えば、移動体電話機のような携帯型電子機器やICメモリカードの不揮発性記録媒体等に用いられる半導体装置は、その小型化が求められている。そこで、半導体素子を効率的にパッケージングする技術が求められている。その1つとして、半導体素子を積層しパッケージングする技術が開発されている。

半導体素子を積層しパッケージングする技術の例として、従来例1から3について説明する。図1を用い、従来例1に係る半導体装置について説明する。図1を参照に、従来例1に係る半導体装置は、主として、基板10、半導体素子14および内蔵半導体装置48からなる半導体装置である。

内蔵半導体装置48は、基板12、半導体素子18、ダイ付け部22、ワイヤ接続パッド34、ワイヤ32および封止部24からなる半導体装置である。基板12と半導体素子18とはダイ付けされ、Au(金)等からなるワイヤ32により電気的に接続されている。半導体素子18はエポキシ樹脂等により封止されて、封止部24が形成されている。

ガラスエポキシ等からなる基板10には、AuやCu(銅)等からなるワイヤ接続パッド34、フリップチップ接続用パッド40、電極接続部36およびランド電極38が形成されている。基板10の下側には、下部接続端子として、半田ボール42が接続されている。シリコン等からなる半導体素子14は、基板10の上側に搭載されている。半導体素子14と基板10とは、AuやCu等からなるバンプ46によって電気的に接続されている。基板10と半導体素子14との隙間は、エポキシ樹脂等からなるアンダーフィル部44により埋められている。半導体素子14は、エポキシ樹脂等により封止されて、封止部28が形成されている。封止部28の上側には内蔵半導体装置48が、固着剤により固着されて、固着部20が形成されている。内蔵半導体装置48と基板10とは、Au等からなるワイヤ30によって電気的に接続されている。内蔵半導体装置48および封止部28は、エポキシ樹脂等により封止されて、封止部26が形成されている。

図2を用い、従来例2に係る半導体装置について説明する。図2を参照に、従来例2に係る半導体装置は、主として、基板10、半導体素子14、半導体素子14aおよび内蔵半導体装置48からなる半導体装置である。図2は、図1と比較して、半導体素子14とは高さの異なる半導体素子14aを有する。また、図2では、図1における封止部28が形成されていない。

図3を用い、従来例3に係る半導体装置について説明する。図3を参照に、従来例3に係る半導体装置は、主として基板10、半導体素子14および内蔵半導体装置52とからなる半導体装置である。基板10の上側に半導体素子14が搭載されている。半導体素子14の上側に、内蔵半導体装置52が搭載されている。基板10と内蔵半導体装置52とは、半田ボール68により電気的に接続されている。

内蔵半導体装置52は、基板20、半導体素子58、半導体素子60、ダイ付け部62、ダイ付け部64、ワイヤ接続パッド34、ワイヤ54、ワイヤ56、ランド電極38、電極接続部36および封止部66からなる半導体装置である。半導体素子58と半導体素子60とはダイ付け部64によって、ダイ付けされている。基板20と半導体素子58とはダイ付け部62によって、ダイ付けされている。基板20と半導体素子58とは、Au等からなるワイヤ56で電気的に接続されている。基板20と半導体素子60とは、Au等からなるワイヤ54で電気的に接続されている。半導体素子58および半導体素子60は、エポキシ樹脂等により封止され、封止部66が形成されている。なお、図1および図2と同じ部材には同じ符号を付し、説明を省略する。

特許文献1には、半導体素子全体を、エポキシ樹脂等で封止した半導体装置が開示されている。特許文献1に係る発明は、半導体素子全体を封止することにより、半導体素子の損傷を防止できることが特徴である。
特開2003−282814号公報

従来例1に係る半導体装置においては、半導体素子14の上面が封止部28によって覆われている。そのため、封止部28の厚みの分だけ、半導体装置全体の高さが高くなるため、半導体装置の低背化には限界がある。また、基板10と基板12とをワイヤ30で接続する際には、基板10を加熱することにより、基板12におけるワイヤ30が接続されるワイヤ接続パッド34の温度を所定の温度に保つ必要がある。ここで、一般に、封止部28を構成するエポキシ樹脂は半導体素子14を構成するシリコン等に比較して、熱伝導性が悪い。そのため、半導体素子14の上面に封止部28が存在すると、基板10と基板12とを、ワイヤ30で接続する際に、基板10から伝導される熱を効率良く基板12のワイヤ接続パッド34へ伝導することが難しくなる。そのため、ワイヤ接続を安定して行うことが困難となり、半導体装置の製造歩留まりが低下する。

また、従来例2に係る半導体装置のように、半導体素子14および14aの高さが異なる場合には、内蔵半導体装置48を水平に搭載することができず、そのような半導体装置は不良品となる。その結果、半導体装置の製造歩留まりが低下してしまう。また、半導体素子14および14aの高さが異なる場合でも、固着部20の厚さを調整することにより、内蔵半導体装置48を水平に搭載することは可能である。しかし、この場合、固着部20の厚さが必然的に厚くならざるを得ないため、半導体装置全体の高さも高くなってしまう。

さらに、従来例3に係る半導体装置においては、半導体素子14の側面が露出しているため、例えば、内蔵半導体装置52を搭載する前段階等において、外部からの衝撃により半導体素子14の側面が破損する危険性が高くなる。その結果、半導体装置の製造歩留まりが低下してしまう。この点、特許文献1に係る半導体装置においては、半導体素子の側面を封止部が保護する構造をとるため、外部からの衝撃により半導体素子の側面が破損する危険性を低下させることはできる。しかし、特許文献1に係る半導体装置においては、半導体素子の上面も封止部により覆われているため、従来例1における場合と同様の問題点が生じる。

本発明は上記課題に鑑みてなされたものであり、半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供することを目的とする。

本発明は、基板と、前記基板上にフリップチップ接続された半導体素子と、前記半導体素子を封止する封止部と、を具備し、前記半導体素子は、その側面全体が前記封止部によって覆われており、上面は前記封止部によって覆われていない半導体装置である。本発明によれば、半導体素子の側面全体が封止部によって保護されているため、例えば、半導体装置を保管しておく際等に、外部からの衝撃により半導体素子の側面が破損することを防止できる。その結果、半導体装置の製造歩留まりを向上させることが可能となる。また、半導体素子の上面が封止部によって覆われていないため、半導体装置の低背化を実現することも可能となる。

上記構成において、前記半導体装置は、前記半導体素子を複数具備する構成とすることができる。

上記構成において、前記複数の半導体素子の高さが実質同一である構成とすることができる。この構成によれば、半導体素子の上に内蔵半導体装置を水平に搭載することが容易にできる。

上記構成において、前記半導体素子の上に内蔵半導体装置を搭載する構成とすることができる。この構成によれば、半導体素子の側面が封止部により覆われているため、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置を搭載する工程で、半導体素子の側面が外部からの衝撃により破損することを防止できる。

上記構成において、前記半導体素子の上に固着部を具備し、前記内蔵半導体装置が、前記半導体素子の上に前記固着部を介して直接固着されている構成とすることができる。この構成によれば、半導体装置全体の高さを低くすることができ、半導体装置全体の低背化を図ることができる。

上記構成において、前記半導体素子の上面全体が前記固着部によって覆われている構成とすることができる。この構成によれば、半導体素子と封止部との界面を固着部が保護する結果、封止部が半導体素子の側面から剥離することを抑制することができ、製品歩留まりを向上させることができる。

上記構成において、前記内蔵半導体装置を前記半導体素子の上面に投影した投影面が、前記半導体素子の上面に含まれる位置関係を有する構成とすることができる。この構成によれば、内蔵半導体装置を基板に接続する際に、基板から伝導される熱が半導体素子および固着部を通して内蔵半導体装置に伝わるため、基板から伝導される熱を極力損なわずに内蔵半導体装置に伝導することができる。そのため、内蔵半導体装置を基板に接続する工程を安定して行うことができるため、半導体装置の製造歩留まりが向上する。

上記構成において、前記内蔵半導体装置は、前記半導体素子の上に、前記内蔵半導体装置と前記半導体素子との間に空間を有するように搭載された構成とすることができる。この構成によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することが可能となる。また、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置を搭載する工程で、半導体素子の側面が外部衝撃等により破損することを防止できるため、製品歩留まりを向上させることが可能となる。また、前記半導体素子の上面が封止部により覆われていないため、半導体装置全体の低背化を図ることも可能となる。

本発明は、基板上に半導体素子をフリップチップ接続する工程と、前記半導体素子全体を封止する封止部を形成する工程と、前記半導体素子の上面が露出されるように前記封止部を加工する工程と、を具備する半導体装置の製造方法である。本発明によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置を製造することができる。

上記構成において、前記封止部を加工する工程は、前記封止部を研削加工する工程を含む構成とすることができる。

上記構成において、前記封止部を加工する工程は、複数の前記半導体素子における上面の高さを実質同一とする工程を含む構成とすることができる。この構成によれば、一度の加工で複数の半導体素子の高さを実質同一とすることができる。このため、その後、内蔵半導体装置を搭載する際に、内蔵半導体装置を水平に搭載することが容易にできる。

上記構成において、前記封止部を加工する工程は、前記半導体素子の厚みを薄くする工程を含む構成とすることができる。この構成によれば、半導体素子の厚みを所望の厚さまで薄くすることができるため、半導体装置の低背化を図ることが可能となる。

上記構成において、前期半導体素子の上に内蔵半導体装置を搭載する工程を含む構成とすることができる。この構成によれば、半導体素子の側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することができる。

上記構成において、前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程を含む構成とすることができる。

上記構成において、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程は、前記半導体素子の上面を覆うように固着剤を塗布する工程を含む構成とすることができる。この構成によれば、半導体素子の側面と封止部との界面を固着部が保護する。そのため、半導体素子と封止部との界面が剥離することを防止できる。

上記構成において、前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置との間に空間を有するように前記内蔵半導体装置を搭載する工程を含む工程とすることができる。この構成によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することが可能となる。また、半導体素子の側面全体が封止部で覆われているため、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは内蔵半導体装置を搭載する工程で、外部衝撃により前記半導体素子の側面が破損することを防ぐことができ、製品歩留まりを向上させることが可能となる。

上記構成において、前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置とを、バンプにより電気的に接続する工程を含む構成とすることができる。この構成によれば、半導体素子の上に封止部が存在しないため、小さなバンプで半導体素子と内蔵半導体装置とを接続することができる。その結果、半導体装置全体の低背化を実現することができる。また、バンプの横方向の間隔を狭くすることもできる。その結果、半導体装置全体を小型化することができる。

本発明によれば、半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供することができる。

以下、図面を用いて、本発明に係る実施例について説明する。

実施例1は、基板と、前記基板上にフリップチップ接続された半導体素子と、前記半導体素子を封止する封止部とを具備し、前記半導体素子の側面全体が封止され、上面(基板10側とは反対側の面をいう。以下同様。)は封止されていない半導体装置の例である。図4を用いて、実施例1について説明する。ガラスエポキシ等からなる基板10には、Au又はCu等からなるランド電極38、電気接続部36およびフリップチップ接続用パッド40が形成されている。基板10の上側に、シリコン等からなる半導体素子14を2個、AuやCu等からなるバンプ46でフリップチップ接続する。半導体素子14の高さは、150μm程度である。半導体素子14と基板10との隙間は、エポキシ樹脂等による埋められて、アンダーフィル部44が形成されている。半導体素子14の側面全体は樹脂等により封止され、封止部28が形成されている。基板10の下側には、下部接続端子として、半田ボール42が接続されている。半田ボール42としては、鉛錫半田(PbSn)、鉛フリー半田(SnAgCu等)、錫亜鉛半田(SnZn)等が用いられる。半田ボール42の高さは300μm程度である。

実施例1は、半導体素子14の側面全体が封止部28によって覆われている。このため、例えば、半導体装置をトレー等に保管中に、外部からの衝撃により半導体素子の側面が破損することを防止できる。その結果、半導体装置の製造歩留まりを向上させることが可能となる。また、従来例1に係る半導体装置とは異なり、半導体素子14の上面が封止部28によって覆われていない。このため、半導体装置の低背化を実現することも可能となる。なお、実施例1は、半導体素子14を複数具備する場合の例として2個の場合を例示した。しかし、半導体素子14が1個の場合でも、あるいは3個以上ある場合でも同じ効果を奏することができる。また、半導体素子14の高さは、半導体素子14の上に内蔵半導体装置を水平に搭載することができる程度に、実質同一であることが望ましい。この構成によれば、後述するように、内蔵半導体装置を水平に搭載することができるため、半導体装置の製造歩留まりを向上させることができる。

実施例2は、図4に示した半導体装置の製造工程の例である。図5(a)から(c)に実施例2を示す。図5(a)から(c)を参照に、実施例2は、主として、フリップチップ接続する工程と、封止する工程と、封止部を加工する工程とからなる。図5(a)は、基板10に半導体素子14をフリップチップ接続する工程である。図5(a)を参照に、基板10には、あらかじめフリップチップ接続用パッド40、ランド電極38、ワイヤ接続パッド34および電極接続部36が設けられている。基板10の上側に半導体素子14を、半田バンプ46を用いてフリップチップ接続する。基板10と半導体素子14との隙間は、ゴミや水分等が侵入することを防止するため、エポキシ樹脂等により埋められ、アンダーフィル部44が形成される。図5(b)は、半導体素子14を封止する工程である。図5(b)を参照に、半導体素子14の全面を覆うようにエポキシ樹脂等を被せてモールド成型することにより、封止部28を形成する。図5(c)は、封止部28を加工する工程である。図5(c)を参照に、封止部28を、半導体素子14の上面が露出するまで、研削加工により加工する。また、半導体素子14が複数あり、それぞれの半導体素子14の高さが異なる場合には、それぞれの半導体素子14の高さが実質同一になるまで研削加工する。さらに、半導体素子14の厚みが、所望の厚みになるまで、半導体素子14を研削加工する。

実施例2に係る製造工程を用いることにより、半導体素子14の側面全体が封止部28により覆われ、上面は覆われていない半導体装置を製造することができる。また、半導体素子14が複数あり、それぞれの半導体素子14の高さが異なる場合でも、一度の加工で、それぞれの半導体素子14の高さを実質同一にすることができる。その結果、後述するように、半導体素子14の上に内蔵半導体装置を水平に搭載することが容易にできる。さらに、加工により半導体素子14の厚みを所望の厚さまで薄くすることもできるため、半導体装置の低背化を図ることもできる。例えば、100から150μm程度まで、半導体素子14の厚みを薄くすることができる。なお、実施例2において、封止部28を加工する方法としては、研削加工を例示したが、研磨加工でもよい。研磨加工は、研削加工よりも、半導体素子14に与えるダメージが少なくて済むという利点がある。しかし、研磨加工の加工速度は研削加工の加工速度よりも遅いため、製造コストの削減という観点からは、研磨加工よりも研削加工の方が好ましい。

実施例3は、図4に示した実施例1に係る半導体装置の上に内蔵半導体装置48を搭載した例である。図6を用いて、実施例3について説明する。図6は、従来例2を示す図2と比較して、封止部28を有する点、および半導体素子14aの代わりに半導体素子14を有する点で異なっている。尚、内蔵半導体装置48は、半導体素子14の上に搭載できるものであれば、チップ等、半導体素子でもよい。また、内蔵半導体装置48の実装方法は、フェースアップ実装でもフェースダウン実装でもよい。

図6は、従来例2を示す図2と比較して、半導体素子14の側面が封止部28により覆われている。このため、内蔵半導体装置48を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置48を搭載する工程で、半導体素子14の側面が外部からの衝撃により破損することを防止できる。また、内蔵半導体装置48が固着部20を介して直接、半導体素子14の上に固着されている。このため、半導体装置全体の高さを低くすることができ、半導体装置全体の低背化を図ることができる。

実施例4は、図6において、半導体素子14を1個にした例である。図7に、実施例4に係る半導体装置の断面図を示す。また、図8は、図7において断面A−A部を上側から見た図であり、内蔵半導体装置48、固着部20、半導体素子14および封止部28の位置関係を分かりやすく示した模式図である。なお、図8において、図7における封止部26は図示されていない。

図7および図8を参照に、実施例4に係る半導体装置では、半導体素子14の上面全体が固着部20によって覆われている。このため、半導体素子14の側面と封止部28との界面を、固着部20が保護する結果、封止部28が半導体素子14の側面から剥離することを抑制でき、製品歩留まりを向上させることができる。

また、図8を参照に、内蔵半導体装置48を半導体素子14の上面に投影した投影面が、半導体素子14の上面に含まれている。いいかえれば、内蔵半導体装置48が、封止部28と接触せずに、半導体素子14の上面部分のみに固着部20を介して直接固着されている構造を有する。この構成によれば、後述する内蔵半導体装置48を搭載し、ワイヤ接続する工程で、基板10から基板12への熱伝導を向上させることができる。そのため、内蔵半導体装置48をワイヤ接続する工程を安定して行うことができる結果、半導体装置の製造歩留まりを向上させることができる。

実施例5は、図6に示した実施例3に係る半導体装置の製造工程の例である。図9(a)から(c)に実施例5を示す。図9(a)から(c)を参照に、実施例5は、主として、接着剤を塗布する工程と、内蔵半導体装置を搭載する工程と、封止する工程とからなる。図9(a)は、接着剤を塗布する工程である。図9(a)を参照に、図5(c)の製造工程で製造された半導体装置を準備し、半導体素子14の上に接着剤を塗布して固着部20を形成する。図9(b)は、内蔵半導体装置48を搭載する工程である。図9(b)を参照に、固着部20の上に直接、内蔵半導体装置48を押圧することにより、内蔵半導体装置48を半導体素子14の上面に固着する。また、内蔵半導体装置48と基板10とは、Au等からなるワイヤ30を、基板12と基板10にワイヤ接続することにより電気的に接続される。図9(c)は、内蔵半導体装置48をエポキシ樹脂等により封止する工程である。図9(c)を参照に、内蔵半導体装置48をエポキシ樹脂等により封止し、モールド成型することにより封止部26が形成される。

図9(a)から(c)に係る製造工程により、図6に係る半導体装置を製造することができる。また、図9(b)の製造工程において、内蔵半導体装置48を接着剤の上から押し付けることにより、接着剤が潰されて、半導体素子14の上面を覆うように接着剤が塗布される。その結果、半導体素子14の側面と封止部28との界面を固着部20が保護する。そのため、半導体素子14と封止部28との界面が剥離することを防止できる。さらに、図9(c)の製造工程において、半導体素子14の上面に封止部28が形成されていない。すなわち、内蔵半導体装置48が、封止部28と接触せずに、半導体素子14の上面部分のみに直接固着されている構造を有する。一般に、封止部28を構成するエポキシ樹脂は半導体素子14を構成するシリコン等に比較して、熱伝導性が悪い。したがって、上記構造を有することにより、基板12と基板10とを、ワイヤ30でワイヤ接続するときに、基板10から伝導される熱が半導体素子14および固着部20を通して内蔵半導体装置48に伝わるため、基板10から伝導される熱を極力損なわずに内蔵半導体装置48に伝導することができる。そのため、内蔵半導体装置48を基板10にワイヤ接続する工程を安定して行うことができる。その結果、半導体装置の製造歩留まりを向上させることができる。なお、実施例5において、固着剤として接着剤を使用した例を説明したが、接着剤の他、金属等で内蔵半導体装置48を固着することも可能である。

実施例6は、図4に示した実施例1に係る半導体装置の上に内蔵半導体装置をパッケージオンパッケージで搭載した例である。図10に実施例6を示す。図10を参照に、図10に係る半導体装置は、実施例1を示す図4と比較して、半導体素子14が1個である点、および内蔵半導体装置52が半導体素子14の上に、内蔵半導体装置52と半導体素子14との間に空間を有するように、半田ボール68を介して搭載されている点で異なっている。また、従来例3を示す図3と比較して、半導体素子14の側面全体が封止部28によって覆われている点で異なっている。尚、内蔵半導体装置52は、半導体素子14の上にパッケージオンパッケージで搭載できるものであれば、チップ等、半導体素子でもよい。また、内蔵半導体装置52の実装は、フェースアップ実装でもフェースダウン実装でもよい。

図10に係る半導体装置は、従来例3に係る半導体装置とは異なり、半導体素子14の側面全体が封止部28によって覆われている。そのため、例えば、内蔵半導体装置52を搭載する前のいずれかの工程で、あるいは内蔵半導体装置52を搭載する工程で、外部からの衝撃により半導体素子14の側面が損傷することを防止でき、製品歩留まりを向上させることができる。また、半導体素子14の上面に封止部28が存在しないため、基板10と基板50との距離を短くすることができる。その結果、半導体装置全体の低背化を図ることができる。

実施例7は、図10に示した実施例6に係る半導体装置の製造工程の例である。図11(a)および(b)に実施例7に係る製造工程を示す。図11(a)および(b)を参照に、実施例7は、主として、実施例2に係る製造方法により半導体装置を製造する工程と、内蔵半導体装置を搭載する工程とからなる。図11(a)は、実施例2に係る製造方法により半導体装置を製造する工程である。図11(a)を参照に、図5(a)から(c)に示した実施例2に係る製造方法により半導体装置を製造する。ただし、図11(a)は図5(a)から(c)とは、半導体素子14が1個である点、基板10の上面に形成されたワイヤ接続パッド34がない点およびランド電極38が形成されている点において異なる。図11(b)は、内蔵半導体装置を搭載する工程である。図11(b)を参照に、図11(a)に係る製造方法で製造した半導体装置の半導体素子14の上に、半導体素子14と内蔵半導体装置52との間に空間を有するように、内蔵半導体装置52を搭載する。ここで、内蔵半導体装置52と基板10とは、バンプ68により、電気的に接続される。バンプ68としては、例えば、鉛錫半田(PbSn)、鉛フリー半田(SnAgCu等)、錫亜鉛半田(SnZn)等の半田ボールが用いられるが、金あるいは銅等の金属を用いてもよい。

実施例7に係る製造方法によれば、図10に示した実施例6に係る半導体装置を製造することができる。また、半導体素子14の側面全体が封止部28により覆われているため、内蔵半導体装置52を搭載する前のいずれかの工程で、あるいは内蔵半導体装置52を搭載する工程で、半導体素子14の側面が外部からの衝撃により破損することを防止でき、製品歩留まりを向上させることができる。さらに、半導体素子14の上面が封止部28によって覆われていないため、基板10と基板50との距離を短くすることができる。したがって、半田ボール68を小さくすることができるため、半導体装置全体の低背化を実現することができる。さらに、半田ボール68の横方向の間隔を狭くすることもできるため、半導体装置全体の小型化を図ることもできる。

以上、本発明の好ましい実施例について詳述したが、本発明はかかる実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図1は従来例1に係る半導体装置の断面図である。 図2は従来例2に係る半導体装置の断面図である。 図3は従来例3に係る半導体装置の断面図である。 図4は実施例1に係る半導体装置の断面図である。 図5(a)から(c)は実施例2に係る半導体装置の製造工程を示す断面図である。 図6は実施例3に係る半導体装置の断面図である。 図7は実施例4に係る半導体装置の断面図である。 図8は実施例4に係る半導体装置において、図7におけるA−A部分を上から見た断面を、模式的に図示したものである。 図9の(a)から(c)は実施例5に係る半導体装置の製造工程を示す断面図である。 図10は実施例6に係る半導体装置の断面図である。 図11(a)および(b)は実施例7に係る半導体装置の製造工程を示す断面図である。

符号の説明

10 基板
14 半導体素子
20 固着部
22 ダイ付け部
28 封止部
30 ワイヤ
34 ワイヤ接続パッド
36 電極接続部
38 ランド電極
40 フリップチップ接続用パッド
42 半田ボール
44 アンダーフィル部
46 バンプ
48 内蔵半導体装置
58 半導体素子

Claims (17)

  1. 基板と、
    前記基板上にフリップチップ接続された半導体素子と、
    前記半導体素子を封止する封止部と、を具備し、
    前記半導体素子は、その側面全体が前記封止部によって覆われており、上面は前記封止部によって覆われていない半導体装置。
  2. 前記半導体素子を複数具備する請求項1記載の半導体装置。
  3. 前記複数の半導体素子の高さが実質同一であることを特徴とする請求項2記載の半導体装置。
  4. 前記半導体素子の上に搭載された内蔵半導体装置を具備する請求項1記載の半導体装置。
  5. 前記半導体素子の上に固着部を具備し、
    前記内蔵半導体装置が、前記半導体素子の上に前記固着部を介して直接固着されている請求項4記載の半導体装置。
  6. 前記半導体素子の上面全体が前記固着部によって覆われている請求項5記載の半導体装置。
  7. 前記内蔵半導体装置を前記半導体素子の上面に投影した投影面が、前記半導体素子の上面に含まれる位置関係を有する請求項5記載の半導体装置。
  8. 前記内蔵半導体装置は、前記半導体素子の上に、前記内蔵半導体装置と前記半導体素子との間に空間を有するように搭載された請求項4記載の半導体装置。
  9. 基板上に半導体素子をフリップチップ接続する工程と、
    前記半導体素子全体を封止する封止部を形成する工程と、
    前記半導体素子の上面が露出されるように前記封止部を加工する工程と、を具備する半導体装置の製造方法。
  10. 前記封止部を加工する工程は、前記封止部を研削加工する工程を含む請求項9記載の半導体装置の製造方法。
  11. 前記封止部を加工する工程は、複数の前記半導体素子における上面の高さを実質同一とする工程を含む請求項9記載の半導体装置の製造方法。
  12. 前記封止部を加工する工程は、前記半導体素子の厚みを薄くする工程を含む請求項9記載の半導体装置の製造方法。
  13. 前記半導体素子の上に内蔵半導体装置を搭載する工程を具備する請求項9記載の半導体装置の製造方法。
  14. 前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程を含む請求項13記載の半導体装置の製造方法。
  15. 前記半導体素子の上に前記内蔵半導体装置を直接固着する工程は、前記半導体素子の上面を覆うように固着剤を塗布する工程を含む請求項14記載の半導体装置の製造方法。
  16. 前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置との間に空間を有するように前記内蔵半導体装置を搭載する工程を含む請求項13記載の半導体装置の製造方法。
  17. 前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置とを、バンプにより電気的に接続する工程を含む請求項16記載の半導体装置の製造方法。
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