KR19990050132A - 칩 크기 패키지 - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 센터 패드형 반도체 칩을 패키징한 칩 크기 패키지에 관한 것이다. 본 발명의 칩 크기 패키지는 다층배선 구조이며, 각 층 배선들은 절연 물질에 의해 절연되어 있고, 하층 배선은 비아패턴을 통해 상층 배선 패턴과 연결되어 있으며, 상층 배선은 그의 끝 부분이 하층 배선의 끝 부분 보다 기판의 중심쪽으로 더 연장되어 노출된 기판; 상기 기판의 최하층 배선과 대향하여 배치되며, 상부면에는 2열 이상으로 배열되는 본딩패드들이 구비된 반도체 칩; 및 상기 본딩패드들 상에 서로 다른 높이로 각각 형성되어 상기 본딩패드와 각층 배선들간을 전기적으로 접속시키는 솔더 범프들을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 센터 패드형 반도체 칩을 패키징한 칩 크기 패키지에 관한 것이다.
최근, 각종 전기·전자 제품의 크기가 소형화되는 추세에 따라 한정된 크기의 기판에 보다 많은 수의 칩을 실장함으로써 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있으며, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
그 한 예로서, 종래 기술에 따른 칩 크기 패키지(Chip Size Package : 이하, CSP)가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.
도시된 바와 같이, CSP는 상부면 양측 가장자리에 본딩패드들(2)이 구비되어 있고, 상기 본딩패드들(2) 상에는 전기적 접속 수단인 솔더 범프(Solder Bump : 4)가 각각 형성되어 있는 반도체 칩(1)이 상부면에 전극단자들(도시않됨) 구비된 인쇄회로기판(Printed Circuit Board : 이하, PCB 6) 상에 상기 솔더 범프(4)에 의해 부착됨과 동시에 상기 반도체 칩의 본딩패드들(2)과 상기 PCB의 해당 전극단자들이 각각 전기적으로 연결되어 있다.
그리고, 반도체 칩(1)과 PCB(6) 사이의 공간에는 소정 용액(7)으로 채워져 있으며, PCB(6)의 하부면에는 패키지의 외부 단자 역할을 하는 솔더 볼들(Solder Ball : 8)이 부착되어 있다.
상기와 같은 구조를 갖는 CSP는 통상의 반도체 패키지, 즉, 반도체 칩을 에폭시 수지로 몰딩하여 구성하는 패키지에 비하여 그 두께 및 크기를 감소시킬 수 있기 때문에 패키지의 경·박·단·소화를 달성할 수 있으며, 이에 따라, 최근의 전기·전자 제품의 소형화 추세에 유리하게 대응시킬 수 있다.
그러나, 상기와 같은 종래의 CSP는 비메모리 소자 및 가장자리 부분에 전극패드를 갖는 소자들의 경우에는 적용이 가능하지만, 메모리 소자와 같이 상부면 중심부에 전극패드들이 구비되는 센터 패드형 소자의 경우에는 적용이 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 센터 패드형 반도체 칩을 패키징할 수 있는 CSP를 제공하는데, 그 목적이 있다.
도 1 은 종래 기술에 따른 칩 크기 패키지를 도시한 단면도.
도 2 는 본 발명의 실시예에 따른 칩 크기 패키지를 도시한 단면도.
도 3 은 본 발명의 실시예에 따른 기판을 설명하기 위한 부분 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 칩 12a : 제 1 본딩패드
12b : 제 2 본딩패드 14a : 제 1 솔더 범프
14b : 제 2 솔더 범프 20 : 기판
22a : 제 1 배선 22b : 제 2 배선
24 : 비아패턴 25 : 상층 배선 패턴
26 : 절연 물질 27 : 버퍼 물질
28 : 전도성 물질 30 : 솔더 볼
40 : 레진
상기와 같은 목적을 달성하기 위한 본 발명의 칩 크기 패키지는, 다층배선 구조이며, 각 층 배선들은 절연 물질에 의해 절연되어 있고, 하층 배선은 비아패턴을 통해 상층 배선 패턴과 연결되어 있으며, 상층 배선은 그의 끝 부분이 하층 배선의 끝 부분 보다 기판의 중심쪽으로 더 연장되어 노출된 기판; 상기 기판의 최하층 배선과 대향하여 배치되며, 상부면에는 2열 이상으로 배열되는 본딩패드들이 구비된 반도체 칩; 및 상기 본딩패드들 상에 서로 다른 높이로 각각 형성되어 상기 본딩패드와 각층 배선들간을 전기적으로 접속시키는 솔더 범프들을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 서로 다른 높이를 갖는 솔더 범프를 이용하여 반도체 칩과 기판간을 연결하기 때문에 센터 패드형 반도체 칩을 패키징하는데, 유리하게 적용시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 CSP를 보다 상세하게 설명하도록 한다.
도 2 및 도 3 은 본 발명의 실시예에 따른 CSP를 설명하기 위한 도면으로서, 도 2 는 본 발명의 CSP를 도시한 단면도이고, 도 3 은 본 발명의 실시예에 따른 기판을 도시한 부분 단면도이다.
도 2 에 도시된 바와 같이, 본 발명의 CSP는 상부면에 2열 이상, 바람직하게는, 4열로 본딩패드들이 배열된 센터 패드형 반도체 칩(10)과, 다층 배선, 바람직하게는, 2층 배선이 구비된 기판(20)이 상기 반도체 칩(10)의 본딩패드들(12a, 12b) 상에 서로 다른 높이로 형성된 제 1 및 제 2 솔더 범프들(14a, 14b)에 의해 전기적으로 연결되어 있고, 상기 기판(20)의 상부면, 즉, 반도체 칩(10)과 연결되는 기판면의 반대면에는 패키지의 외부 단자 역할을 하는 솔더 볼들(30)이 부착되어 있으며, 반도체 칩(10)과 기판(20) 사이의 공간에는 에폭시 계열의 레진(40)으로 채워져 있는 형태이다.
상기에서, 제 1 솔더 범프(14a)는 반도체 칩(10)의 상부면 외측에 위치한 한 쌍의 제 1 본딩패드들(12a) 상에 30 내지 80㎛ 높이로 형성되며, 제 2 솔더 범프(14b)는 내측에 위치한 한 쌍의 제 2 본딩패드들(12b) 상에 70 내지 120㎛ 높이로 형성된다.
한편, 2층 배선 구조의 기판(20)은 상부에 위치한 제 2 배선(22b)이 그 하부에 배치된 제 1 배선(22a) 보다 반도체 칩(10)의 중심부쪽으로 200 내지 400㎛ 정도가 돌출되어 있으며, 각 층 배선들은 절연 물질(26)에 의해 절연되어 있고, 제 1 배선(22a)은 비아패턴(24)을 통해 상층 배선 패턴(25)과 연결되어 있으며, 이러한 구조의 2층 배선이 좌·우 대칭으로 되어 있다. 따라서, 전체적으로는 기판면에 구비되는 전극단자들이 반도체 칩(10)의 상부면에 대향하여 단차를 갖고 노출된 형태를 이루고 있다.
게다가, 도 3 에 도시된 바와 같이, 솔더 범프들과 접속되는 제 1 및 제 2 배선(22a, 22b) 부분에는 솔더, 은(Ag) 또는 금(Au)과 같은 전기적 도통이 잘되는 전도성 물질(28)이 플레이팅되어 있으며, 이러한 전도성 물질(28)은 솔더 범프와의 접촉 면적이 넓게 되도록 “ㄱ”형상으로 플레이팅 된다.
따라서, 상기와 같은 구조를 갖는 CSP에서 반도체 칩(10)의 제 1 본딩패드들(12a)은 기판(20)의 제 1 배선(22a)과 제 1 솔더 범프(14a)에 의해 접속되고, 제 2 본딩패드들(12b)는 제 2 솔더 범프(14b)에 의해 제 2 배선(22b)과 접속된다.
한편, 상기와 같은 구조를 갖는 반도체 칩(10)과 기판(20)은 열압착 공정을 통해 그들간의 부착 및 전기적 접속이 이루어지는데, 이와 같은 열압착 공정시에는 반도체 칩(10) 또는 기판(20)이 손상될 수 있기 때문에 이러한 손상을 방지하기 위하여 반도체 칩(10)의 양측 가장자리에 위치되는 기판(20) 부분에는 엘라스토머(Elastomer)와 같은 완충 역할을 하는 버퍼 물질(Buffer Material : 27)이 구비된다.
이상에서와 같이, 본 발명의 CSP는 서로 다른 높이를 갖는 솔더 범프를 이용하여 센터 패드형 반도체 칩과 기판간을 전기적으로 연결시키기 때문에 센터 패드형 반도체 칩에 용이하게 적용할 수 있으며, 아울러, 기판의 두께를 최대한 감소시킬 수 있기 때문에 박형의 CSP 제조가 가능하다.
또한, 솔더 범프와 배선간의 접촉 면적을 넓게 하기 때문에 전기적 접속이 용이하며, 이에 따라, 패키지의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (19)
- 다층배선 구조이며, 각 층 배선들은 절연 물질에 의해 절연되어 있고, 하층 배선은 비아패턴을 통해 상층 배선 패턴과 연결되어 있으며, 상층 배선은 그의 끝 부분이 하층 배선의 끝 부분 보다 기판의 중심쪽으로 더 연장되어 노출된 기판;상기 기판의 최하층 배선과 대향하여 배치되며, 상부면에는 2열 이상으로 배열되는 본딩패드들이 구비된 반도체 칩; 및상기 본딩패드들 상에 서로 다른 높이로 각각 형성되어 상기 본딩패드와 각층 배선들간을 전기적으로 접속시키는 솔더 범프들을 포함하는 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 배선들은 솔더 범프와 접속되는 부분에 전도성 물질이 플레이팅되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 2 항에 있어서, 상기 전도성 물질은 솔더(Soder), 은(Ag) 또는 금(Au) 중에서 선택되는 하나인 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 솔더 범프는 상부에 위치된 배선과 접속되는 솔더 범프가 하부에 위치된 배선과 접속되는 솔더 범프 보다 더 높은 높이로 형성되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 4 항에 있어서, 상기 버퍼 물질은 엘라스토머인 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 기판은 반도체 칩의 상부면 가장자리 부분과 대향하는 부분에 버퍼 물질이 더 구비되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 기판과 반도체 칩 사이의 공간은 레진으로 충진되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 기판의 상부면에는 솔더 볼이 부착되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 2층 배선 구조이며, 각 층 배선들은 절연 물질에 의해 절연되어 있고, 제 1 배선은 비아패턴을 통해 제 2 배선의 외측에 구비된 상층 배선 패턴과 연결되어 있으며, 상부에 위치된 제 2 배선은 그의 끝 부분이 하부에 위치된 제 1 배선의 끝 부분 보다 중심선에 대하여 내측으로 더 연장되어 노출된 기판;상기 기판의 제 1 배선과 대향하여 배치되며, 상부면에는 4열로 배열되는 본딩패드들이 구비된 반도체 칩; 및상기 본딩패드들 상에 서로 다른 높이로 형성되어 상기 본딩패드들과 각 층 배선들간을 전기적으로 접속시키는 제 1 및 제 2 솔더 범프를 포함하는 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 제 1 솔더 범프는 반도체 칩의 상부면 외측에 각각 구비된 한 쌍의 본딩패드들과 상기 기판의 제 1 배선들간을 전기적으로 접속시키는 것을 특징으로 하는 칩 크기 패키지.
- 제 10 항에 있어서, 상기 제 1 솔더 범프의 높이는 30 내지 80㎛인 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 제 2 솔더 범프는 반도체 칩의 상부면 내측에 각각 구비된 한 쌍의 본딩패드들과 상기 기판의 제 2 배선들간을 전기적으로 접속시키는 것을 특징으로 하는 칩 크기 패키지.
- 제 12 항에 있어서, 상기 제 2 솔더 범프의 높이는 70 내지 120㎛인 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 각 층의 배선들은 솔더 범프와 접속되는 부분에 전도성 물질이 플레이팅되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 14 항에 있어서, 상기 전도성 물질은 솔더(Soder), 은(Ag) 또는 금(Au) 중에서 선택되는 하나인 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 기판은 반도체 칩의 상부면 가장자리 부분과 대향하는 부분에 버퍼 물질이 더 구비되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 16 항에 있어서, 상기 버퍼 물질은 엘라스토머(Elastomer)인 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 기판과 반도체 칩 사이의 공간은 레진으로 충진되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 9 항에 있어서, 상기 기판의 상부면에는 솔더 볼이 부착되어 있는 것을 특징으로 하는 칩 크기 패키지.
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| KR1019970069194A KR19990050132A (ko) | 1997-12-16 | 1997-12-16 | 칩 크기 패키지 |
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| KR1019970069194A KR19990050132A (ko) | 1997-12-16 | 1997-12-16 | 칩 크기 패키지 |
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| KR19990050132A true KR19990050132A (ko) | 1999-07-05 |
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| KR1019970069194A KR19990050132A (ko) | 1997-12-16 | 1997-12-16 | 칩 크기 패키지 |
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|---|---|
| KR (1) | KR19990050132A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030025382A (ko) * | 2001-09-20 | 2003-03-29 | 동부전자 주식회사 | 칩 사이즈형 비지에이 패키지 및 그 제조방법 |
| CN116314055A (zh) * | 2023-02-10 | 2023-06-23 | 宜确半导体（苏州）有限公司 | 一种半导体封装结构及射频前端模块产品 |
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1997
- 1997-12-16 KR KR1019970069194A patent/KR19990050132A/ko not_active Application Discontinuation
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| CN116314055B (zh) * | 2023-02-10 | 2024-01-05 | 宜确半导体（苏州）有限公司 | 一种半导体封装结构及射频前端模块产品 |
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