JP2734684B2 - 半導体素子パッケージ - Google Patents
半導体素子パッケージInfo
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子パッケージに関し、詳しく
は、IC、LSI等の半導体素子を配線回路基板等に実装す
る際に、配線接続や取り扱いを容易にしたり、半導体素
子を外部環境から保護したりすることを目的として、基
板に搭載した半導体素子を樹脂で封入しておく半導体素
子パッケージに関するものである。
は、IC、LSI等の半導体素子を配線回路基板等に実装す
る際に、配線接続や取り扱いを容易にしたり、半導体素
子を外部環境から保護したりすることを目的として、基
板に搭載した半導体素子を樹脂で封入しておく半導体素
子パッケージに関するものである。
半導体素子パッケージは、極めて微小な半導体素子
を、配線回路等の外部回路上に実装するために用いるも
のである。一般的な半導体パッケージの構造としては、
DIP構造やフラットパック構造あるいはチップキャリア
構造等、様々な構造のものが製造されている。
を、配線回路等の外部回路上に実装するために用いるも
のである。一般的な半導体パッケージの構造としては、
DIP構造やフラットパック構造あるいはチップキャリア
構造等、様々な構造のものが製造されている。
第５図は、従来の半導体素子パッケージのうち、フィ
ルムフラットパック式と呼ばれるパッケージの構造を示
している。この半導体素子パッケージＰにおいては、ポ
リイミド樹脂等からなるフィルム基板１の表面にCu等の
導体金属薄層からなるリードパターン２が形成され、リ
ードパターン２で囲まれたフィルム基板１中央部にハン
ダ等の手段で半導体素子３が搭載固定されている。半導
体素子３の各電極とリードパターン２はボンディングワ
イヤ４等で電気的に接続されている。フィルム基板１の
半導体素子３搭載部分はエポキシ樹脂等の封止樹脂５で
覆われている。フィルム基板１の外周は封止樹脂５の外
に延長されており、各リードパターン２の外周端が、配
線回路基板８の配線回路8aにハンダ等の手段で接続され
ることにより、電気的な接続がなされるとともに、機械
的にも半導体素子パッケージＰの配線回路基板８への搭
載固定がなされている。
ルムフラットパック式と呼ばれるパッケージの構造を示
している。この半導体素子パッケージＰにおいては、ポ
リイミド樹脂等からなるフィルム基板１の表面にCu等の
導体金属薄層からなるリードパターン２が形成され、リ
ードパターン２で囲まれたフィルム基板１中央部にハン
ダ等の手段で半導体素子３が搭載固定されている。半導
体素子３の各電極とリードパターン２はボンディングワ
イヤ４等で電気的に接続されている。フィルム基板１の
半導体素子３搭載部分はエポキシ樹脂等の封止樹脂５で
覆われている。フィルム基板１の外周は封止樹脂５の外
に延長されており、各リードパターン２の外周端が、配
線回路基板８の配線回路8aにハンダ等の手段で接続され
ることにより、電気的な接続がなされるとともに、機械
的にも半導体素子パッケージＰの配線回路基板８への搭
載固定がなされている。
配線回路基板８に複数の半導体素子３を実装するに
は、それぞれの半導体素子３を収容した半導体素子パッ
ケージＰを平面的に一定の間隔をあけて並べた状態で、
配線回路基板８の配線回路8a上に接続搭載していた。こ
のように、従来の半導体素子パッケージは、半導体素子
をフィルム基板の一面に搭載するのみであった。
は、それぞれの半導体素子３を収容した半導体素子パッ
ケージＰを平面的に一定の間隔をあけて並べた状態で、
配線回路基板８の配線回路8a上に接続搭載していた。こ
のように、従来の半導体素子パッケージは、半導体素子
をフィルム基板の一面に搭載するのみであった。
ところが、配線回路基板８の高密度化や小型化が進む
につれ、配線回路基板８上に実装する半導体素子パッケ
ージＰの小型化が要望されているが、従来の半導体素子
パッケージＰは、以下の理由でその小型化が困難なた
め、実装面に占める面積が比較的広く、この広い占有面
積のために、配線回路基板８全体の小型化を阻害してい
るという問題があった。
につれ、配線回路基板８上に実装する半導体素子パッケ
ージＰの小型化が要望されているが、従来の半導体素子
パッケージＰは、以下の理由でその小型化が困難なた
め、実装面に占める面積が比較的広く、この広い占有面
積のために、配線回路基板８全体の小型化を阻害してい
るという問題があった。
すなわち、半導体素子パッケージＰに搭載する半導体
素子３自体は、高集積化あるいは小型化が図られている
のに対し、半導体素子パッケージＰは、半導体素子３と
リードパターン２の接続およびリードパターン２と配線
回路8aの接続を可能にするために、一定以上の大きさが
どうしても必要であり、半導体素子パッケージＰの平面
的な寸法を小さくすることに限界があったのである。配
線回路基板８に複数の半導体素子パッケージＰを実装す
る場合には、さらに、それぞれの半導体素子パッケージ
Ｐ毎に充分な間隔をあけて配線回路8a上に配置しない
と、リードパターン２と配線回路8aとの接続作業ができ
ないために、余計に大きなスペースが必要になり、配線
回路基板８全体の小型化を大きく阻害していた。
素子３自体は、高集積化あるいは小型化が図られている
のに対し、半導体素子パッケージＰは、半導体素子３と
リードパターン２の接続およびリードパターン２と配線
回路8aの接続を可能にするために、一定以上の大きさが
どうしても必要であり、半導体素子パッケージＰの平面
的な寸法を小さくすることに限界があったのである。配
線回路基板８に複数の半導体素子パッケージＰを実装す
る場合には、さらに、それぞれの半導体素子パッケージ
Ｐ毎に充分な間隔をあけて配線回路8a上に配置しない
と、リードパターン２と配線回路8aとの接続作業ができ
ないために、余計に大きなスペースが必要になり、配線
回路基板８全体の小型化を大きく阻害していた。
そこで、この発明は、配線回路基板等に複数の半導体
素子パッケージを実装する際の実装効率を高めて、配線
回路基板等の高密度化および小型化を図ることのできる
半導体素子パッケージを提供することにある。
素子パッケージを実装する際の実装効率を高めて、配線
回路基板等の高密度化および小型化を図ることのできる
半導体素子パッケージを提供することにある。
上記課題を解決する、この発明の半導体素子パッケー
ジは、フィルム基板の両面にそれぞれ半導体素子が搭載
されて、これら半導体素子の各電極が、フィルム基板の
両面にそれぞれ形成されたリードパターンに接続され、
少なくとも一部のリードパターンが、フィルム基板を貫
通するスルーホールで、フィルム基板の一方の面から他
方の面へと接続されているとともに、フィルム基板両面
の各半導体素子が封止樹脂で一体的に封入されている。
ジは、フィルム基板の両面にそれぞれ半導体素子が搭載
されて、これら半導体素子の各電極が、フィルム基板の
両面にそれぞれ形成されたリードパターンに接続され、
少なくとも一部のリードパターンが、フィルム基板を貫
通するスルーホールで、フィルム基板の一方の面から他
方の面へと接続されているとともに、フィルム基板両面
の各半導体素子が封止樹脂で一体的に封入されている。
フィルム基板は、ポリイミド樹脂等の合成樹脂フィル
ム材料からなり、通常のフィルムフラットパック式パッ
ケージ等で用いられているものと同様のものである。半
導体素子としては、通常のIC、LSIあるいはその他の電
子素子が自由に使用できる。フィルム基板の両面に搭載
される半導体素子の組み合わせ方も任意であるが、例え
ば、マイコンチップとメモリをフィルム基板の両面に搭
載すること等である。フィルム基板の両面に半導体素子
を搭載する手段は、通常のパッケージ構造と同様に、ハ
ンダバンプや接着等の手段が採用できる。
ム材料からなり、通常のフィルムフラットパック式パッ
ケージ等で用いられているものと同様のものである。半
導体素子としては、通常のIC、LSIあるいはその他の電
子素子が自由に使用できる。フィルム基板の両面に搭載
される半導体素子の組み合わせ方も任意であるが、例え
ば、マイコンチップとメモリをフィルム基板の両面に搭
載すること等である。フィルム基板の両面に半導体素子
を搭載する手段は、通常のパッケージ構造と同様に、ハ
ンダバンプや接着等の手段が採用できる。
リードパターンは、Cu等の通常の導体金属層からな
り、エッチング等の通常の回路形成手段でパターン形成
されている。なお、従来の半導体素子パッケージでは、
フィルム基板の片面のみに半導体素子が搭載されている
ので、リードパターンも、半導体素子が搭載された面の
みに形成しておけばよいが、この発明では、フィルム基
板の両面に半導体素子を搭載しているので、リードパタ
ーンもフィルム基板の両面に形成される。
り、エッチング等の通常の回路形成手段でパターン形成
されている。なお、従来の半導体素子パッケージでは、
フィルム基板の片面のみに半導体素子が搭載されている
ので、リードパターンも、半導体素子が搭載された面の
みに形成しておけばよいが、この発明では、フィルム基
板の両面に半導体素子を搭載しているので、リードパタ
ーンもフィルム基板の両面に形成される。
リードパターンと半導体素子を電気的に接続する手段
は、ワイヤボンディング接続やバンプ接続等の通常の接
続手段が採用できる。
は、ワイヤボンディング接続やバンプ接続等の通常の接
続手段が採用できる。
リードパターンは、中央側で半導体素子の電極と接続
されるとともに、外周側では、配線回路基板の配線回路
等の外部回路に接続できるようになっている。リードパ
ターンのうち、外部回路に接触する側の面では、従来の
半導体素子パッケージと同様のパターン構造で形成して
おけばよいが、外部回路に接触しない反対側の面に形成
されたリードパターンは、フィルム基板を貫通するスル
ーホールを経て、外部回路との接触面に形成されたラン
ド部へと接続しておき、このランド部を外部回路に対面
させて接続するようにしている。この、スルーホールや
ランド部の具体的な構造や形成手段は、通常の回路形成
と同様の構造および手段が適用される。
されるとともに、外周側では、配線回路基板の配線回路
等の外部回路に接続できるようになっている。リードパ
ターンのうち、外部回路に接触する側の面では、従来の
半導体素子パッケージと同様のパターン構造で形成して
おけばよいが、外部回路に接触しない反対側の面に形成
されたリードパターンは、フィルム基板を貫通するスル
ーホールを経て、外部回路との接触面に形成されたラン
ド部へと接続しておき、このランド部を外部回路に対面
させて接続するようにしている。この、スルーホールや
ランド部の具体的な構造や形成手段は、通常の回路形成
と同様の構造および手段が適用される。
フィルム基板の両面に搭載された半導体素子の電極同
士を配設接続する場合、それぞれのリードパターンを経
て外部回路に一旦接続した後、外部回路上で互いに接続
するようにしてもよいが、フィルム基板上で、フィルム
基板を貫通するスルーホールを介して表裏のリードパタ
ーンを接続するようにすることもできる。
士を配設接続する場合、それぞれのリードパターンを経
て外部回路に一旦接続した後、外部回路上で互いに接続
するようにしてもよいが、フィルム基板上で、フィルム
基板を貫通するスルーホールを介して表裏のリードパタ
ーンを接続するようにすることもできる。
フィルム基板の両面に搭載された半導体素子およびリ
ードパターンの大部分は、封止樹脂によって一体的に封
入されている。封止樹脂としては、エポキシ樹脂等、通
常の半導体素子パッケージと同様の樹脂材料が用いら
れ、具体的な封止構造や封止手段も、通常のパッケージ
技術が適用できる。
ードパターンの大部分は、封止樹脂によって一体的に封
入されている。封止樹脂としては、エポキシ樹脂等、通
常の半導体素子パッケージと同様の樹脂材料が用いら
れ、具体的な封止構造や封止手段も、通常のパッケージ
技術が適用できる。
１枚のフィルム基板の両面にそれぞれ半導体素子を搭
載するようにしておけば、従来と同じ平面寸法の半導体
素子パッケージに、２倍個数の半導体素子を搭載するこ
とができ、半導体素子の搭載密度を２倍にすることがで
きる。
載するようにしておけば、従来と同じ平面寸法の半導体
素子パッケージに、２倍個数の半導体素子を搭載するこ
とができ、半導体素子の搭載密度を２倍にすることがで
きる。
フィルム基板の両面に半導体素子を搭載すると、それ
ぞれの面に形成されたリードパターンを、配線回路基板
等の外部回路に接続しなければならないが、この発明で
は、リードパターンが、フィルム基板を貫通するスルー
ホールで、フィルム基板の一方の面から他方の面へと接
続されているので、両面のリードパターンを、何れも、
同じ外部回路面に接続することが可能である。また、フ
ィルム基板の両面に搭載された半導体素子の電極同士を
接続する場合にも、フィルム基板を貫通して形成された
スルーホールで両面のリードパターン同士を接続すれば
よい。
ぞれの面に形成されたリードパターンを、配線回路基板
等の外部回路に接続しなければならないが、この発明で
は、リードパターンが、フィルム基板を貫通するスルー
ホールで、フィルム基板の一方の面から他方の面へと接
続されているので、両面のリードパターンを、何れも、
同じ外部回路面に接続することが可能である。また、フ
ィルム基板の両面に搭載された半導体素子の電極同士を
接続する場合にも、フィルム基板を貫通して形成された
スルーホールで両面のリードパターン同士を接続すれば
よい。
２個の半導体素子に対して、同じフィルム基板および
封止樹脂が用いられるので、別々の半導体素子パッケー
ジを用いるのに比べて、材料コストおよび製造コストが
半減され、製造時間も短くて済む。
封止樹脂が用いられるので、別々の半導体素子パッケー
ジを用いるのに比べて、材料コストおよび製造コストが
半減され、製造時間も短くて済む。
ついで、この発明を、実施例を示す図面を参照しなが
ら、以下に詳しく説明する。
ら、以下に詳しく説明する。
第１図は、半導体素子パッケージを配線回路基板に搭
載した状態を示している。半導体素子パッケージＰは、
フィルム基板10の両面にリードパターン20,23が形成さ
れ、各リードパターン20,23の中央部分には、それぞれ
バンプ70を介して半導体素子30が搭載接続されている。
上面側のリードパターン20は、一部のリードパターン20
が、外周端近くで、フィルム基板10を貫通するスルーホ
ール21を経て、反対面側に形成されランド部22に接続さ
れている。また、残りのリードパターン20は、前記同様
のスルーホール21を介して、反対面側のリードパターン
23に接続されている。フィルム基板10両面の半導体素子
30,30およびリードパターン20,23の中央部分は封止樹脂
50で一体的に封入されている。封止樹脂50は、前記した
上下のリードパターン20,23をつなぐスルーホール21も
覆っている。封止樹脂50の外方に延びたフィルム基板10
およびリードパターン20,23は、図中下方側に折曲され
た後、再び水平方向に折曲されており、このフィルム基
板10の外周の足状部11を、配線回路基板80を搭載接続す
るようになっている。
載した状態を示している。半導体素子パッケージＰは、
フィルム基板10の両面にリードパターン20,23が形成さ
れ、各リードパターン20,23の中央部分には、それぞれ
バンプ70を介して半導体素子30が搭載接続されている。
上面側のリードパターン20は、一部のリードパターン20
が、外周端近くで、フィルム基板10を貫通するスルーホ
ール21を経て、反対面側に形成されランド部22に接続さ
れている。また、残りのリードパターン20は、前記同様
のスルーホール21を介して、反対面側のリードパターン
23に接続されている。フィルム基板10両面の半導体素子
30,30およびリードパターン20,23の中央部分は封止樹脂
50で一体的に封入されている。封止樹脂50は、前記した
上下のリードパターン20,23をつなぐスルーホール21も
覆っている。封止樹脂50の外方に延びたフィルム基板10
およびリードパターン20,23は、図中下方側に折曲され
た後、再び水平方向に折曲されており、このフィルム基
板10の外周の足状部11を、配線回路基板80を搭載接続す
るようになっている。
配線回路基板80は、ガラスエポキシ樹脂等からなる絶
縁層81の表面に、Cu等の導体金属層からなる配線回路82
がパターン形成されている。この配線回路82の上に半導
体素子パッケージＰのフィルム基板10の足状部11を載せ
て、足状部11裏面のリードパターン23もしくはランド部
22を、ハンダ接続等の手段で配線回路82に接続する。
縁層81の表面に、Cu等の導体金属層からなる配線回路82
がパターン形成されている。この配線回路82の上に半導
体素子パッケージＰのフィルム基板10の足状部11を載せ
て、足状部11裏面のリードパターン23もしくはランド部
22を、ハンダ接続等の手段で配線回路82に接続する。
第２図は、半導体素子パッケージＰの下面側のリード
パターン23の形状の一例を示しており、各リードパター
ン23は、半導体素子30の外縁のそれぞれの電極形成位置
から、フィルム基板10の四方に突出形成された足状部11
の外周端まで形成されている。足状部11の外周端には、
リードパターン23の間に、反対面側のリードパターン20
にスルーホール21で接続されているランド部22が形成さ
れている。リードパターン23の途中には、反対面側のリ
ードパターン20との接続用スルーホール21が設けれてい
る。
パターン23の形状の一例を示しており、各リードパター
ン23は、半導体素子30の外縁のそれぞれの電極形成位置
から、フィルム基板10の四方に突出形成された足状部11
の外周端まで形成されている。足状部11の外周端には、
リードパターン23の間に、反対面側のリードパターン20
にスルーホール21で接続されているランド部22が形成さ
れている。リードパターン23の途中には、反対面側のリ
ードパターン20との接続用スルーホール21が設けれてい
る。
第３図は、上記のようなリードパターン構造を、フィ
ルム基板10の上面側から見た状態を示している。上面側
のリードパターン20は、一部のリードパターン20につい
ては、半導体素子30の外縁のそれぞれの電極形成位置か
ら足状部11の外周近くまで形成され、ここでスルーホー
ル21を経て反対面側のランド部22へとつながっている。
残りのリードパターン20については、半導体素子30の電
極形成位置からすこし離れた位置でスルーホール21を経
て反対面側のリードパターン23につながっている。
ルム基板10の上面側から見た状態を示している。上面側
のリードパターン20は、一部のリードパターン20につい
ては、半導体素子30の外縁のそれぞれの電極形成位置か
ら足状部11の外周近くまで形成され、ここでスルーホー
ル21を経て反対面側のランド部22へとつながっている。
残りのリードパターン20については、半導体素子30の電
極形成位置からすこし離れた位置でスルーホール21を経
て反対面側のリードパターン23につながっている。
以上に説明したように、この発明にかかる半導体素子
パッケージＰは、基本的には通常の半導体素子パッケー
ジ製造技術をそのまま利用して製造することができる。
パッケージＰは、基本的には通常の半導体素子パッケー
ジ製造技術をそのまま利用して製造することができる。
第４図は、フィルム基板10に半導体素子30を搭載固定
するのに好ましい方法を示している。
するのに好ましい方法を示している。
半導体素子30をフィルム基板10のリードパターン20,2
3にバンプ接続する場合、半導体素子30の電極とリード
パターン20,23をバンプ70を介して加圧および加熱しな
ければならない。そこで、フィルム基板10の両面に搭載
する半導体素子30の寸法に大小をつけておき、まず、小
さいほうの半導体素子30を、通常の方法で、バンプ70を
間に挟んでフィルム基板10のリードパターン23の加圧お
よび加熱して接続固定する。つぎに、大きいほうの半導
体素子30を搭載接続する際には、第４図に示すように、
小さいほうの半導体素子30が丁度入る大きさの凹所91が
形成された受台90を用い、小さいほうの半導体素子30よ
りも外周部分のフィルム基板10に受台90の上面が当接す
るような状態で、フィルム基板10の上面側のリードパタ
ーン20にバンプ70を介して大きいほうの半導体素子30を
載せ、受台90との間で加圧しながら加熱して接続固定す
る。こうすれば、先に搭載接続した半導体素子30が邪魔
にならずに、両面の半導体素子30を何れも確実に搭載接
続することができる。
3にバンプ接続する場合、半導体素子30の電極とリード
パターン20,23をバンプ70を介して加圧および加熱しな
ければならない。そこで、フィルム基板10の両面に搭載
する半導体素子30の寸法に大小をつけておき、まず、小
さいほうの半導体素子30を、通常の方法で、バンプ70を
間に挟んでフィルム基板10のリードパターン23の加圧お
よび加熱して接続固定する。つぎに、大きいほうの半導
体素子30を搭載接続する際には、第４図に示すように、
小さいほうの半導体素子30が丁度入る大きさの凹所91が
形成された受台90を用い、小さいほうの半導体素子30よ
りも外周部分のフィルム基板10に受台90の上面が当接す
るような状態で、フィルム基板10の上面側のリードパタ
ーン20にバンプ70を介して大きいほうの半導体素子30を
載せ、受台90との間で加圧しながら加熱して接続固定す
る。こうすれば、先に搭載接続した半導体素子30が邪魔
にならずに、両面の半導体素子30を何れも確実に搭載接
続することができる。
以上に述べた、この発明の半導体素子パッケージは、
１枚のフィルム基板の両面に半導体素子が搭載され、１
個の半導体素子パッケージに少なくとも２個の半導体素
子が封入されていることになるので、従来の半導体素子
パッケージに比べて、同じの面積の外部回路上に、２倍
個数以上の半導体素子を実装することが可能になり、実
装密度の大幅な向上が実現できる。特に、個々の半導体
素子パッケージ毎に外部回路を配線形成したり、半導体
素子パッケージの搭載接続作業を行う必要がないので、
配線回路基板等の配線回路形成が簡単になり、半導体素
子パッケージの搭載接続作業の手間も半減する。
１枚のフィルム基板の両面に半導体素子が搭載され、１
個の半導体素子パッケージに少なくとも２個の半導体素
子が封入されていることになるので、従来の半導体素子
パッケージに比べて、同じの面積の外部回路上に、２倍
個数以上の半導体素子を実装することが可能になり、実
装密度の大幅な向上が実現できる。特に、個々の半導体
素子パッケージ毎に外部回路を配線形成したり、半導体
素子パッケージの搭載接続作業を行う必要がないので、
配線回路基板等の配線回路形成が簡単になり、半導体素
子パッケージの搭載接続作業の手間も半減する。
半導体素子パッケージ内でフィルム基板両面のリード
パターンをスルーホール接続することによって、半導体
素子同士の配線接続が行えるので、いちいち外部回路上
で半導体素子同士を配線接続するのに比べ、配線距離が
格段に短くなり、接続も確実に行われるので、信号伝達
の信頼性や安定性等の配設接続性能が大幅に向上する。
パターンをスルーホール接続することによって、半導体
素子同士の配線接続が行えるので、いちいち外部回路上
で半導体素子同士を配線接続するのに比べ、配線距離が
格段に短くなり、接続も確実に行われるので、信号伝達
の信頼性や安定性等の配設接続性能が大幅に向上する。
複数個の半導体素子で、フィルム基板や封止樹脂等が
共用されることになるので、材料コストが半減するとと
もに、製造時間も短くなり、全体の製造コストも大きく
削減できる。
共用されることになるので、材料コストが半減するとと
もに、製造時間も短くなり、全体の製造コストも大きく
削減できる。
第１図はこの発明の実施例を示す実装状態の断面図、第
２図は底面側のリードパターンを示す平面図、第３図は
上面側のリードパターンを示す平面図、第４図は製造方
法の一例を示す概略断面図、第５図は従来例の実装状態
を示す断面図である。 10……フィルム基板、20……リードパターン、21……ス
ルーホール、22……ランド部、30……半導体素子、50…
…封止樹脂、70……バンプ、80……配線回路基板、82…
…配線回路、Ｐ……半導体素子パッケージ。
２図は底面側のリードパターンを示す平面図、第３図は
上面側のリードパターンを示す平面図、第４図は製造方
法の一例を示す概略断面図、第５図は従来例の実装状態
を示す断面図である。 10……フィルム基板、20……リードパターン、21……ス
ルーホール、22……ランド部、30……半導体素子、50…
…封止樹脂、70……バンプ、80……配線回路基板、82…
…配線回路、Ｐ……半導体素子パッケージ。
Claims (1)
- 【請求項１】フィルム基板の両面にそれぞれ半導体素子
が搭載されて、これら半導体素子の各電極が、フィルム
基板の両面にそれぞれ形成されたリードパターンに接続
され、少なくとも一部のリードパターンが、フィルム基
板を貫通するスルーホールで、フィルム基板の一方の面
から他方の面へと接続されているとともに、フィルム基
板両面の各半導体素子が封止樹脂で一体的に封入されて
いる半導体素子パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259202A JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
| KR1019900015305A KR940003374B1 (ko) | 1989-10-03 | 1990-09-26 | 반도체소자 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259202A JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120749A JPH03120749A (ja) | 1991-05-22 |
| JP2734684B2 true JP2734684B2 (ja) | 1998-04-02 |
Family
ID=17330806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259202A Expired - Fee Related JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2734684B2 (ja) |
| KR (1) | KR940003374B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4865197B2 (ja) | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-10-03 JP JP1259202A patent/JP2734684B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-26 KR KR1019900015305A patent/KR940003374B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003374B1 (ko) | 1994-04-21 |
| JPH03120749A (ja) | 1991-05-22 |
| KR910008828A (ko) | 1991-05-31 |
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