JPS645893Y2 - - Google Patents
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- Publication number
- JPS645893Y2 JPS645893Y2 JP1982084896U JP8489682U JPS645893Y2 JP S645893 Y2 JPS645893 Y2 JP S645893Y2 JP 1982084896 U JP1982084896 U JP 1982084896U JP 8489682 U JP8489682 U JP 8489682U JP S645893 Y2 JPS645893 Y2 JP S645893Y2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- package
- terminals
- recess
- lsi chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000919 ceramic Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 230000017525 heat dissipation Effects 0.000 description 7
- 239000011295 pitch Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Description
【考案の詳細な説明】
考案の技術分野
本考案は発熱量の大きいLSI（いわゆるVLSI）
を搭載する高密度パツケージに関するものであ
る。
を搭載する高密度パツケージに関するものであ
る。
従来技術と問題点
この種の従来のパツケージを第１図および第２
図に示す。
図に示す。
第１図のパツケージ１は、下面に凹部２を備え
たセラミツク基板３と、シール用リツド４により
密封される凹部２内にフエイスダウン（下向き）
に搭載されたLSIチツプ５と、セラミツク基板３
の下面周辺部に突設された複数の入出力端子６と
よりなる。入出力端子６は、パツケージ１をプリ
ント板に搭載する際に該プリント板のスルーホー
ルに挿入、接続するためのもので、セラミツク基
板３の内層パターン７およびボンデイングワイヤ
８を介しLSIチツプ５に接続されている。
たセラミツク基板３と、シール用リツド４により
密封される凹部２内にフエイスダウン（下向き）
に搭載されたLSIチツプ５と、セラミツク基板３
の下面周辺部に突設された複数の入出力端子６と
よりなる。入出力端子６は、パツケージ１をプリ
ント板に搭載する際に該プリント板のスルーホー
ルに挿入、接続するためのもので、セラミツク基
板３の内層パターン７およびボンデイングワイヤ
８を介しLSIチツプ５に接続されている。
また、第２図のパツケージ１１は、上面に凹部
１２を備えたセラミツク基板１３と、シールド用
リツド１４により密封される凹部１２内にフエイ
スアツプ（上向き）に搭載されたLSIチツプ１５
と、セラミツク基板１３の下面に突設された複数
の入出力端子１６とよりなる。入出力端子１６
は、パツケージ１１をプリント板に搭載する際に
該プリント板のスルーホールに挿入、接続するた
めのもので、セラミツク基板の内層パターン１７
およびボンデイングワイヤ１８を介しLSIチツプ
１５に接続されている。
１２を備えたセラミツク基板１３と、シールド用
リツド１４により密封される凹部１２内にフエイ
スアツプ（上向き）に搭載されたLSIチツプ１５
と、セラミツク基板１３の下面に突設された複数
の入出力端子１６とよりなる。入出力端子１６
は、パツケージ１１をプリント板に搭載する際に
該プリント板のスルーホールに挿入、接続するた
めのもので、セラミツク基板の内層パターン１７
およびボンデイングワイヤ１８を介しLSIチツプ
１５に接続されている。
ところが、これらの従来のパツケージには次の
ような欠点があつた。
ような欠点があつた。
すなわち、第１図の場合は、LSIチツプ５がフ
エイスダウンに搭載されており該LSIチツプ５の
上部にはその発熱を伝導、放散する部材（セラミ
ツク基板）が密着して存在しているため、熱放散
性には優れているが、入出力端子６を凹部２の外
側にしか設けることができず、特に多数の入出力
端子が必要な場合にはパツケージの外形が大きく
なつてしまう。
エイスダウンに搭載されており該LSIチツプ５の
上部にはその発熱を伝導、放散する部材（セラミ
ツク基板）が密着して存在しているため、熱放散
性には優れているが、入出力端子６を凹部２の外
側にしか設けることができず、特に多数の入出力
端子が必要な場合にはパツケージの外形が大きく
なつてしまう。
また、第２図の場合は、LSIチツプ１５がフエ
イスアツプに搭載されているため、凹部１２の下
部にも入出力端子を設けて第１図の場合より外形
を小さくすることができ高密度化の要求には合致
しているが、反面、LSIチツプ１５の上方に空間
があり熱抵抗が大きくなる欠点がある。
イスアツプに搭載されているため、凹部１２の下
部にも入出力端子を設けて第１図の場合より外形
を小さくすることができ高密度化の要求には合致
しているが、反面、LSIチツプ１５の上方に空間
があり熱抵抗が大きくなる欠点がある。
考案の目的
本考案は上述の各種の欠点を解決するためのも
ので、放熱性の優れた高密度パツケージを提供す
ることを目的としている。
ので、放熱性の優れた高密度パツケージを提供す
ることを目的としている。
考案の実施例
以下、第３図および第４図に関連して本考案の
実施例を説明する。
実施例を説明する。
第３図は本考案に係る高密度パツケージ２１の
正面図で、該パツケージ２１は、LSIチツプを搭
載したセラミツク基板２２と、複数の入出力端子
を備えた整列板２３とを接続、一体化してなる。
正面図で、該パツケージ２１は、LSIチツプを搭
載したセラミツク基板２２と、複数の入出力端子
を備えた整列板２３とを接続、一体化してなる。
セラミツク基板２２は、下面に凹部２４を備え
ており、該凹部２４内にはLSIチツプ２５がシー
ルド用リツド２６により密封してフエイスダウン
に搭載されている。また、セラミツク基板２２の
下面の凹部２４の周辺部には、第４図に詳細を示
す形状の複数の外部接続用微細端子２７が半田パ
ンプにより形成されている。微細端子２７はセラ
ミツク基板の内層パターン２８およびボンデイン
グワイヤ２９を介しLSIチツプ２５に接続されて
いる。
ており、該凹部２４内にはLSIチツプ２５がシー
ルド用リツド２６により密封してフエイスダウン
に搭載されている。また、セラミツク基板２２の
下面の凹部２４の周辺部には、第４図に詳細を示
す形状の複数の外部接続用微細端子２７が半田パ
ンプにより形成されている。微細端子２７はセラ
ミツク基板の内層パターン２８およびボンデイン
グワイヤ２９を介しLSIチツプ２５に接続されて
いる。
整列板２３は、導体パターンを備えたセラミツ
ク等の絶縁板３０の下面に複数のプリント板接続
用入出力端子３１を等ピツチで突設するととも
に、該絶縁板３０の上面に各微細端子２７に対応
するパツド（接続部）３２を設けて構成されてい
る。プリント板接続用入出力端子３１とパツド３
２は絶縁板３０に形成された導体パターンを介し
接続されている。
ク等の絶縁板３０の下面に複数のプリント板接続
用入出力端子３１を等ピツチで突設するととも
に、該絶縁板３０の上面に各微細端子２７に対応
するパツド（接続部）３２を設けて構成されてい
る。プリント板接続用入出力端子３１とパツド３
２は絶縁板３０に形成された導体パターンを介し
接続されている。
セラミツク基板２２と整列板２３との接続、一
体化は、微細端子２７をパツド３２に半田付けす
ることにより行われる。
体化は、微細端子２７をパツド３２に半田付けす
ることにより行われる。
このような構成のパツケージにおいては、セラ
ミツク基板２２の凹部２４の周辺部に設けられる
微細端子２７のピツチは例えば0.762mm程度と小
さく、この微細端子２７がパツケージを搭載する
プリント板のスルーホールのピツチと等しい2.54
mm程度のピツチでアレイ状に設けられた入出力端
子３１に接続して一体化されているため、外形形
状を第２図のパツケージとほぼ同程度に小形化し
て高密度化を図ることができる。また、本考案の
パツケージは、LSIチツプ２５がフエイスダウン
に搭載されているため、第１図の場合と同程度の
放熱性を実現できる。
ミツク基板２２の凹部２４の周辺部に設けられる
微細端子２７のピツチは例えば0.762mm程度と小
さく、この微細端子２７がパツケージを搭載する
プリント板のスルーホールのピツチと等しい2.54
mm程度のピツチでアレイ状に設けられた入出力端
子３１に接続して一体化されているため、外形形
状を第２図のパツケージとほぼ同程度に小形化し
て高密度化を図ることができる。また、本考案の
パツケージは、LSIチツプ２５がフエイスダウン
に搭載されているため、第１図の場合と同程度の
放熱性を実現できる。
すなわち、本考案に係るパツケージは、第１，
２図の従来の各パツケージの利点を兼ね備えたも
のであり、放熱性の向上、高密度化が達成され
る。
２図の従来の各パツケージの利点を兼ね備えたも
のであり、放熱性の向上、高密度化が達成され
る。
なお、第３図に鎖線で示すようにセラミツク基
板２２の上面に放熱用フイン３３を接着すれば、
さらに放熱性を向上させることができる。
板２２の上面に放熱用フイン３３を接着すれば、
さらに放熱性を向上させることができる。
考案の効果
以上述べたように、本考案によれば、放熱性の
優れた高密度パツケージを得ることが可能であ
る。
優れた高密度パツケージを得ることが可能であ
る。
第１図および第２図はそれぞれ従来の各種パツ
ケージの構造を示す正面図、第３図および第４図
は本考案に係る高密度パツケージの実施例を示す
もので、第３図はパツケージの構造を示す正面
図、第４図は第３図の要部（微細端子形成部）詳
細図である。 図中、２１は高密度パツケージ、２２はセラミ
ツク基板、２３は整列板、２４は凹部、２５は
LSIチツプ、２６はシールド用リツド、２７は外
部接続用微細端子、３０は絶縁板、３１はプリン
ト板接続用入出力端子、３２はパツドである。
ケージの構造を示す正面図、第３図および第４図
は本考案に係る高密度パツケージの実施例を示す
もので、第３図はパツケージの構造を示す正面
図、第４図は第３図の要部（微細端子形成部）詳
細図である。 図中、２１は高密度パツケージ、２２はセラミ
ツク基板、２３は整列板、２４は凹部、２５は
LSIチツプ、２６はシールド用リツド、２７は外
部接続用微細端子、３０は絶縁板、３１はプリン
ト板接続用入出力端子、３２はパツドである。
Claims (1)
- セラミツク基板の下面に少なくとも１個の凹部
を設けて該凹部内にLSIチツプをフエイスダウン
に搭載し、かつ該セラミツク基板の下面の周辺部
に前記LSIチツプと接続する外部接続用微細端子
を突出するとともに、導体パターンを有する絶縁
板の上面に前記微細端子に対応する複数の接続部
を形成しかつ該絶縁板の下面に前記接続部と前記
導体パターンを介し接続する複数のプリント板接
続用入出力端子を突設してなる整列板を設け、前
記微細端子を前記接続部に接続して前記セラミツ
ク基板と前記整列板を接続、一体化したことを特
徴とする高密度パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982084896U JPS58187151U (ja) | 1982-06-08 | 1982-06-08 | 高密度パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982084896U JPS58187151U (ja) | 1982-06-08 | 1982-06-08 | 高密度パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58187151U JPS58187151U (ja) | 1983-12-12 |
| JPS645893Y2 true JPS645893Y2 (ja) | 1989-02-14 |
Family
ID=30093815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982084896U Granted JPS58187151U (ja) | 1982-06-08 | 1982-06-08 | 高密度パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58187151U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3314139B2 (ja) * | 1996-09-27 | 2002-08-12 | 京セラ株式会社 | 半導体装置 |
-
1982
- 1982-06-08 JP JP1982084896U patent/JPS58187151U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58187151U (ja) | 1983-12-12 |
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