CN116314055B - 一种半导体封装结构及射频前端模块产品 - Google Patents

Abstract

本申请实施例提供了一种半导体封装结构及射频前端模块产品，半导体封装结构包括基板、设置在所述基板上的内埋芯片以及管脚结构，所述管脚结构与所述内埋芯片电连接，所述管脚结构包括至少一环，每环所述管脚结构由多个管脚环绕组成，每环所述管脚结构的管脚间的中心距不同，每环所述管脚结构的管脚均由层状结构组成，所述层状结构至少包括设置在所述内埋芯片上的金属凸起结构以及设置在所述金属凸起结构上的至少一层金属层，本申请与现有布局方法相比，能够在不增加、甚至是缩小芯片管脚布局面积的同时，可以容纳更多的管脚，以此来有效减少多功能芯片在射频前端模组中占用的面积，从而减小射频前端模组的尺寸，缓解产品电路板面积紧张的压力。

Description

一种半导体封装结构及射频前端模块产品

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体封装结构及射频前端模块产品。

背景技术

随着通信行业的发展以及智能设备的普及，国内外用户对于智能手机、智能穿戴设备等产品的需求与日俱增。与此同时，用户对于智能产品的小型化、便携带性、待机时长等附加性能的要求也在逐渐提高。

众所周知，射频前端作为所有通信设备的核心，通常包括射频功率放大器、滤波器、双工器(多工器)、射频开关、射频低噪声放大器、天线调谐、包络跟踪等，其决定了通信质量、信号功率、信号带宽、网络连接速度等。随着5G时代的到来，移动设备能够使用的频段逐渐增多，这也意味着需要更多的射频元件支持。射频前端器件的数量增加导致了智能设备内部PCB板面积紧张、工艺难度提升，这也导致射频前端的复杂性指数级增长。

集成式射频前端能够对各模块进行整合，从而在有限面积的PCB板上进行高集成度的模块布局，因而集成式射频前端的各方面性能更能满足市场需求。目前业内现有的诸如MMMB、PAMiD以及L-PAMiD模块等集成式射频前端，其内部布局方案多为PCB载板布线结合射频器件SMT贴装。而使用原有的SMT贴装方法，对于模块内部逐渐增多的射频器件，依然具有表贴器件占用面积大、贴装管脚多、贴装精度较低等问题。

针对上述问题，目前提出了一种3D封装技术。在现有的3D封装技术中，技术单元之间通过扇出(Fan-out)的方式用RDL(Re-Distribute Layer)金属走线进行互联。此种封装方法依然需要考虑内埋单元间的间距、晶圆面生长的铜柱(pillar)间距、RDL金属走线线间距、工艺加工精度、工程偏移等问题，这导致目前管脚数量较多的一些多功能芯片，其芯片内部冗余的面积过大，难以实现小型化需求。

因此，亟需要提出一种新的半导体封装结构，以解决上述问题。

发明内容

为了解决现有技术中存在的上述一个或多个技术问题，本申请实施例提供了一种新的半导体封装结构及射频前端模块产品，以解决现有技术中存在的芯片内部冗余的面积过大，难以实现小型化需求等问题。

为了达到上述目的，本申请就解决其技术问题所采用的技术方案是：

第一方面，本申请提供了一种半导体封装结构，包括基板、设置在所述基板上的内埋芯片以及管脚结构，其中：

所述管脚结构与所述内埋芯片电连接，所述管脚结构包括至少一环，每环所述管脚结构由多个管脚环绕组成，不同环的所述管脚结构中所包含的管脚的尺寸不同；

每环所述管脚结构的管脚均由层状结构组成，所述层状结构至少包括设置在所述内埋芯片上的金属凸起结构以及设置在所述金属凸起结构上的至少一层金属层。

在一个具体的实施例中，所述管脚结构包括多环时，每环所述管脚结构的管脚间的中心距不同。

在一个具体的实施例中，所述管脚结构包括多环时，多环所述管脚结构由内向外环绕分布。

在一个具体的实施例中，所述管脚结构为两环时，所述管脚结构由内向外包含内环和末环；

所述管脚结构为三环或三环以上时，所述管脚结构由内向外包含内环、至少一环中间环以及末环。

在一个具体的实施例中，所述内环的管脚间的中心距≥85μm；和/或，

所述末环的管脚间的中心距≥65μm；和/或，

在所述管脚结构为三环或三环以上时，所述中间环的管脚间的中心距≥85μm。

在一个具体的实施例中，所述管脚结构中需要连接至所述封装结构表面的管脚彼此间的中心距≥115μm。

在一个具体的实施例中，在所述管脚结构为两环时，所述内环的管脚与所述末环的管脚间的中心距≥75μm；

在所述管脚结构为三环或三环以上时，所述内环的管脚与所述中间环的管脚间的中心距≥85μm；和/或，

所述内环的管脚与所述末环的管脚间的中心距≥160μm；和/或，

所述中间环的管脚与所述末环的管脚间的中心距≥75μm。

在一个具体的实施例中，任意两个距离最近且属于不同环内的管脚之间形成的连线与管脚所在位置的环线形成的夹角≥45°。

在一个具体的实施例中，所述管脚的所述金属凸起结构的直径≥40μm。

在一个具体的实施例中，所述管脚结构的管脚用于与所述封装结构表面上的表贴器件连接时，所述管脚的层状结构还包括设置在所述金属层上的表贴焊盘，所述表贴焊盘用于与所述表贴器件连接。

在一个具体的实施例中，所述表贴焊盘的直径≥70μm。

在一个具体的实施例中，所述金属层包括多层时，所述层状结构还包括设置在不同金属层之间的无源材料介质层，相邻的两层金属层之间的所述介质层上开设有过孔，所述过孔用于连接相邻的两层金属层。

在一个具体的实施例中，所述过孔的直径≥60μm。

在一个具体的实施例中，所述金属层包括两层或两层以上时，所述金属层的金属走线的线宽≥30μm，所述金属走线之间的避让距离≥25μm。

在一个具体的实施例中，所述金属层包括与所述金属凸起结构连接的连接焊盘，所述连接焊盘的直径≥40μm。

在一个具体的实施例中，所述连接焊盘之间的避让距离≥25μm。

在一个具体的实施例中，所述内埋芯片包括功率放大器芯片、多功能芯片、CMOS器件、滤波器、RLC阵列芯片中的一种或多种。

第二方面，本申请提供了一种射频前端模块产品，至少包括如上所述的半导体封装结构。

本申请实施例提供的技术方案带来的有益效果是：

本申请实施例提供的半导体封装结构及射频前端模块产品，半导体封装结构包括基板、设置在所述基板上的内埋芯片以及管脚结构，所述管脚结构与所述内埋芯片电连接，所述管脚结构包括至少一环，每环所述管脚结构由多个管脚环绕组成，不同环的所述管脚结构中所包含的管脚的尺寸不同，每环所述管脚结构的管脚均由层状结构组成，所述层状结构至少包括设置在所述内埋芯片上的金属凸起结构以及设置在所述金属凸起结构上的至少一层金属层，本申请与现有布局方法相比，能够在不增加、甚至是缩小芯片管脚布局面积的同时，可以容纳更多的管脚，以此来有效减少多功能芯片所占用的面积，降低各个技术单元、射频器件的布局对于射频前端模块面积的需求。同时，本申请实例提供的方法中，环状结构的设置是经过大量的理论分析与仿真计算工作的论证，计算出最优的结构设置，可以在缩小芯片面积进行高密度管脚布局的同时，兼顾相邻金属走线间的隔离度，不会恶化金属走线彼此间的信号串扰，保证技术单元本身的射频性能不受影响。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a和图1b是现有技术中采用3D堆叠先进封装技术的半导体封装结构的结构示意图；

图2a是本申请实施例提供的半导体封装结构封装过程中一个阶段的结构示意图，图2b、图2c是本申请实施例提供的半导体封装结构封装完成后的结构示意图；

图3a、图3b、图3c分别是本申请实施例提供的半导体封装结构的管脚结构中的内环的俯视、前视以及立体结构示意图；

图4a、图4b、图4c分别是本申请实施例提供的半导体封装结构的管脚结构中的内环和中间环的俯视、前视以及立体结构示意图；

图5a、图5b、图5c分别是本申请实施例提供的半导体封装结构的管脚结构中的内环、中间环和末环的俯视、前视以及立体结构示意图；

图6是本申请实施例提供的半导体封装结构的四层四环的管脚结构的结构示意图；

图7是现有技术中的芯片的管脚布局设计的结构示意图；

图8为采用本申请方案对图7所示的芯片的管脚优化完成后的管脚布局的结构示意图；

图9为相同射频管脚的金属走线寄生电感在采用本申请方案进行管脚布局优化前后的曲线对比；

图10为相同端口彼此间的隔离度在采用本申请方案进行管脚布局优化前后的曲线对比；

图11是本申请另一实施例提供的半导体封装结构的三层三环的管脚结构的结构示意图；

图12是本申请实施例提供的半导体封装结构的布局方法的流程图；

图13a-j是本申请其他实施例提供的半导体封装结构管脚结构的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面结合附图具体描述本申请实施例的方案。

如背景技术所述，在现有的3D封装技术中，技术单元之间通过扇出(Fan-out)的方式用RDL(Re-Distribute Layer)金属走线进行互联，然而此种封装方法需要考虑内埋单元间的间距、晶圆面生长的铜柱pillar间距、RDL金属走线线间距、工艺加工精度、工程偏移等问题，导致目前管脚数量较多的一些多功能芯片的内部冗余的面积过大。图1a和图1b是现有技术中采用3D堆叠先进封装技术的半导体封装结构的结构示意图，参照图1a所示，在设计初始，所有管脚彼此之间紧密排布，设定相邻的管脚间距pitch(pillar至pillar的中心距)为85μm，为了便于排布在中心位置的管脚6、7、10、11的网络可以通过金属走线引出，需要将芯片的管脚按图1b中示意方式进行移动并布线，能够理解的是，图1b中的布线方式仅为一种示例性说明，并非指管脚引出方式仅此一种，而是现有技术中按照此种方式改变引出的面积最小。为了缩小芯片面积，设定金属走线线宽为30μm，金属走线之间的间距space为25μm。布局完成后，管脚6、7、10、11之间、管脚2与3、管脚14与15、管脚5与9、管脚8与12，彼此间距pitch为85μm保持不变，但是管脚1与2、管脚3与4、管脚5与6、管脚7与8、管脚9与10、管脚11与12、管脚13与14、管脚15与16之间的间距pitch变为100μm，管脚1与5、管脚4与8、管脚9与13、管脚12与16之间的间距pitch变为140um。由此可见，为了便于排布在中心位置的管脚引出金属走线，需要增加管脚间的pitch以满足要求。而随着芯片管脚数目日益增加，由此将带来芯片面积不断增大，难以实现小型化需求。

针对上述问题，本申请创造性地提出了一种新的半导体封装结构及射频前端模块产品，通过采用多环多层环绕式的结构对管脚进行布局，具体实施时，设置管脚各层图形尺寸设置不同，充分利用其管脚间的间距以及3D堆叠先进封装技术，能够在不增加、甚至是缩小芯片管脚布局面积的同时，可以容纳更多的管脚，以此来有效减少多功能芯片的面积，降低各个技术单元、射频器件的布局对于射频前端模块面积的需求，实现射频前端模块产品内部布局的高密度、低寄生，以及产品本身的微小型、低成本。

参照图2a-2c所示，本申请实施例提供的半导体封装结构其一般性地包括基板100、内埋芯片300以及管脚结构200。内埋芯片300以及管脚结构200均设置在基板100上，管脚结构200与内埋芯片300电连接，具体实施时，可以通过布线层实现管脚结构200与内埋芯片300的电连接。进一步参照图2a-2c所示，为了缩小管脚结构所占的布局面积，本申请实施例中，设置管脚结构包括至少一环，每环管脚结构200由多个管脚210环绕组成，不同环的管脚结构200中所包含的管脚的尺寸不同，每环管脚结构200的管脚210均由层状结构组成，层状结构至少包括设置在内埋芯片300上的金属凸起结构211以及设置在金属凸起结构211上的至少一层金属层212。

具体实施时，内埋芯片可以是功率放大器芯片、多功能芯片、CMOS器件、滤波器、RLC阵列芯片中的一种或多种；金属凸起结构包括但不限于铜柱pillar等；金属层包括但不限于RDL(Re-Distribute Layer)层等。

作为一种较优的实施方式，本申请实施例中，多环所述管脚结构由内向外环绕分布，且在管脚结构为两环时，管脚结构由内向外包含内环和末环，在管脚结构为三环或三环以上时，管脚结构由内向外依次为内环、中间环以及末环。

具体地，本申请实施例中，管脚结构可以是一环，也可以是多环，这里不做具体限制，用户可根据实际需求进行设置。当管脚结构包括多环时，将管脚按照由内向外，管脚间彼此紧密环绕分布，逐环向外，直至管脚数量满足使用需求，且由内向外依次设定其为内环以及末环，或者内环、中间环以及末环，最终形成多环结构。具体实施时，可以设置内环为连接封装结构表面的管脚(如连接表贴器件等)，末环为管脚环绕结构最外圈管脚，其余环绕管脚均为中间环，即中间环可以是一环，也可是多环。

进一步地，本申请实施例中的管脚结构在设计之初，首先需要确认内埋器件(如内埋芯片等)与封装结构表面的表贴器件400之间的网络连接关系，便于提前预设管脚位置；其次需要确认内埋器件包含的管脚数量，根据管脚数量计算管脚布局所需要的环数。在计算时，每次优先采用末环设置进行评估第二环管脚，若数量不满足要求，则采用中间环管脚设置进行环绕排布，再采用末环设置进行评估第三环管脚，直至管脚数量满足使用要求，确认环数后，即可按照多环多层环绕式结构管脚布局方法，开始逐层设置相应的尺寸，并进行布局。

进一步地，为了减小管脚结构所占的布局面积，本申请实施例中，当管脚结构包括多环时，每环所述管脚结构的管脚间的中心距不同。

为了降低工艺误差对产品封装良率造成的影响，提升产品可靠性，同时，降低射频器件之间寄生效应以及信号串扰的影响，提升射频单元之间的电磁屏蔽，优化射频前端模块整体的射频性能，作为一种较优的实施方式，本申请实施例中，内环以及中间环的管脚间的中心距可以是不低于85μm的任一值，末环的管脚间的中心距可以是不低于65μm的任一值，管脚结构中需要连接至封装结构表面的管脚彼此间的中心距可以是不低于115μm的任一值，这里不做限制，具体数值可以根据实际需求进行设置。

作为一种较优的实施方式，本申请实施例中，在管脚结构为两环时，内环的管脚与末环的管脚间的中心距为不低于75μm的任一值；在管脚结构为三环或三环以上时，所述内环的管脚与所述中间环的管脚间的中心距为不低于85μm的任一值，所述内环的管脚与所述末环的管脚间的中心距不低于160μm的任一值，所述中间环的管脚与所述末环的管脚间的中心距不低于75μm的任一值。

作为一种较优的实施方式，本申请实施例中，任意两个距离最近且属于不同环内的管脚之间形成的连线与管脚所在位置的环线形成的夹角≥45°。

具体地,表征为在管脚排布形成的环内，同一环内的管脚均按照规则紧密排布且管脚中心在同一水平线或垂直线上。此时形成的多环结构为优选方案。夹角小于45°的情况则表示，该管脚的排布方法存在进一步优化的空间，需要确定管脚从属的管脚环，并将管脚的中心按分布位置与同环管脚进行对齐。

作为一种较优的实施方式，本申请实施例中，所述管脚的所述金属凸起结构的直径为不低于40μm的任意值。

参照图3a至图3c所示，作为一种较优的实施方式，本申请实施例中，当管脚结构的管脚用于与封装结构表面的表贴器件连接时，以下均以内环的管脚结构用于与表贴器件连接为例进行说明，此时内环的管脚的层状结构除了包括上述金属凸起结构211和设置在金属凸起结构211上的金属层之外，还包括设置在金属层上的表贴焊盘213，表贴焊盘213用于与表贴器件400连接。

优选地，表贴焊盘的直径为不低于70μm的任一值。

作为一种较优的实施方式，本申请实施例中，金属层的层数可以是一层，也可以是多层，这里不做限制，具体数量可以根据实际需求进行设置。进一步参照图3a至图3c所示，当金属层包括多层时，层状结构还包括设置在不同金属层之间的无源材料介质层214，即层状结构由金属层和介质层214堆叠形成，金属层和介质层214间隔布置。相邻的两层金属层之间的介质层214上开设有过孔(图中未标示)，所述过孔(图中未标示)用于连接相邻的两层金属层。优选地，所述过孔的直径为不低于60μm的任一值。具体实施时，过孔可浇注与金属层材质相同的材料，以将相邻的两层金属层连接起来。这里需要说明的是，过孔中浇注的材料可以是与金属层的材料相同的材料，也可以是与之不同的其他材料，只要能够将相邻的两层金属层连接起来即可。

作为一种较优的实施方式，本申请实施例中，当金属层包括两层或两层以上时，所述金属层的金属走线的线宽为不低于30μm的任一值，所述金属走线之间的避让距离为不低于25μm的任一值。

作为一种较优的实施方式，本申请实施例中，所述金属层包括与所述金属凸起结构连接的连接焊盘(图中未标示)，不同环的管脚的连接焊盘的尺寸设置为不同，其中，内环的管脚的中的连接焊盘的直径为不低于60μm的任一值，中间环的管脚中的连接焊盘的直径为不低于60μm的任一值，末环的管脚中的连接焊盘的直径为不低于40μm的任一值。优选地，连接焊盘之间的避让距离为不低于25μm的任一值。连接焊盘的具体尺寸可根据其所在管脚的尺寸进行适应性调整，这里不做具体限制。

以下以管脚结构包括三层三环对本申请提供的半导体封装结构中的管脚结构进行示例性说明。参照图3a至图3c所示，本申请提供的半导体封装结构的管脚结构中的内环(即第一环结构)包括从下至上依次设置在内埋芯片上的金属凸起结构211、第一金属层212a、介质层214、第二金属层212b以及表贴焊盘213。其中，金属凸起结构211可以是铜柱pillar，铜柱pillar可以通过溅镀、photo制程、电镀等工艺生长形成。Pillar的直径可以根据具体需求进行设置，如可将其直径D_Pillar设置为不低于40μm的任一值。第一金属层212a和第二金属层212b均可以通过RDL图层实现，通过第一金属层212a和第二金属层212b的走线，可将芯片的pillar管脚引出，以使内环管脚与其他网络连接。第一金属层212a与金属凸起结构211连接的连接焊盘的直径D_Padrdl1可设置为不低于90μm的任一值，第二金属层212b与介质层214连接的焊盘的直径D_Padrdl2可设置为不低于90μm的任一值。介质层214上开设有过孔(图中未标示)，过孔中可浇注与金属层材质相同的材料，以将第一金属层212a和第二金属层212b连接起来。优选地，过孔的直径D_VIA为不低于60μm的任一值。表贴焊盘213裸露于封装结构表面，通过该表贴焊盘，可将内埋芯片第一环(即内环)管脚与表贴射频器件等表贴器件互联，表贴焊盘的直径D_Padsmt可设置为不低于70μm的任一值。设置有表贴焊盘的管脚间彼此的间距Pitch可设置为不低于115μm的任一值。

参照图4a至图4c所示，本申请提供的半导体封装结构的管脚结构中的中间环(即第二环结构)围绕内环管脚进行布局，中间环的管脚彼此之间紧密排布。其包括从下至上依次设置在内埋芯片上的金属凸起结构211′、第一金属层212a′、介质层214′以及第二金属层212b′。其中，金属凸起结构211′同样可以是铜柱pillar，其形成方式以及直径可与内环的管脚相同。第一金属层212a′与铜柱pillar的连接焊盘可以通过绘制一个圆形pad实现，该圆形pad的另一侧与介质层214′连接，圆形pad的直径D_Padrdl1可设置为不低于60μm的任一值。介质层214′上开设有过孔(图中未标示)，过孔中可浇注与金属层材质相同的材料，以将第一金属层212a′和第二金属层212b′连接起来。优选地，过孔的直径D_VIA为不低于60μm的任一值。第二金属层212b′与介质层214′的连接处同样可以通过绘制一个圆形pad实现，该圆形pad的直径D_Padrdl1可设置为不低于60μm的任一值，用以保证从此处引出的金属走线的连接可靠性。优选地，第一金属层212a′和第二金属层212b′均可以通过RDL图层实现。中间环的管脚之间的间距pitch可设置为不低于85μm的任一值，中间环管脚与内环管脚之间的间距pitch可设置为不低于100μm的任一值。

参照图5a至图5c所示，本申请提供的半导体封装结构的管脚结构中的末环(即第三环结构)围绕中间环管脚进行布局，末环的管脚彼此之间紧密排布。其包括从下至上依次设置在内埋芯片上的金属凸起结构211″和金属层212″。其中，金属凸起结构211″同样可以是铜柱pillar，其形成方式可与内环的管脚相同，其中，由于环管脚的设置特殊，为了降低封装工艺引起的偏移误差，故此处设置pillar的直径D_Pillar可设置为不低于40μm的任一值。金属层212″与铜柱pillar的连接焊盘可以通过绘制一个圆形pad实现，用以将pillar层的管脚引出，该圆形pad的直径D_Padrdl1可设置为不低于40μm的任一值。优选地，末环的管脚之间的间距pitch可设置为不低于65μm的任一值，末环管脚与中间环管脚之间的间距pitch可设置为不低于75μm的任一值。

进一步地，当管脚数量增加，需要采用四层四环结构时，第一环(即内环)结构依然按照图3a至3c描述的设置方法进行设置，但需要在第二金属层上继续增加介质层和第三金属层。新增的介质层上的开设的过孔的设置要求可与第一金属层与第二金属层之间的介质层相同，第三金属层的图层设置要求与第二金属层相同。表贴焊盘层则用于连接第三金属层与封装结构表面。第二环、第三环(即中间环)的设置均可按照图4a至4c描述的方法进行设置，但区别在于，第二环的第二金属层上继续增加介质层和第三金属层，且新增的介质层上的开设的过孔的设置要求可与第一金属层与第二金属层之间的介质层相同，第三金属层的图层设置要求与第二金属层相同，但第三环设置依然保持最高层为第二金属层不变即可，无需新增孔层或金属层；第四环结构(即末环)按照图5a至5c描述的末环设置方法进行设置即可。以此类推，当需要使用更多的管脚以满足更高的需求时，在增加各环管脚数量的同时，也可以继续增加金属层的层数，且使各环的层数与之相应增加，但彼此间依然保持一层介质层+金属层的高度差，便于管脚扇出布线，末环由于其位置特殊，始终保持设置不变。四层四环的管脚结构布局完成的结构如图6中所示。

参照图11所示，作为一种较优的实施方式，本申请实施例中，当管脚结构的管脚不需与表贴器件连接时，即内环的管脚结构不与表贴器件连接。以下仍以管脚结构包括三层三环为例进行说明，此时内环的管脚结构不再包括表贴焊盘，作为一种较优的示例，内环的管脚结构的第二金属层212b′上可以再设置一层介质层214a,介质层214a上可以再设置一层第三金属层212c,通过第三金属层212c的走线，可将芯片的pillar管脚引出，以使内环管脚与其他网络连接。

这里需要说明的是，上述管脚结构的布局方式只是一种示例性说明，不对本申请构成限定，在不违背本申请发明构思的前提下，本申请中的半导体封装结构管脚结构还可以是如图13a至图13j示出其他多种形状，如圆形、六边形的管脚环绕方式等，这里不在一一穷举。对应于上述半导体封装结构，本申请还提供了一种半导体封装结构的布局方法，以下以管脚结构包括三层三环对该布局方法进行示例性说明，参照图12所示，方法包括如下步骤：

步骤一、对内埋芯片进行内部连接网络梳理；

假设梳理后确认所需管脚数量为42个，其中有4个管脚需要与表贴器件的管脚互联。故首环结构(即内环)设计中，应设置有4个管脚，并选择连通至封装结构表面。假设表贴的射频器件的4个管脚按正方形方式排布且管脚之间彼此间距为180μm，由此，内埋芯片的首环管脚间距需要与之对应，设置首环管脚pitch为180μm。

然后开始计算所需要的环数。在已知连接至封装结构表面的管脚彼此间的中心距pitch后，每次计算时优先采用末环设置进行评估第二环管脚，若数量不满足要求，则采用中间环管脚设置进行环绕排布，再采用末环设置进行评估第三环管脚，直至管脚数量满足使用要求。

此时第二环先采用末环设置进行评估管脚数量。假设需要连接至封装结构表面的管脚直径为D1，末环管脚直径为D3，内环管脚彼此间的中心距为P1，末环管脚彼此间的中心距为P3，且管脚间金属避让距离为25um，第一环管脚单边的管脚数量为M个，其中，M的具体值依据内环管脚布局方式确定。由此可得Length(μm)＝P1+D1+D3+25*(M+1)；设环绕结构单边管脚数量设为N个，则形成环绕结构需要满足条件(N-1)*P3≥P1+D1+D3+25*(M+1)，将各值代入，N取整数，可知N≥6，取N＝6即为形成环绕结构单边需要的最小管脚数量。由内环管脚排布方式可得，形成第二环正方形环状结构需要(N-1)*4个管脚，由此可知，第二环管脚总数量为(6-1)*4＝20个。此时两环管脚共24个，不满足使用要求，故需要再增加一环。重复上述方法，将第二环管脚调整为按中间环管脚设置，并将D2与P2加入计算中，得到N≥5，此时取N＝5，第二环管脚的总数量为16个。重复上述方法，将第三环管脚按末环管脚设置，代入变量取值范围，得到N≥8，取N＝8，第三环管脚总数为28个。此时管脚总数量为4+16+28＝48个，满足使用要求。

步骤二、设置内环的管脚结构；

确认完上述内容后，根据上述相关数据设计多环多层环绕式结构管脚布局的内环结构。例如，设置内环的管脚的金属凸起结构Pillar的直径D_Pillar为40μm，第一金属层与金属凸起结构pillar连接的连接焊盘的直径D_Padrdl1为90μm，介质层上开设的过孔的直径D_VIA为60μm，第一金属层与介质层连接的连接焊盘的直径D_Padrdl2为90μm，表贴焊盘的直径D_Padsmt为70μm。

步骤三、设置中间环的管脚结构；

根据步骤一得到的相关数据设计多环多层环绕式结构管脚布局的中间环(即第二环)结构。依然从芯片的Pillar层向上逐层设计。Pillar直径设置与内环相同，即D_Pillar为40μm，第一金属层与金属凸起结构pillar连接的连接焊盘的直径D_Padrdl1为60μm，介质层上开设的过孔的直径D_VIA为60μm，设置第一金属层，同样在该层内绘制一个圆形pad,设置其直径D_Padrdl2为60μm，中间环管脚围绕内环管脚进行布局，彼此之间紧密排布，设置中间环管脚之间的间距pitch为85μm，中间环管脚与内环管脚之间的间距pitch为100μm，中间环管脚数量为16个。

步骤四、设置末环的管脚结构；

同样地，为了降低封装结构埋Die工艺中引起的偏移误差对于连接稳定性造成的影响，故此处设置末环管脚的pillar的直径D_Pillar为40μm，金属层与pillar连接的连接焊盘直径D_Padrdl1为40μm，末环管脚围绕中间环管脚进行布局，管脚彼此之间紧密排布，设置末环管脚之间的间距pitch为65μm，末环管脚与中间环管脚之间的间距pitch为75μm，末环管脚数量为28个。

至此，完成管脚布局，三环共计管脚数量48个，多功能芯片需要引出的管脚数量为42个，所以管脚数量满足使用要求。

步骤五、结合步骤一中梳理出的相关数据，对相关数据进行调整后在进行布线；

内环管脚用于与封装结构表面的表贴器件的管脚互联，中间环管脚通过其第二金属层或第一金属层的金属走线引出，与模块内部对应的网络相连接，末环管脚通过其金属层的金属走线引出，与模块内部对应的网络相连接。示例中所需管脚数量为42个，采用多层环绕式结构布局的多功能芯片共有48个管脚位置，多出的管脚可进行灵活设置，例如用于布设接地网络，做好射频金属走线间的电磁屏蔽等。

采用本申请提供的多环多层环绕式管脚布局结构，不仅可以为管脚布局在设计初始阶段提思路与办法，也可以为已设计完成的芯片进行管脚布局的更新迭代提供参考方法。图7为现有技术中一款芯片的原有的不规则分布管脚布局设计，该芯片原有设计为FC贴装方式。现为了减小芯片面积，进行产品升级，将原芯片改为采用3D堆叠先进封装技术，使用内埋封装形式。首先对其进行芯片管脚环数梳理，具体实施时，包括如下步骤：

第一步：在已有布局的所有管脚(管脚个数≥4个)中，任意取4个最外围的管脚做环线，即必有4个管脚形成的环线可以覆盖所有管脚；

第二步：若形成的环线内部(不包含属于前一个环线内的管脚)依然有其他管脚，继续重复进行第一步，此时管脚环数加一；

第三步：逐次重复上述第一步与第二步，并记录环数，直至形成的环线内部，没有其他管脚，此时结束计算并记录环数量。如图7所示，标注①对应第一个环线包含的管脚，标注②对应第二个环线包含的管脚，标注③对应第三个环线包含的管脚。通过此办法，对看似无规则的芯片管脚布局进行环数梳理。随后进行各个管脚的网络连接关系梳理，继续采用本申请前文提供的管脚布局方法进行布局规整即可。

优化完成后的管脚布局如图8所示。

进一步参照图7和图8所示，采用本申请提供的布局方式的多功能芯片面积，仅为原有面积的54％，大幅缩减了多功能芯片所占面积，同时可以容纳更多的管脚。

图9为相同射频管脚的金属走线寄生电感在采用本申请方案进行管脚布局优化前后的曲线对比，图10为相同端口彼此间的隔离度在采用本申请方案进行管脚布局优化前后的曲线对比，从图9和图10可以得出，在采用本申请提供的半导体封装结构中的多环多层环绕式布局后，对于射频前端模块内布线的优化效果也很明显，降低了复杂长走线的数量，有效降低了金属走线自身的寄生效应，且增强了金属走线之间的隔离度，降低了射频信号串扰的影响，由此可以确定，本申请方案，可以进一步优化射频前端模块内部射频器件分布，以此实现模块高密度集成、模块小型化、模块内部低寄生、产品低成本等。

对应于上述半导体封装结构，本申请还提供了一种射频前端模块产品，至少包括如上所述的半导体封装结构。

在本申请的描述中，需要理解的是，术语“垂直”“平行”“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种半导体封装结构，其特征在于，包括基板、设置在所述基板上的内埋芯片以及管脚结构，其中：所述管脚结构与所述内埋芯片电连接，所述管脚结构包括至少二环，每环所述管脚结构由多个管脚环绕组成，不同环的所述管脚结构中所包含的管脚的尺寸不同；每环所述管脚结构的管脚均由层状结构组成，所述层状结构至少包括设置在所述内埋芯片上的金属凸起结构以及设置在所述金属凸起结构上的至少一层金属层，任意两个距离最近且属于不同环内的管脚之间形成的连线与管脚所在位置的环线形成的夹角≥45°。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述管脚结构包括多环时，每环所述管脚结构的管脚间的中心距不同。

3.根据权利要求1或2所述的半导体封装结构，其特征在于，所述管脚结构包括多环时，多环所述管脚结构由内向外环绕分布。

4.根据权利要求3所述的半导体封装结构，其特征在于，所述管脚结构为两环时，所述管脚结构由内向外包含内环和末环；或所述管脚结构为三环或三环以上时，所述管脚结构由内向外包含内环、至少一环中间环以及末环。

5.根据权利要求4所述的半导体封装结构，其特征在于，所述内环的管脚间的中心距≥85μm；和，

所述末环的管脚间的中心距≥65μm；和，

在所述管脚结构为三环或三环以上时，所述中间环的管脚间的中心距≥85μm。

6.根据权利要求1或2所述的半导体封装结构，其特征在于，所述管脚结构中需要连接至所述封装结构表面的管脚彼此间的中心距≥115μm。

7.根据权利要求4所述的半导体封装结构，其特征在于，在所述管脚结构为两环时，所述内环的管脚与所述末环的管脚间的中心距≥75μm；在所述管脚结构为三环或三环以上时，所述内环的管脚与所述中间环的管脚间的中心距≥85μm；和，

所述中间环的管脚与所述末环的管脚间的中心距≥75μm；和，

所述内环的管脚与所述末环的管脚间的中心距≥160μm。

8.根据权利要求1或2所述的半导体封装结构，其特征在于，所述管脚的所述金属凸起结构的直径≥40μm。

9.根据权利要求1或2所述的半导体封装结构，其特征在于，所述管脚结构的管脚用于与所述封装结构表面上的表贴器件连接时，所述管脚的层状结构还包括设置在所述金属层上的表贴焊盘，所述表贴焊盘用于与所述表贴器件连接。

10.根据权利要求9所述的半导体封装结构，其特征在于，所述表贴焊盘的直径≥70μm。

11.根据权利要求3所述的半导体封装结构，其特征在于，所述金属层包括多层时，所述层状结构还包括设置在不同金属层之间的无源材料介质层，相邻的两层金属层之间的所述介质层上开设有过孔，所述过孔用于连接相邻的两层金属层。

12.根据权利要求11所述的半导体封装结构，其特征在于，所述过孔的直径≥60μm。

13.根据权利要求11所述的半导体封装结构，其特征在于，所述金属层包括两层或两层以上时，所述金属层的金属走线的线宽≥30μm，所述金属走线之间的避让距离≥25μm。

14.根据权利要求11所述的半导体封装结构，其特征在于，所述金属层包括与所述金属凸起结构连接的连接焊盘，所述连接焊盘的直径≥40μm。

15.根据权利要求14所述的半导体封装结构，其特征在于，所述连接焊盘之间的避让距离≥25μm。

16.根据权利要求1或2所述的半导体封装结构，其特征在于，所述内埋芯片包括功率放大器芯片、多功能芯片、CMOS器件、滤波器、RLC阵列芯片中的一种或多种。

17.一种射频前端模块产品，其特征在于，至少包括如权利要求1至16任一项所述的半导体封装结构。