TWI477210B - 三維被動多組件結構 - Google Patents

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TWI477210B
TWI477210B TW102104964A TW102104964A TWI477210B TW I477210 B TWI477210 B TW I477210B TW 102104964 A TW102104964 A TW 102104964A TW 102104964 A TW102104964 A TW 102104964A TW I477210 B TWI477210 B TW I477210B
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Sean A Mayo
Scott P Mullins
Dennis R Pyper
Jeffrey M Thoma
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Description

三維被動多組件結構
所描述實施例大體而言係關於被動電子組件，且更特定言之，係關於被動組件之三維結構陣列。
隨著技術進步，一般而言產品設計，且詳言之用於行動產品之設計正變得愈來愈小。儘管表面黏著電子組件之使用已致能某一大小減少量，但持續驅使產品設計大小變小。大小減少現在受由表面黏著部件佔據的實體區域引起的限制阻礙。在許多狀況下，(例如)當單一大組件需要在電路板上方允許某一空間量時，在電路板上方的空間被浪費。
需要克服由表面黏著部件佔據的實體區域引起的設計限制以支援更小及更密集的產品設計。因此，需要一種增加電子組件之密度以致能較小產品設計的方式。
諸實施例係關於用於在主印刷電路板上之小區域中有效地堆疊若干被動組件的裝置、系統及方法。
在一實施例中，揭示一種垂直堆疊之整合式陣列。該垂直堆疊之整合式陣列包括至少以下各者：(1)一第一層，其具有至少一第一被動組件；(2)一第一導電邊緣板及一第二導電邊緣板，其中每一者 電連接至第一被動組件；(3)一第二層，其安置於第一導電邊緣板與第二導電邊緣板之間，該第二層包括囊封於第二層中之一第二被動組件；及(4)一第三層，其包括具有一小佔據面積電接點之至少一第三被動組件，該小佔據面積電接點經組態以藉由微通孔將第二被動組件電連接至外部電路。該外部電路為主印刷電路板之部分。該第二層安置於該第一層與該第三層之間。該垂直堆疊之整合式陣列具有一高填集密度。
在另一實施例中，揭示一種計算系統。該計算系統包括至少以下組件：(1)一主印刷電路板(PCB)；及(2)一佔據面積減小之被動組件模組。該佔據面積減小之被動組件模組包括至少以下各者：(1)一中間層，其包括具有第一表面及第二表面之一模組PCB；(2)邊緣鍍層，其安置於模組PCB之周邊部分上，且經配置以耦合模組PCB之第一表面與第二表面之間的電信號；(3)一組件層，其包含機械地耦合至模組PCB之第一表面且直接電耦合至模組PCB上之邊緣鍍層的一第一被動組件；(4)一附接層，其包含機械地耦合至模組PCB之第二表面且直接電耦合至模組PCB上之邊緣鍍層的一第二被動組件；及(5)一第三被動組件，其囊封於模組PCB中且藉由自第三被動組件延伸且穿過模組PCB之第一表面的微通孔與第二被動組件電連通。該第二被動組件藉由配置於第一PCB之表面部分上的至少一電跡線而機械地耦合且電耦合至主PCB上之電路。中間層、組件層及附接層相對於彼此全部垂直地安置。
在另一實施例中，揭示一種垂直堆疊之整合式陣列。該垂直堆疊之整合式陣列包括至少以下各者：(1)一第一層；(2)一第二層；及(3)一第三層。該第一層包括至少以下各者：(1)一薄印刷電路板(PCB)，其具有第一表面及第二表面；(2)若干表面黏著特徵，其安置於該薄印刷電路板之第一表面及第二表面上；及(3)導電邊緣鍍層， 其安置於該薄印刷電路板之周邊部分上且經組態以將信號自薄PCB之第一表面電耦合至薄PCB之第二表面。該第二層包括至少一積體電路，該至少一積體電路電耦合至薄PCB之第一表面上的表面黏著特徵中之至少一者。該第三層包括至少若干被動組件，該等被動組件電耦合至薄印刷電路板之第二表面上的表面黏著特徵且經組態以藉由導電邊緣鍍層將積體電路電連接至外部電路。該導電邊緣鍍層電連接第二層與第三層。薄PCB最小化垂直堆疊之整合式陣列的總高度，藉此增加垂直填集密度。
在又一實施例中，揭示一種用於組裝一垂直堆疊之整合式陣列的方法。該方法包括至少以下步驟：(1)邊緣電鍍具有導電金屬基板之薄PCB；(2)將若干表面黏著特徵施加於薄PCB之第一表面及第二表面上；(3)將第一組件機械地耦合至薄PCB之第一表面；(4)將第二被動組件機械地耦合至薄PCB之第二表面；(5)藉由邊緣鍍層將第二被動組件電耦合至第一組件；及(6)將第二被動組件機械地耦合且電耦合至主PCB。垂直堆疊之整合式陣列藉由垂直地堆疊第一組件及第二組件而最小化主PCB佔據的表面區域。薄PCB之薄性質最小化垂直堆疊之整合式陣列的垂直高度。
100‧‧‧堆疊陣列
102‧‧‧附接層
104‧‧‧插入物
106‧‧‧組件層/額外層
108‧‧‧邊緣鍍層
110‧‧‧通孔或微通孔
200‧‧‧分解圖
202‧‧‧焊盤圖案
300‧‧‧分解圖
302‧‧‧焊盤圖案
500‧‧‧堆疊陣列
502‧‧‧附接層
504‧‧‧插入物
506‧‧‧組件層
508‧‧‧邊緣鍍層特徵
510‧‧‧微通孔或通孔
600‧‧‧分解圖
602‧‧‧焊盤圖案
700‧‧‧堆疊陣列
702‧‧‧附接層
704‧‧‧插入物
706‧‧‧組件層
708‧‧‧邊緣鍍層
800‧‧‧分解圖
802‧‧‧焊盤圖案
900‧‧‧堆疊陣列
902‧‧‧附接層/錨定層
904‧‧‧插入物
906‧‧‧組件層
908‧‧‧被囊封之組件/被動組件
910‧‧‧邊緣鍍層
912‧‧‧微通孔或通孔
1000‧‧‧分解圖
1002‧‧‧焊盤圖案
1100‧‧‧堆疊陣列
1102‧‧‧附接層
1104‧‧‧插入物
1106‧‧‧組件層
1108‧‧‧被囊封之組件
1110‧‧‧堆疊陣列
1112‧‧‧通孔或微通孔
1200‧‧‧分解圖
1202‧‧‧焊盤圖案
1300‧‧‧堆疊陣列
1302‧‧‧附接層
1304‧‧‧插入物
1306‧‧‧組件層
1308‧‧‧被囊封之組件
1310‧‧‧邊緣鍍層
1312‧‧‧微通孔或通孔
1400‧‧‧分解圖
1402‧‧‧焊盤圖案
1500‧‧‧分解圖
1502‧‧‧附接層/大型去耦電容器
1504‧‧‧插入物
1506‧‧‧組件層/高頻電容器
1508‧‧‧被囊封之組件/中等範圍去耦電容器
1800‧‧‧堆疊陣列
1802‧‧‧附接層
1804‧‧‧插入物
1806‧‧‧被囊封之器件
1808‧‧‧微通孔或通孔
1900‧‧‧分解圖
2000‧‧‧堆疊陣列
2002‧‧‧附接層
2004‧‧‧插入物
2006‧‧‧積體電路
2100‧‧‧分解圖
2102‧‧‧焊盤圖案
2200‧‧‧堆疊陣列
2202‧‧‧附接層
2204‧‧‧插入物
2206‧‧‧組件層
2208‧‧‧積體電路
2210‧‧‧通孔或微通孔
2300‧‧‧分解圖
2402‧‧‧堆疊陣列
2404‧‧‧主PCB
2406‧‧‧附接層/焊接連接
2500‧‧‧用於組裝堆疊陣列的過程
2600‧‧‧用於組裝堆疊陣列的過程
結合隨附圖式藉由以下詳細描述將易於理解實施例，圖式中相同參考數字表示相同結構元件，且其中：圖1為堆疊陣列之一實施例的方塊圖；圖2為堆疊陣列之一實施例的分解圖；圖3為堆疊陣列之另一實施例的分解圖；圖4A及圖4B說明堆疊陣列之兩個可能電路實施；圖5為堆疊陣列之另一實施例的方塊圖；圖6為堆疊陣列之另一實施例的分解圖； 圖7為堆疊陣列之另一實施例的方塊圖；圖8為堆疊陣列之另一實施例的分解圖；圖9為堆疊陣列之另一實施例的方塊圖；圖10為堆疊陣列之另一實施例的分解圖；圖11為堆疊陣列之另一實施例的方塊圖；圖12為堆疊陣列之一實施例的分解圖；圖13為堆疊陣列之另一實施例的方塊圖；圖14為堆疊陣列之另一實施例的分解圖；圖15為堆疊陣列之另一實施例的分解圖；圖16展示堆疊陣列之示意圖；圖17A及圖17B說明用於去耦電容器實施之可能區域使用；圖18為堆疊陣列之另一實施例的方塊圖；圖19為堆疊陣列之另一實施例的分解圖；圖20為堆疊陣列之另一實施例的方塊圖；圖21為堆疊陣列之另一實施例的分解圖；圖22為堆疊陣列之另一實施例的方塊圖；圖23為堆疊陣列之另一實施例的分解圖；圖24說明安裝於主PCB上之堆疊陣列的一實施例；圖25為描述用於組裝一堆疊陣列之過程的流程圖；及圖26為描述用於組裝一堆疊陣列之另一過程的流程圖。
本部分中描述根據本發明之方法及裝置的代表性應用。此等實例經單獨地提供以添加上下文並輔助理解所描述實施例。因此熟習此項技術者應瞭解，所描述實施例可在無此等具體細節中之一些或全部的情況下加以實踐。在其他情況下，熟知的過程步驟未詳細描述，以便避免不必要地混淆所描述實施例。其他應用係可能的，使得以下實 例不應被視為限制性的。
可單獨地或以任何組合方式使用所描述實施例之各種態樣、實施例、實施或特徵。在以下詳細描述中，參考隨附圖式，其形成描述之一部分且其中藉由說明展示根據所描述實施例之特定實施例。儘管足夠詳細地描述此等實施例以使熟習此項技術者能實踐所描述實施例，但應理解，此等實例並非限制性的；使得可使用其他實施例，且可在不偏離所描述實施例之精神及範疇的情況下進行改變。
在電子設計中普遍使用諸如電容器、電感器、電阻器及其類似者之被動組件。更特定言之，被動組件可安裝至可包括亦稱作跡線之電互連之印刷電路板(PCB)的表面上。然而，在習知配置中，被動組件以使得PCB之有價值表面區域被利用的方式橫向安裝至PCB。以此方式，PCB之組件密度受到不利影響。因此，減少專用於被動組件的PCB表面區域之量可導致組件密度增加並最終導致將電子組件容置於其中所需的產品量的減少。舉例而言，至少一些被動組件可經垂直地堆疊，而非將被動組件橫向安裝至PCB之表面，垂直地堆疊具有減少專用於被動組件的PCB表面區域之量的效果而不影響PCB之功能性。減少用於安裝被動組件之PCB表面區域的另一方法可依賴在PCB基板中嵌入至少一被動組件。在其他實施例中，積體電路可嵌入於具有或不具有被動組件之PCB基板中。
在一實施例中，被動組件之堆疊陣列(下文中稱作「堆疊陣列」)包括可用以將堆疊陣列附接至主PCB、撓性電路或任一其他合適技術的附接組件之第一層。通常，附接組件可包括亦可用於堆疊陣列中之被動組件。因此，附接組件不僅可用以將堆疊陣列附接至主PCB，而且其亦可在堆疊陣列中行使電功能。
在另一實施例中，堆疊陣列亦可包括一中間層。該中間層可稱作插入物。插入物之一側可用以電及機械地耦合至附接組件。插入物 之相對側可用以支撐並耦合至被動組件之第二層。在一實施例中，插入物可為具有約0.2 mm高度之雙面印刷電路板。
在又一實施例中，安裝球(諸如焊球或焊料凸塊)可用作第一附接層。在再一實施例中，插入物可以可囊封被動組件並支撐且耦合至在插入物上方及下方之其他被動組件的插入物來替代。
圖1為堆疊陣列100之一實施例的方塊圖。堆疊陣列100可包括附接層102、插入物104及組件層106。被動組件可用以形成附接層102及組件層106。被動組件可包括電阻器、電感器、電容器、二極體及其類似者。在此例示性實施例中，附接層102可包括與組件層106中之組件大小相比相對較大的組件。舉例而言，附接層102可為大小相對較大的電容器，而組件層106可包括大小相對較小的電容器。對於組件層106及附接層102中之組件的此等組件選擇可(例如)藉由所需之電路實施來驅動。堆疊陣列100之設計具有在多個位置及定向中支援多種組件大小的靈活性。圖1用以說明堆疊陣列100之一般組成；然而，組件之定向可很大地改變，此係因為組件之置放可具有受組件大小及堆疊陣列100之總體大小約束的許多自由度。
附接層102可電且機械地耦合至插入物104。邊緣鍍層108可用以將信號自插入物之一側耦合至另一側。邊緣鍍層108可以可沈積於插入物108上之銅或其他金屬來完成。邊緣鍍層108可有利地減少或消除對於用以耦合附接層102與組件層106之間的信號的通孔或微通孔110或插入物104中或上的其他跡線的需要。儘管僅三個被動組件展示於堆疊陣列100之方塊圖中，但被動組件之其他組合(且因此其他數目)係可能的。應注意，在一些實施例中，通孔或微通孔亦可用以將信號自插入物之一側耦合至另一側。
圖2為堆疊陣列100之一實施例的分解圖200。分解圖200展示附接層102、插入物104及組件層106。當與傳統被動組件安裝技術相比 時，堆疊陣列100內之堆疊被動組件的使用增加可用於固定區域中的被動組件之數目。包括於附接層102中之組件相對而言可比包括於組件層106中之組件大，從而使設計者能夠定位組件層106中之組件以減少跡線長度並增加組件部件密度。在此實施例中，組件層106中之組件平行於附接層102中之組件而組態。其他實施例可支援其他組態，諸如組件層106中之組件垂直於附接層102中之組件。
組件層106中之組件可附接至插入物104。在一實施例中，組件層106中之組件可為可使用焊料(例如)電連接至插入物104的表面黏著組件。對應於組件層106中之組件的焊盤圖案202(焊料圖案)展示於插入物104上。對應於附接層102上之組件的焊盤圖案亦可置放於插入物104上；然而，為清楚起見，此等焊盤圖案未展示於此視圖中。因此，附接層102中之組件亦可焊接至插入物104。未展示於此視圖中的係邊緣鍍層108特徵，其可用以將信號自插入物104之一側耦合至另一側。通孔或微通孔110(未圖示)亦可用以經由如圖1中所示之插入物104耦合信號。
圖3為堆疊陣列100之另一實施例的分解圖300。在此實施例中，組件層106之組件可與附接層102上之組件成直角置放。以此方式，例如，跡線長度可經最佳化，或可在被動組件之間減少信號串擾。插入物104上之焊盤圖案302可經改變以對應於組件層106中之組件的定向。此實施例之其他態樣可與圖2中所示之實施例共用。
可基於設計者所要的電路實施來選擇圖2及圖3之實施例。電路實施可驅動組件置放組態。圖4A至圖4B說明兩個可能電路實施。圖4A展示組件層106之組件串聯連接且進一步並聯連接至附接層102之組件。圖4B展示所有組件102及106並聯連接。圖4A至圖4B不意欲係詳盡的，而是說明性展示可由堆疊陣列100支援的可能組態。熟習此項技術者將認識到，其他組態係可能的。任一特定電路實施可影響附 接層102及額外層106上組件之配置。通常，組件可經配置以最小化跡線長度，減少或避免通孔使用，減少寄生電感或影響其他設計目標。
圖5為堆疊陣列500之另一實施例的方塊圖。堆疊陣列500包括附接層502、插入物504及組件層506。在此實施例中，包括於附接層502中之組件在大小上相對而言可能比包括於組件層506中之組件小。再次，組件大小之選擇可藉由設計目標來驅動。堆疊陣列500(及一般而言堆疊陣列設計)在支援許多組件大小及組件定向方面為設計者提供靈活性。邊緣鍍層特徵508可用以耦合附接層502與組件層506之間的信號。微通孔或通孔510亦可用以耦合插入物504上之信號。
圖6為堆疊陣列500之一實施例的分解圖600。如所示，此實施例可包括附接層502、插入物504及組件層506。如上文所描述，形成附接層502之組件在大小上相對而言可比形成組件層506之組件小。對應於附接層502及組件層506中之組件的焊盤圖案可置放於插入物504上以將層502、506電且機械地耦合至插入物504。對應於組件層506中之組件的焊盤圖案602展示於插入物504上。為清楚起見未展示對應於附接層502中之組件的焊盤圖案。如圖2及圖3中所描述，附接層502及/或組件層506中之組件的定向可改變以適應任一特定電路實施及電路設計目標。
圖7為堆疊陣列700之另一實施例的方塊圖。堆疊陣列700可包括附接層702、插入物704及組件層706。在此實施例中，包括於附接層702中之組件可與包括於組件層706中之組件有大致相同之大小。如上文所描述，使用大小大致相同之組件的選擇可藉由設計需求(例如，待實施之特定電路)來驅動。堆疊陣列700(及一般而言堆疊陣列設計)在支援許多組件大小及組件定向方面為設計者提供靈活性。如上文所描述，附接層702及組件層706中之組件可以許多方式來定向以達成設計目標，例如，減少跡線長度。邊緣鍍層708可用以耦合附接層702與 額外層706之間的信號。
圖8為堆疊陣列700之一實施例的分解圖800。在此實施例中，附接層702中之組件可與組件層706中之組件成直角配置。舉例而言，在附接層702與組件層706中之組件之間的此定向可最佳化跡線長度或減少信號串擾。如前所述，對應於附接層702及組件層706中之組件的焊盤圖案802可置放於插入物704上以將層702、706電且機械地耦合至插入物704。對應於組件層中之組件的焊盤圖案802展示於插入物704上。為清楚起見未展示用於附接層702中之組件的焊盤圖案。
圖9為堆疊陣列900之另一實施例的方塊圖。堆疊陣列900包括附接層902、插入物904及組件層906。附接層902可包括如所示的焊球、焊料凸塊或其他金屬安裝球。插入物902可將諸如被動組件的組件908囊封於插入物902之邊界內。被動組件可為電阻器、電感器、電容器、二極體及其類似者。在插入物904中囊封組件908可藉由將被動組件置放於原本未使用之空間中而在生產設計中節省空間。在此例示性實施例中，展示兩個被動組件908。其他實施例可具有兩個以上或少於兩個囊封組件。在此方塊圖中，堆疊陣列900可在組件層906中具有單一組件。其他實施例可在組件層906中具有兩個或兩個以上組件。可藉由用以安裝球柵陣列(BGA)、晶片級封裝(CSP)或類似器件的常見焊接技術而將堆疊陣列900安裝至主PCB。來自附接層902之信號可耦合至被囊封之組件908或組件層906。邊緣鍍層910可用以將信號自錨定層902直接耦合至組件層。微通孔或通孔912可用以經由插入物902耦合信號。
圖10為堆疊陣列900之一實施例的分解圖1000。此實施例包括錨定層902、插入物904及組件層906。在此例示性實施中，錨定層902可包括用於附接堆疊陣列900並耦合至及自堆疊陣列900之信號的焊球、焊料凸塊或其他技術上可行之構件。如所示，兩個組件908囊封於插 入物904中。其他實施例可在插入物904中具有兩個以上或少於兩個組件908。錨定層902可經由微通孔、通孔912或穿過插入物904之其他技術上可行構件耦合至被囊封之組件908。其他微通孔或通孔(為清楚起見未圖示)可將被囊封之組件908耦合至焊盤圖案1002。焊盤圖案1002可用以將組件層906機械地耦合且電耦合至插入物904。又，圖9中所示之邊緣鍍層910(為清楚起見此處省略)可將信號自附接層902耦合至組件層906。
圖11為堆疊陣列1100之另一實施例的方塊圖。堆疊陣列1100可包括附接層1102、插入物1104及組件層1106。插入物1104可囊封組件1108。被囊封之組件1108可為被動組件，諸如電阻器、電感器、電容器、二極體及其類似者。堆疊陣列1100可類似於堆疊陣列900；然而，堆疊陣列1100可在組件層1106中包括更多組件。熟習此項技術者將認識到，在任一層中之組件的數目可藉由諸如電路功能性及堆疊陣列1110大小之設計目標來判定。通孔或微通孔1112可將信號自附接層1102耦合至被囊封之組件1108，及自被囊封之組件1108耦合至組件層1106。
圖12為堆疊陣列1100之一實施例的分解圖1200。此實施例包括附接層1102、插入物1104及組件層1106。附接層1102可包括焊球、焊料凸塊或其類似者。可以上文結合圖10所描述之方式使用通孔或微通孔1112將信號自附接層1102耦合至被囊封之組件1108。焊盤圖案1202允許組件層1106中之組件機械地耦合且電耦合至插入物1104。
圖13為堆疊陣列1300之另一實施例的方塊圖。此實施例組合來自圖1中所示之實施例的附接層之元件與圖9中所示之插入物的元件。堆疊陣列1300可包括附接層1302、插入物1304及組件層1306。附接層1302及組件層1306可包括被動組件，諸如電阻器、電感器、電容器、二極體及其類似者。插入物1304可囊封諸如被動組件之組件1308。因 此，使用附接層1302及組件層1306中之額外組件的堆疊陣列1300可部分地歸因於垂直支撐若干被動組件的主PCB上之區域而具有相對較高的部件密度。邊緣鍍層1310可將信號自附接層1302耦合至組件層1306。可使用微通孔或通孔1312將信號自附接層1302耦合至被囊封之組件1308或自組件層1306耦合至被囊封之組件1308。
圖14為堆疊陣列1300之一實施例的分解圖1400。此實施例可包括附接層1302、插入物1304及組件層1306。插入物1304可囊封組件1308。焊盤圖案1402可提供於插入物1304上以機械地耦合且電耦合來自組件層1306之組件。其他焊盤圖案(為清楚起見未圖示)可經提供以將附接層1302電且機械地耦合至插入物1304。堆疊陣列1400可藉由將額外被動組件嵌入插入物1304中而有利地增加組件部件密度，該部件密度超過圖1或圖9之實施例可用的部件密度。邊緣鍍層(未圖示)、微通孔或通孔1312可將信號自附接層1302耦合至被囊封之組件1308並將信號自被囊封之組件1308耦合至組件層1306。
圖15為堆疊陣列1300之另一實施例的分解圖1500。在此實施例中，附接層1502與組件層1506中之組件相比可包括相對較大的組件。堆疊陣列1300在選擇具有變化大小之被動組件方面為設計者提供靈活性以實現不同電路。插入物1504可包括被囊封之組件1508。此實施例可由於不同信號完整性特性、不同寄生特性或其類似者而優於實施例1400。
當堆疊陣列1500以電容器實施時，可實現濾波電容器陣列之相對密集的去耦。舉例而言，相對較大之附接層1502組件可為一大型去耦電容器，被囊封之組件1508可為中等範圍去耦電容器，且組件層1506組件可為高頻去耦電容器。此在圖16中示意地展示。藉由將三種大小之電容器耦合在一起，可達成佔據相對小區域的多範圍上限模組(multi-range cap module)。耦合待濾波之信號(諸如電壓信號)可藉由 堆疊陣列1500而為相對直接的。附接層1502簡單地呈現使連接直接的兩個連接並可致能在主PCB上之較短信號投送。
藉由圖17A及圖17B說明由堆疊陣列1500提供的增加之密度。在圖17A中，展示大型去耦電容器1502、兩個中等範圍去耦電容器1508及兩個高頻電容器1506佔據面積。佔據面積可說明可用以支援離散組件之主PCB區域的可能量；因此，圖17A展示可需要支援此等五個電容器的主PCB區域的可能量。圖17B展示堆疊陣列1500之俯視圖。高頻電容器1506堆疊於置放於大型去耦電容器1502上方的中等範圍電容器1508(囊封於插入物1504中)之上方。將圖17B中所示之堆疊陣列1500所需的區域與圖17A中之單獨組件所需的區域作比較突出了堆疊陣列1500之區域的改良使用。
圖18為展示另一堆疊陣列實施例之方塊圖。堆疊陣列1800包括附接層1802及插入物1804。附接層1802可包括被動器件，諸如電阻器、電感器、電容器、二極體或其類似者。在此實施例中，插入物1804可囊封不同於先前囊封之被動組件的器件1806。舉例而言，器件1806可為積體電路。在此實施例中，將信號自主PCB耦合至被囊封之器件1806可經由微通孔或通孔1808通過附接層1802。以此方式，此實施例可藉由組合用於被囊封之器件之區域與用於附接層1802的組件之區域而減少主PCB上之所需區域(與器件1806之傳統安裝方法相比)。
圖19為堆疊陣列1800之一實施例的分解圖1900。如所示，附接層1802可包括兩個或兩個以上被動器件。插入物1804可包括對應於附接層1802中的組件之焊盤圖案(未圖示)。來自主PCB之信號可經由附接層1802中之組件經由插入物1804耦合至被囊封之器件1806。
圖20為堆疊陣列2000之另一實施例的方塊圖。堆疊陣列2000可包括附接層2002、插入物2004及積體電路2006。附接層2002可包括被動組件，諸如電阻器、電感器、電容器、二極體及其類似者。在一實 施例中，積體電路2006可為一球柵陣列。堆疊陣列2000可有利地使用附接層2002中之被動組件以將信號自主PCB耦合至積體電路2006。以此方式，與在積體電路2006四周及緊接於積體電路2006而展開被動組件的傳統組裝方法相比可減少總區域使用。
圖21為堆疊陣列2000之一實施例的分解圖2100。堆疊陣列2000包括附接層2002、插入物2004及積體電路2006。積體電路2006可經由對應於積體電路2106上之球或其他安裝特徵的焊盤圖案2102安裝至插入物2004。圖21展示如何藉由在附接層中使用被動組件而經由使用堆疊陣列2000來節省PCB表面區域，該附接層不僅將積體電路2006附接至PCB而且耦合至及自積體電路2006之信號。
圖22為堆疊陣列2200之另一實施例的方塊圖。堆疊陣列2200可包括附接層2202、插入物2204及組件層2206。插入物2204可囊封積體電路2208。附接層2202及組件層2206中之組件可為被動組件。可使用通孔或微通孔2210經由插入物2204來耦合來自附接層2202或組件層2206的信號。堆疊陣列2200可藉由在積體電路2208上方及下方堆疊被動組件而增加電路密度，該電路密度超過傳統設計技術可用的密度。
圖23為堆疊陣列2200之一實施例的分解圖2300。堆疊陣列2200包括附接層2202、插入物2204及組件層2206。插入物2204可囊封積體電路2208。用於附接層2202及/或組件層2206中之組件可用以支援積體電路2208之功能。舉例而言，組件層2206中之組件可為可去耦由積體電路2208使用的一或多個電源平面的去耦電容器。附接層2202中之組件可為用以將信號自主PCB(未圖示)耦合至積體電路2208的組件。舉例而言，來自主PCB之小信號可經由附接層2202中之AC耦合電容器耦合至積體電路2208。信號投送及部件置放之此配置可有利地使用比習知表面黏著部件置放少的主PCB上之表面區域。
本文中描述之堆疊陣列的任一實施例可藉由將附接層中之組件 耦合至主機而整合至一設計中。主機時常為主印刷電路板(PCB)。圖24說明安裝於主PCB 2404上之堆疊陣列2402之一實施例。堆疊陣列2402可包括附接層2406。在此實施例中，附接層2406可經由焊接連接2406耦合至主PCB 2404。焊接連接2406可將堆疊陣列2402機械地固定至主PCB 2404。焊接連接亦可將電信號自主PCB 2404耦合至堆疊陣列2402並自堆疊陣列2402耦合至主PCB 2404。主PCB 2404可為印刷電路板、撓性電路板、半剛性電路板或堆疊陣列2402可附接至的其他技術上合適之主機。主PCB 2404可耦合至及自堆疊陣列2402之信號。支撐堆疊陣列2402之主PCB 2404可用於行動器件、蜂巢式電話、個人數位助理、媒體播放器、計算器件及其他電子器件中。
圖25為描述用於組裝堆疊陣列的過程2500之流程圖；在一些實施例中，堆疊陣列可稱作垂直堆疊整合式陣列。在第一步驟2502中，將一第一被動組件嵌入於小印刷電路板(PCB)中。視第一被動組件之大小而定，可將若干被動組件嵌入於小PCB中。嵌入組件之此層可統稱作中間組件層。在最近步驟2504中，一孔經形成用於允許電連接自小PCB中穿出至小PCB之表面的微通孔。在步驟2506中，可以一導電金屬來電鍍該孔。導電金屬可自第一被動組件上之連接器穿至小PCB之第一表面。在步驟2508中，可將邊緣鍍層添加至小PCB之周邊部分，從而允許在小PCB之第一表面與小PCB之第二表面之間通信。在步驟2510中，將第二被動組件添加至小PCB之第一表面。在步驟2512中，可藉由微通孔以在第二被動組件與微通孔之間的直接連接或藉由自第二被動組件之電連接器延行至微通孔之電跡線而將第二被動組件電耦合至第一被動組件。在步驟2514中，將第三被動組件機械地耦合至小PCB之第二表面，且在步驟2516中，藉由邊緣鍍層電耦合第二被動組件與第三被動組件。在一實施例中，第二及第三組件兩者可與邊緣鍍層直接接觸，藉此允許在不將任何額外電跡線添加至小PCB的情 況下的電附接。在最後步驟2518中，可將第二被動組件機械地耦合且電耦合至主PCB。以此方式，堆疊區域可為以非傳統方式安裝的表面；與主PCB上可需要更多組件及更多空間的其他更複雜表面黏著過程相反，直接經由被動組件而完成安裝。
圖26為描述用於組裝堆疊陣列的過程2600之流程圖；在一些實施例中，堆疊陣列可稱作垂直堆疊整合式陣列。在第一步驟2602中，將邊緣鍍層施加至具有導電金屬基板之薄印刷電路板(PCB)。此薄PCB可統稱作中間組件層。在一實施例中，薄PCB可為約0.2 mm厚，藉此最小化堆疊陣列之垂直高度。在步驟2604中，可將若干表面黏著特徵添加至薄PCB之表面部分。在一些實施例中，表面黏著特徵可視其匹配薄PCB之哪一表面而不同。舉例而言，積體電路可需要不同於電容器之表面黏著特徵。在一實施例中，積體電路可安裝至具有球柵陣列之薄PCB。在步驟2606中，可將第一組件添加至薄PCB之第一表面。第一組件可為被動組件或積體電路。在步驟2608中，可將被動組件機械地耦合至薄PCB之第二表面。在一些實施例中，可將複數個被動組件添加至薄PCB之第二表面。在步驟2610中，可藉由邊緣鍍層將第二被動組件電耦合至第一組件。在一實施例中，第二組件可直接附接至邊緣鍍層，藉此移除對於在薄PCB之第二表面上具有電表面跡線以將第二組件電耦合至邊緣鍍層的需要。在步驟2612中，可將第二被動組件機械地耦合且電耦合至主PCB。以此方式，第二被動組件用以直接附接堆疊陣列，藉此簡化堆疊陣列之附接。在需要堆疊陣列與主PCB之間的多個連接的實施例中，沿薄PCB之第二表面配置的若干第二組件可提供足夠數目之連接以致能在主PCB與堆疊陣列之間的合適數目之通信通道。
所描述實施例之各種態樣、實施例、實施或特徵可單獨地或以任何組合來使用。為解釋之目的，前述描述使用特定命名來提供對所 描述實施例的澈底理解。然而，熟習此項技術者將瞭解，不需要特定細節以便實踐所描述實施例。因此，為說明及描述之目的呈現特定實施例之前述描述。前述描述不意欲為詳盡的或將所描述實施例限於所揭示之精確形式。一般熟習此項技術者將瞭解，鑒於上述教示，許多修改及變化係可能的。
1300‧‧‧堆疊陣列
1302‧‧‧附接層
1304‧‧‧插入物
1306‧‧‧組件層
1308‧‧‧被囊封之組件
1310‧‧‧邊緣鍍層
1312‧‧‧微通孔或通孔

Claims (24)

  1. 一種垂直堆疊整合式陣列，其包含：一第一層，該第一層包含一第一被動組件；一第一導電邊緣板及一第二導電邊緣板，其中之每一者電連接至該第一被動組件；一第二層，該第二層安置於該第一導電邊緣板與該第二導電邊緣板之間，該第二層包含：一第二被動組件，該第二被動組件囊封於該第二層中；及一第三層，該第三層包含一第三被動組件，該第三被動組件具有經組態以藉由一微通孔將該第二被動組件電連接至一外部電路的一佔據面積大小減小的電接點，其中該第一導電邊緣板及該第二導電邊緣板電連接該第一層及該第三層，且其中該第二層安置於該第一層與該第三層之間，其中該垂直堆疊整合式陣列具有一高填集密度。
  2. 如請求項1之垂直堆疊整合式陣列，其中該外部電路配置於電且機械地連接至該第三被動組件的一主印刷電路板(PCB)上。
  3. 如請求項2之垂直堆疊整合式陣列，其中該第二層為具有至少兩層之一PCB。
  4. 如請求項3之垂直堆疊整合式陣列，其中該第一被動組件為一大型去耦電容器，該第二被動組件為一中等範圍去耦電容器，且該第三被動組件為一高頻去耦電容器。
  5. 如請求項3之垂直堆疊整合式陣列，其中該第一被動組件為一中等範圍電容器，該第二被動組件為一高頻去耦電容器，且該第三被動組件為一大型去耦電容器。
  6. 如請求項4之垂直堆疊整合式陣列，其中該三層中之該等電容器 各自彼此並聯地電連接。
  7. 如請求項6之垂直堆疊整合式陣列，其中該三層中之該等電容器共同充當一多範圍上限模組。
  8. 如請求項4之垂直堆疊整合式陣列，其中垂直於該中等範圍電容器而配置該大型電容器，且垂直於該高頻電容器而配置該中等範圍電容器。
  9. 如請求項8之垂直堆疊整合式陣列，其中該第三層係由複數個高頻電容器組成，且該第二層係由複數個中等範圍電容器組成。
  10. 一種計算系統，其包含：一主印刷電路板(PCB)；及一佔據面積減小之被動組件模組，其包含：一中間層，其包含具有一第一表面及一第二表面之一模組PCB，邊緣鍍層，其安置於該模組PCB之一周邊部分上，經配置以耦合該模組PCB之該第一表面與該第二表面之間的電信號，一組件層，其包含一第一去耦電容器，該第一去耦電容器機械地耦合至該模組PCB之該第一表面且直接電耦合至該模組PCB上之該邊緣鍍層，一附接層，其包含一第二去耦電容器，該第二去耦電容器機械地耦合至該模組PCB之該第二表面且直接電耦合至該模組PCB上之該邊緣鍍層，一第三去耦電容器，其囊封於該模組PCB中且藉由自該第三去耦電容器延伸且穿過該模組PCB之該第一表面的一微通孔與該第二去耦電容器電連通，其中該第二去耦電容器藉由配置於該主PCB之一表面部分上的至少一電跡線機械地耦合且電耦合至該主PCB上之一電路，且其 中該中間層、組件層及附接層相對於彼此全部垂直地安置。
  11. 如請求項10之計算系統，其中該第一去耦電容器為一大型去耦電容器，該第二去耦電容器為一高頻去耦電容器，且該第三去耦電容器為一中等範圍去耦電容器。
  12. 如請求項11之計算系統，其中在該等去耦電容器之間的電路徑在與一水平配置組態中的電路徑長度相比時可實質上藉由該等組件之該垂直配置而縮短。
  13. 如請求項10之計算系統，其中囊封於該模組PCB中之該第三去耦電容器可歸因於由其在該模組PCB內部的位置提供的加寬之表面區域而具有更有效的排熱。
  14. 一種垂直堆疊整合式陣列，其包含：一第一層，其包含：一薄印刷電路板(PCB)，其具有一第一表面及第二表面，複數個表面黏著特徵，其安置於該薄PCB之該第一表面及第二表面上，及導電邊緣鍍層，其安置於該薄PCB之一周邊部分上且經組態以將信號自該薄PCB之該第一表面電耦合至該薄PCB之一第二表面；一第二層，其包含一積體電路，該積體電路電耦合至該薄PCB之該第一表面上的該複數個表面黏著特徵中之至少一者；及一第三層，其包含複數個被動組件，該複數個被動組件電耦合至該薄PCB之該第二表面上的複數個表面黏著特徵且經組態以藉由該導電邊緣鍍層將該積體電路電連接至一外部電路，其中該導電邊緣鍍層電連接該第二層與該第三層，且其中該薄PCB最小化該垂直堆疊整合式陣列之總高度，藉此增加垂直填集密度。
  15. 如請求項14之垂直堆疊整合式陣列，其中該第三層之該複數個被動組件電且機械地連接至充當用於該外部電路之一基板的一主PCB。
  16. 如請求項14之垂直堆疊整合式陣列，其中該薄印刷電路板為約0.2 mm厚。
  17. 如請求項14之垂直堆疊整合式陣列，其中該複數個被動組件與該積體電路協作以在資訊被傳輸至該外部電路之前完成一操作。
  18. 如請求項17之垂直堆疊整合式陣列，其中該垂直堆疊整合式陣列與該主PCB之間的電連接之一數目可藉由在傳輸資訊至該外部電路之前完成至少一操作而得以減少。
  19. 如請求項18之垂直堆疊整合式陣列，其中該邊緣鍍層覆蓋該薄PCB之整個邊緣。
  20. 一種用於組裝一垂直堆疊整合式陣列之方法，其包含：邊緣電鍍具有一導電金屬基板之一薄印刷電路板(PCB)；將複數個表面黏著特徵施加於該薄PCB之一第一表面及第二表面上；將一第一組件機械地耦合至該薄PCB之該第一表面；將一第二被動組件機械地耦合至該薄PCB之該第二表面；藉由該邊緣鍍層將該第二被動組件電耦合至該第一組件；及將該第二被動組件機械地耦合且電耦合至一主PCB，其中該垂直堆疊整合式陣列藉由垂直地堆疊該第一組件及該第二組件而最小化該主PCB上佔據的表面區域，且其中該薄PCB之一低垂直剖面最小化該垂直堆疊整合式陣列之垂直堆疊高度。
  21. 如請求項20之方法，其中該第一組件上之電接針藉由配置於該 薄PCB之該第一表面上的電跡線而電耦合至該邊緣鍍層。
  22. 如請求項21之方法，其中該第一組件為一積體電路。
  23. 如請求項21之方法，其中該第一組件為一去耦電容器。
  24. 如請求項20之方法，其中相對於該第二被動組件垂直地配置該第一組件。
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