KR101731691B1 - 3차원 수동 다중-컴포넌트 구조물 - Google Patents

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션 에이. 마요
스콧 피. 물린스
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제프리 엠. 토마
도지마 겐유
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Abstract

컴포넌트들의 적층된 어레이들이 개시된다. 일 실시예에서, 컴포넌트들의 제1 층 및 제2 층이, 컴포넌트들의 봉지된 제3 층이 제1 층과 제2 층 사이에 배치된 상태로, 인터포저에 전기적으로 그리고 기계적으로 결합된다. 제1 층은 적층된 어레이를 호스트 인쇄 회로 기판에 부착하도록 구성될 수 있다. 인터포저는 제1 층 및 제2 층 상의 컴포넌트들 사이에서 신호들을 결합할 수 있다.

Description

3차원 수동 다중-컴포넌트 구조물{THREE DIMENSIONAL PASSIVE MULTI-COMPONENT STRUCTURES}
기술된 실시예들은 일반적으로 수동 전자 컴포넌트(passive electronic component)들에 관한 것으로, 더 구체적으로 수동 컴포넌트들의 3차원 구조의 어레이들에 관한 것이다.
기술이 진보함에 따라, 일반적인 제품 설계 및 특히 이동 제품용 설계는 점점 더 소형화되고 있다. 표면 실장 전자 컴포넌트들의 사용이 어느 정도의 양의 크기 감소를 가능하게 하였지만, 제품 설계 크기는 계속하여 소형화되도록 추진되고 있다. 크기 감소는 현재, 표면 실장 부품들이 차지하는 물리적 면적에 의해 초래되는 제한들에 의해 방해받고 있다. 많은 경우들에서, 예를 들어 단일의 대형 컴포넌트가 회로 기판 위에 소정량의 공간이 허용될 것을 요구할 때 회로 기판 위의 공간이 낭비된다.
표면 실장 컴포넌트들이 차지하는 물리적 면적에 의해 야기되는 설계 제한은 더 작고 더 조밀한 제품 설계를 지원하기 위하여 극복될 필요가 있다. 따라서, 요구되는 것은 더 작은 제품 설계를 가능하게 하도록 전자 컴포넌트들의 밀도를 증가시키는 방식이다.
실시예들은 호스트 인쇄 회로 기판 상의 작은 면적에 다수의 전기 컴포넌트들을 효율적으로 적층하기 위한 장치, 시스템 및 방법에 관한 것이다.
일 실시예에서, 수직 적층된 집적 어레이(vertically stacked integrated array)가 개시된다. 수직 적층된 집적 어레이는 적어도 하기를 포함한다: (1) 적어도 제1 수동 컴포넌트(passive component)를 갖는 제1 층; (2) 제1 수동 컴포넌트에 전기적으로 각각 접속된 제1 및 제2 도전성 에지 플레이트(edge plate); (3) 제1 및 제2 도전성 에지 플레이트들 사이에 배치된 제2 층 - 상기 제2 층은 상기 제2 층 내부에 봉지된 제2 수동 컴포넌트를 포함함 -; 및 (4) 제2 수동 컴포넌트를 마이크로-비아(micro-via)에 의해 외부 회로에 전기적으로 접속하도록 구성된 소형 풋프린트 전기 접점을 갖는 적어도 제3 수동 컴포넌트를 포함하는 제3 층. 외부 회로는 호스트 인쇄 회로 기판의 일부이다. 제2 층은 제1 층과 제3 층 사이에 배치된다. 수직 적층된 집적 어레이는 높은 패킹 밀도를 갖는다.
다른 실시예에서, 수직 적층된 집적 어레이를 위한 조립 방법이 개시된다. 조립 방법은 적어도 하기의 단계들을 포함한다: (1) 소형 인쇄 회로 기판(PCB) 내부에 제1 수동 컴포넌트를 매립(embed)하는 단계; (2) 제1 수동 컴포넌트의 전기 커넥터를 노출시키기에 충분한 깊이로 소형 PCB의 제1 표면을 통해 마이크로-비아용 구멍을 형성하는 단계; (3) 마이크로-비아를 형성하기 위한 구멍을 도전성 금속으로 도금함으로써, 제1 수동 컴포넌트의 전기 커넥터에 마이크로-비아를 전기적으로 결합시키는 단계; (4) 도전성 금속 기재(substrate)로 소형 PCB를 에지 도금(edge plating)하는 단계; (5) 소형 PCB의 제1 표면에 제2 수동 컴포넌트를 기계적으로 결합시키는 단계; (6) 마이크로-비아에 의해 제2 수동 컴포넌트에 제1 수동 컴포넌트를 전기적으로 결합시키는 단계; (7) 소형 PCB의 제2 표면에 제3 수동 컴포넌트를 기계적으로 결합시키는 단계; (8) 에지 도금에 의해 제2 수동 컴포넌트에 제3 수동 컴포넌트를 전기적으로 결합시키는 단계; 및 (9) 호스트 PCB에 제2 수동 컴포넌트를 기계적으로 그리고 전기적으로 결합시키는 단계. 수직 적층된 집적 어레이는 제1, 제2 및 제3 수동 컴포넌트들을 수직 적층함으로써 호스트 PCB 상에서 수동 컴포넌트들에 의해 차지되는(taken) 표면적을 최소화한다.
다른 실시예에서 컴퓨팅 시스템이 개시된다. 컴퓨팅 시스템은 적어도 하기의 컴포넌트들을 포함한다: (1) 호스트 인쇄 회로 기판(PCB); 및 (2) 감소된 풋프린트 디커플링 커패시터 모듈. 감소된 풋프린트 디커플링 커패시터 모듈은 적어도 하기를 포함한다: (1) 제1 표면 및 제2 표면을 갖는 모듈 PCB를 포함하는 중간 층; (2) 모듈 PCB의 주연 부분 상에 배치되고 모듈 PCB의 제1 및 제2 표면들 사이에서 전기 신호들을 결합하도록 배열된 에지 도금; (3) 모듈 PCB의 제1 표면에 기계적으로 결합되고 모듈 PCB의 에지 도금에 직접 전기적으로 결합된 제1 디커플링 커패시터를 포함하는 컴포넌트 층; (4) 모듈 PCB의 제2 표면에 기계적으로 결합되고 모듈 PCB 상의 에지 도금에 직접 전기적으로 결합된 제2 디커플링 커패시터를 포함하는 부착 층; 및 (5) 모듈 PCB 내부에서 봉지되고 마이크로-비아에 의해 제2 디커플링 커패시터와 전기 연통하는 제3 디커플링 커패시터 - 마이크로-비아는 제3 디커플링 커패시터로부터 그리고 모듈 PCB의 제1 표면을 통해 연장됨 -. 제2 디커플링 커패시터는 적어도 제1 PCB의 표면 부분 상에 배열된 전기 트레이스에 의해 호스트 PCB 상의 회로에 기계적으로 그리고 전기적으로 결합된다. 중간 층, 컴포넌트 층 및 부착 층 모두는 서로에 대해 수직으로 배치된다.
다른 실시예에서, 수직 적층된 집적 어레이가 개시된다. 수직 적층된 집적 어레이는 적어도 하기를 포함한다: (1) 제1 층; (2) 제2 층; 및 (3) 제3 층. 제1 층은 적어도 하기를 포함한다: (1) 제1 표면 및 제2 표면을 갖는 얇은 인쇄 회로 기판(PCB); (2) 얇은 인쇄 회로 기판의 제1 표면 및 제2 표면 상에 배치된 다수의 표면 실장 특징부들; 및 (3) 얇은 인쇄 회로 기판의 주연 부분 상에 배열되고 얇은 PCB의 제1 표면으로부터 얇은 PCB의 제2 표면까지 신호들을 전기적으로 결합하도록 구성된 도전성 에지 도금. 제2 층은 얇은 PCB의 제1 표면 상의 표면 실장 특징부들 중 적어도 하나에 전기적으로 결합된 집적 회로를 적어도 포함한다. 제3 층은 얇은 인쇄 회로 기판의 제2 표면 상의 표면 실장 특징부들에 전기적으로 결합되고 외부 회로에 도전성 에지 도금에 의해 집적 회로를 전기적으로 접속하도록 구성된 다수의 수동 컴포넌트들을 적어도 포함한다. 도전성 에지 도금은 제2 및 제3 층들을 전기적으로 접속한다. 얇은 PCB는 수직 적층된 집적 어레이의 전체 높이를 최소화함으로써, 수직 패킹 밀도를 증가시킨다.
다른 실시예에서, 수직 적층된 집적 어레이를 조립하는 방법이 개시된다. 방법은 적어도 하기 단계들을 포함한다: (1) 도전성 금속 기재로 얇은 PCB를 에지 도금하는 단계; (2) 얇은 PCB의 제1 표면 및 제2 표면 상에 다수의 표면 실장 특징부들을 적용하는 단계; (3) 얇은 PCB의 제1 표면에 제1 컴포넌트를 기계적으로 결합시키는 단계; (4) 얇은 PCB의 제2 표면에 제2 수동 컴포넌트를 기계적으로 결합시키는 단계; (5) 에지 도금에 의해 제1 컴포넌트에 제2 수동 컴포넌트를 전기적으로 결합하는 단계; 및 (6) 호스트 PCB에 제2 수동 컴포넌트를 기계적으로 그리고 전기적으로 결합시키는 단계. 수직 적층된 집적 어레이는 제1 및 제2 컴포넌트들을 수직 적층함으로써 호스트 PCB 상에 차지되는 표면적을 최소화한다. 얇은 PCB의 얇은 특성은 수직 적층된 집적 어레이의 수직 높이를 최소화한다.
또 다른 실시예에서, 컴퓨팅 디바이스가 개시된다. 컴퓨팅 디바이스는 적어도 하기를 포함한다: (1) 접속 회로를 갖는 호스트 인쇄 회로 기판(PCB); 및 (2) 감소된 풋프린트 수동 컴포넌트 모듈. 감소된 풋프린트 수동 컴포넌트 모듈은 적어도 하기를 포함한다: (1) 제1 표면 및 제2 표면을 갖는 얇은 PCB를 포함하는 중간 층; (2) 얇은 PCB의 주연 부분 상에 배치되고 얇은 PCB의 제1 및 제2 표면들 사이에서 전기 신호들을 결합하도록 배열된 에지 도금; (3) 얇은 PCB의 제1 표면에 기계적으로 결합되고 얇은 PCB 상의 에지 도금에 직접 전기적으로 결합된 제1 수동 컴포넌트를 포함하는 컴포넌트 층; 및 (4) 얇은 PCB의 제2 표면에 기계적으로 결합되고 얇은 PCB 상의 에지 도금에 직접 전기적으로 결합되는 제2 수동 컴포넌트를 포함하는 부착 층. 제2 수동 컴포넌트는 적어도 호스트 PCB의 표면 부분 상에 배열된 전기 트레이스에 의해 호스트 PCB 상의 접속 회로에 기계적으로 그리고 전기적으로 결합된다. 제1 및 제2 수동 컴포넌트들과 에지 도금의 직접 접속은 얇은 PCB의 제1 및 제2 표면들 모두를 가로지르는 전기 표면 트레이스에 대한 필요성을 완화시킨다.
실시예들은 유사한 도면 부호가 유사한 구조적 요소들을 지시하는 첨부 도면과 관련하여 하기의 상세한 설명에 의해 쉽게 이해될 것이다.
<도 1>
도 1은 적층된 어레이의 일 실시예의 블록 다이어그램.
<도 2>
도 2는 적층된 어레이의 일 실시예의 분해도.
<도 3>
도 3은 적층된 어레이의 다른 실시예의 분해도.
<도 4a 및 도 4b>
도 4a 및 도 4b는 적층된 어레이의 2개의 가능한 회로 구현예들을 도시하는 도면.
<도 5>
도 5는 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 6>
도 6은 적층된 어레이의 다른 실시예의 분해도.
<도 7>
도 7은 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 8>
도 8은 적층된 어레이의 다른 실시예의 분해도.
<도 9>
도 9는 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 10>
도 10은 적층된 어레이의 다른 실시예의 분해도.
<도 11>
도 11은 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 12>
도 12는 적층된 어레이의 일 실시예의 분해도.
<도 13>
도 13은 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 14>
도 14는 적층된 어레이의 다른 실시예의 분해도.
<도 15>
도 15는 적층된 어레이의 다른 실시예의 분해도.
<도 16>
도 16은 적층된 어레이의 개략 다이어그램.
<도 17a 및 도 17b>
도 17a 및 도 17b는 디커플링 커패시터 구현예들을 위한 가능한 영역 사용을 도시하는 도면.
<도 18>
도 18은 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 19>
도 19는 적층된 어레이의 다른 실시예의 분해도.
<도 20>
도 20은 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 21>
도 21은 적층된 어레이의 다른 실시예의 분해도.
<도 22>
도 22는 적층된 어레이의 다른 실시예의 블록 다이어그램.
<도 23>
도 23은 적층된 어레이의 다른 실시예의 분해도.
<도 24>
도 24는 호스트 PCB 상에 실장되어진 적층된 어레이의 일 실시예를 도시하는 도면.
<도 25>
도 25는 적층된 어레이를 조립하는 공정을 설명하는 흐름도.
<도 26>
도 26은 적층된 어레이를 조립하는 다른 공정을 설명하는 흐름도.
본 출원에 따른 방법 및 장치의 대표적인 응용들이 본 섹션에서 기술된다. 이들 예는 오직 상황만을 추가하고 기술된 실시예의 이해를 돕기 위하여 제공되고 있다. 따라서, 당업자에게는 기술되는 실시예들이 이러한 특정 상세들 중 일부 또는 전부 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서는, 기술된 실시예들을 불필요하게 불명확하게 하지 않기 위해 주지의 공정 단계들은 상세히 기술되지 않았다. 다른 응용들이 가능하여, 하기의 예들이 제한으로서 취해지지 않아야 한다.
기술된 실시예들의 다양한 태양들, 실시예들, 구현예들 또는 특징부들은 개별적으로 또는 임의의 조합으로 사용될 수 있다. 하기의 상세한 설명에서, 설명의 일부를 형성하고 기술된 실시예들에 따른 특정 실시예들이 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예가 당업자가 기술된 실시예들을 실시할 수 있게 하기에 충분히 상세히 기술되었지만, 이들 예가 비제한적이어서 다른 실시예들이 사용될 수 있고 기술된 실시예의 사상 및 범주로부터 벗어남이 없이 변경들이 이루어질 수 있다는 것이 이해된다.
커패시터, 인덕터, 저항기 등과 같은 수동 컴포넌트들이 전자 설계에서 광범위하게 사용된다. 더 구체적으로, 수동 컴포넌트들은 트레이스로서 또한 지칭되는 전기 상호접속부들을 포함할 수 있는 인쇄 회로 기판(PCB)의 표면 상에 실장될 수 있다. 그러나, 종래의 배열들에서, 수동 컴포넌트들은 PCB의 가치 있는 표면적이 이용되는 방식으로 PCB에 측방향으로 실장된다. 이 방식에서, PCB의 컴포넌트 밀도는 악영향을 받는다. 따라서, 수동 컴포넌트들에 전용인 PCB 표면적의 양을 감소시키는 것은 컴포넌트 밀도의 증가 및 궁극적으로 전자 컴포넌트들을 내부에 내장하는 데 요구되는 제품의 양의 감소 둘 모두를 초래할 수 있다. 예를 들어, PCB의 표면에 수동 컴포넌트들을 측방향으로 실장하는 대신에, 수동 컴포넌트들 중 적어도 일부는 수직으로 적층될 수 있어, PCB의 기능에 영향을 미치지 않고 수동 컴포넌트들에 전용인 PCB 표면적의 양을 감소시키는 효과를 가질 수 있다. 수동 컴포넌트들의 실장을 위한 PCB 표면적을 감소시키기 위한 다른 접근법은 PCB 기재 내부에 적어도 하나의 수동 컴포넌트를 매립하는 것에 의존할 수 있다. 또 다른 실시예들에서, 수동 컴포넌트들을 갖거나 갖지 않는 PCB 기재 내부에 집적 회로가 매립될 수 있다.
일 실시예에서, 수동 컴포넌트들의 적층된 어레이(이하, "적층된 어레이")는 적층된 어레이를 호스트 PCB, 플렉스 회로 또는 임의의 다른 적합한 기술에 부착하는 데 사용될 수 있는, 부착 컴포넌트들의 제1 층을 포함한다. 전형적으로, 부착 컴포넌트들은, 적층된 어레이 내부에서 또한 사용될 수 있는 수동 컴포넌트들을 포함할 수 있다. 따라서, 부착 컴포넌트들은 적층된 어레이를 호스트 PCB에 부착하는 데 이용될 수 있을 뿐만 아니라, 또한 적층된 어레이 내부에서 전기적으로 기능성일 수 있다.
다른 실시예에서, 적층된 어레이는 또한 중간 층을 포함할 수 있다. 중간 층은 인터포저(interposer)로서 지칭될 수 있다. 인터포저의 일 면은 부착 컴포넌트들에 전기적으로 그리고 기계적으로 결합하는 데 사용될 수 있다. 인터포저의 반대 면은 수동 컴포넌트들의 제2 층을 지지하고 이에 결합하는 데 사용될 수 있다. 일 실시예에서, 인터포저는 약 0.2 mm의 높이를 갖는 양면 인쇄 회로 기판일 수 있다.
또 다른 실시예에서, 땜납 볼(solder ball) 또는 땜납 범프(bump)와 같은 실장 볼이 제1 부착 층으로서 사용될 수 있다. 또 다른 실시예에서, 인터포저는 인터포저 위와 아래에서 다른 수동 컴포넌트를 지지하여 이에 결합할 뿐만 아니라 수동 컴포넌트를 봉지할 수 있는 인터포저로 대체될 수 있다.
도 1은 적층된 어레이(100)의 일 실시예의 블록 다이어그램이다. 적층된 어레이(100)는 부착 층(102), 인터포저(104) 및 컴포넌트 층(106)을 포함할 수 있다. 수동 컴포넌트들은 부착 층(102) 및 컴포넌트 층(106)을 형성하는 데 사용될 수 있다. 수동 컴포넌트들은 저항기, 인덕터, 커패시터, 다이오드 등을 포함할 수 있다. 이러한 예시적인 실시예에서, 부착 층(102)은 컴포넌트 층(106) 내의 컴포넌트 크기에 비해 상대적으로 더 큰 컴포넌트를 포함할 수 있다. 예를 들어, 부착 층(102)은 비교적 큰 크기의 커패시터일 수 있지만, 컴포넌트 층(106)은 상대적으로 더 작은 크기의 커패시터들을 포함할 수 있다. 컴포넌트 층(106) 및 부착 층(102) 내의 컴포넌트들에 대한 그러한 컴포넌트 선택은 예를 들어 요구되는 회로 구현예에 의해 이루어질 수 있다. 적층된 어레이(100)의 설계는 다양한 위치들 및 배향들에서 다양한 컴포넌트 크기들을 지원하는 유연성을 갖는다. 도 1은 적층된 어레이(100)의 일반적인 조성을 도시하기 위해 사용되지만, 컴포넌트들의 배향은, 컴포넌트들의 배치가 컴포넌트 크기들 및 적층된 어레이(100)의 전체 크기에 의해 구속되는 많은 자유도들을 가질 수 있기 때문에, 크게 변할 수 있다.
부착 층(102)은 인터포저(104)에 전기적으로 그리고 기계적으로 결합될 수 있다. 에지 도금(108)이 인터포저의 일 면으로부터 다른 면까지 신호들을 결합하는 데 사용될 수 있다. 에지 도금(108)은 인터포저(108) 상에 침착될 수 있는 구리 또는 다른 금속으로 달성될 수 있다. 에지 도금(108)은 부착 층(102)과 컴포넌트 층(106) 사이에서 신호들을 결합하기 위한 인터포저(104) 내에서의 또는 그 상에서의 관통 비아 또는 마이크로-비아(110) 또는 다른 트레이스들에 대한 필요성을 유리하게 감소 또는 제거할 수 있다. 적층된 어레이(100)의 블록 다이어그램에서 3개의 수동 컴포넌트들만이 도시되어 있지만, 수동 컴포넌트들의 다른 조합들(및 따라서 다른 개수들)이 가능하다. 일부 실시예들에서 관통 비아 또는 마이크로-비아가 또한 인터포저의 일 면으로부터 다른 면으로 신호들을 결합시키기 위해 사용될 수 있다는 것에 주목하여야 한다.
도 2는 적층된 어레이(100)의 일 실시예의 분해도(200)이다. 분해도(200)는 부착 층(102), 인터포저(104) 및 컴포넌트 층(106)을 도시한다. 적층된 어레이(100) 내부의 적층된 수동 컴포넌트들의 사용은, 전통적인 수동 컴포넌트 실장 기술들에 비교될 때, 고정된 영역 내부에서의 사용을 위해 이용 가능한 수동 컴포넌트들의 개수를 증가시킨다. 부착 층(102) 내에 포함된 컴포넌트들은 컴포넌트 층(106) 내에 포함된 컴포넌트들보다 상대적으로 더 클 수 있어서, 설계자가 트레이스 길이를 감소시키고 컴포넌트 부품 밀도를 증가시키기 위하여 컴포넌트 층(106) 내에 컴포넌트들을 위치시킬 수 있게 한다. 이 실시예에서, 컴포넌트 층(106) 내의 컴포넌트들은 부착 층(102) 내의 컴포넌트들과 평행하게 구성된다. 다른 실시예들은 부착 층(102) 내의 컴포넌트들에 수직인 컴포넌트 층(106) 내의 컴포넌트들과 같은 다른 구성들을 지원할 수 있다.
컴포넌트 층(106) 내의 컴포넌트들은 인터포저(104)에 부착될 수 있다. 일 실시예에서, 컴포넌트 층(106) 내의 컴포넌트들은 예를 들어 땜납을 사용하여 인터포저(104)에 전기적으로 접속될 수 있는 표면 실장 컴포넌트들일 수 있다. 컴포넌트 층(106) 내의 컴포넌트들에 대응하는 랜드 패턴(land pattern)(202)(땜납 패턴)들이 인터포저(104) 상에 도시되어 있다. 부착 층(102) 상의 컴포넌트들에 대응하는 랜드 패턴들은 또한 인터포저(104) 상에 배치될 수 있지만, 이들 랜드 패턴은 명료성을 위해 이 도면에서 도시되어 있지 않다. 따라서, 부착 층(102) 내의 컴포넌트들은 또한 인터포저(104)에 납땜될 수 있다. 인터포저(104)의 일 면으로부터 다른 면으로 신호들을 결합하기 위해 사용될 수 있는 에지 도금(108) 특징부들이 이 도면에 도시되어 있지 않다. 관통 비아 또는 마이크로-비아(110)(도시되지 않음)들이 또한 도 1에 도시된 바와 같이 인터포저(104)를 통해 신호들을 결합하기 위해 사용될 수 있다.
도 3은 적층된 어레이(100)의 다른 실시예의 분해도(300)이다. 이 실시예에서, 컴포넌트 층(106)의 컴포넌트들은 부착 층(102) 상의 컴포넌트들에 직각으로 배치될 수 있다. 이 방식으로, 예를 들어 트레이스 길이가 최적화될 수 있거나, 신호 크로스토크(crosstalk)가 수동 컴포넌트들 사이에서 감소될 수 있다. 인터포저(104) 상의 랜드 패턴(302)들은 컴포넌트 층(106) 내의 컴포넌트들의 배향에 대응하도록 변경될 수 있다. 이 실시예의 다른 태양들이 도 2에 도시된 실시예와 공유될 수 있다.
도 2 및 도 3의 실시예들은 설계자에 의해 요구되는 회로 구현예에 기초하여 선택될 수 있다. 회로 구현예가 컴포넌트 배치 구성들을 만들 수 있다. 도 4a 및 도 4b는 2개의 가능한 회로 구현예들을 도시한다. 도 4a는 직렬로 접속되고 추가로 부착 층(102)의 컴포넌트들에 병렬로 접속된 컴포넌트 층(106)의 컴포넌트들을 도시한다. 도 4b는 병렬로 접속된 모든 컴포넌트(102, 106)들을 도시한다. 도 4a 및 도 4b는 적층된 어레이(100)에 의해 지원될 수 있는 가능한 구성들을 도시함에 있어서 망라한 것이 아니라 오히려 예시적인 것을 의미한다. 당업자는 다른 구성들이 가능하다는 것을 인식할 것이다. 임의의 특정 회로 구현예가 부착 층(102) 및 추가적인 층(106) 상에서의 컴포넌트들의 배열에 영향을 미칠 수 있다. 전형적으로, 컴포넌트들은 트레이스 길이를 최소화하도록, 비아 사용을 감소시키거나 피하도록, 기생 인덕턴스를 감소시키도록, 또는 다른 설계 목표에 영향을 미치도록 배열될 수 있다.
도 5는 적층된 어레이(500)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(500)는 부착 층(502), 인터포저(504) 및 컴포넌트 층(506)을 포함한다. 이 실시예에서, 부착 층(502)에 포함된 컴포넌트들은 컴포넌트 층(506)에 포함된 컴포넌트들보다 크기가 상대적으로 더 작을 수 있다. 다시, 컴포넌트 크기의 선택은 설계 목표에 의해 이루어질 수 있다. 적층된 어레이(500)(및 일반적인 적층된 어레이 설계들)는 많은 컴포넌트 크기들 및 컴포넌트 배향들을 지원함에 있어서 설계자에게 유연성을 제공한다. 에지 도금 특징부(508)들은 부착 층(502)과 컴포넌트 층(506) 사이에서 신호들을 결합하는 데 사용될 수 있다. 마이크로-비아 또는 관통 비아(510)들이 또한 인터포저(504) 상에서 신호들을 결합하는 데 사용될 수 있다.
도 6은 적층된 어레이(500)의 일 실시예의 분해도(600)이다. 도시된 바와 같이, 이 실시예는 부착 층(502), 인터포저(504) 및 컴포넌트 층(506)을 포함할 수 있다. 전술된 바와 같이, 부착 층(502)을 형성하는 컴포넌트들은 컴포넌트 층(506)을 형성하는 컴포넌트들보다 크기가 상대적으로 더 작을 수 있다. 부착 층(502) 및 컴포넌트 층(506) 내의 컴포넌트들에 대응하는 랜드 패턴들은 층(502, 506)들을 인터포저(504)에 전기적으로 그리고 기계적으로 결합하도록 인터포저(504) 상에 배치될 수 있다. 컴포넌트 층(506) 내의 컴포넌트들에 대응하는 랜드 패턴(602)들이 인터포저(504) 상에 도시되어 있다. 부착 층(502) 내의 컴포넌트들에 대응하는 랜드 패턴들이 명료함을 위해 도시되어 있지 않다. 도 2 및 도 3에 도시된 바와 같이, 부착 층(502) 및/또는 컴포넌트 층(506) 내부의 컴포넌트들의 배향은 임의의 특정 회로 구현예 및 회로 설계 목적들을 수용하도록 변경될 수 있다.
도 7은 적층된 어레이(700)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(700)는 부착 층(702), 인터포저(704) 및 컴포넌트 층(706)을 포함할 수 있다. 이 실시예에서, 부착 층(702)에 포함된 컴포넌트들은 컴포넌트 층(706)에 포함된 컴포넌트들과 대략 동일한 크기일 수 있다. 전술된 바와 같이, 대략 동일한 크기의 컴포넌트들을 사용한다는 선택은 설계 요건들(예컨대, 구현될 특정 회로)에 의해 이루어질 수 있다. 적층된 어레이(700)(및 일반적인 적층된 어레이 설계들)는 많은 컴포넌트 크기들 및 컴포넌트 배향들을 지원함에 있어서 설계자에게 유연성을 제공한다. 전술된 바와 같이, 부착 층(702) 및 컴포넌트 층(706)의 컴포넌트들은 설계 목적을 달성하기 위하여, 예를 들어 트레이스 길이를 감소시키기 위하여 많은 방식들로 배향될 수 있다. 에지 도금(708)은 부착 층(702)과 추가 층(706) 사이에서 신호들을 결합하기 위해 사용될 수 있다.
도 8은 적층된 어레이(700)의 일 실시예의 분해도(800)이다. 이 실시예에서, 부착 층(702) 내의 컴포넌트들은 컴포넌트 층(706) 내의 컴포넌트들에 직각으로 배열될 수 있다. 부착 층(702) 및 컴포넌트 층(706) 내의 컴포넌트들 사이의 그러한 배향은 예를 들어 트레이스 길이를 최적화할 수 있거나 신호 크로스토크를 감소시킬 수 있다. 이전과 같이, 부착 층(702) 및 컴포넌트 층(706) 내의 컴포넌트들에 대응하는 랜드 패턴(802)들이 인터포저(704) 상에 배치되어 층(702, 706)들을 인터포저(704)에 전기적으로 그리고 기계적으로 결합할 수 있다. 컴포넌트 층 내의 컴포넌트들에 대응하는 랜드 패턴(802)들이 인터포저(704) 상에 도시되어 있다. 부착 층(702) 내의 컴포넌트들을 위한 랜드 패턴들이 명료함을 위해 도시되어 있지 않다.
도 9는 적층된 어레이(900)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(900)는 부착 층(902), 인터포저(904) 및 컴포넌트 층(906)을 포함한다. 부착 층(902)은 도시된 바와 같이 땜납 볼, 땜납 범프 또는 다른 금속성 실장 볼을 포함할 수 있다. 인터포저(902)는 인터포저(902)의 경계들 내부에 수동 컴포넌트들과 같은 컴포넌트(908)들을 봉지할 수 있다. 수동 컴포넌트들은 저항기, 인덕터, 커패시터, 다이오드 등일 수 있다. 인터포저(904) 내부에서 컴포넌트(908)들을 봉지하는 것은 달리 사용되지 않는 공간에 수동 컴포넌트들을 배치함으로써 제품 설계에 있어서 공간을 절감할 수 있다. 이러한 예시적인 실시예에서, 2개의 수동 컴포넌트(908)들이 도시되어 있다. 다른 실시예들은 2개 초과 또는 미만의 봉지된 컴포넌트들을 가질 수 있다. 이 블록 다이어그램에서, 적층된 어레이(900)는 컴포넌트 층(906) 내에서 단일 컴포넌트를 가질 수 있다. 다른 실시예들은 컴포넌트 층(906) 내에서 2개 이상의 컴포넌트들을 가질 수 있다. 적층된 어레이(900)는 볼 그리드 어레이(ball grid array, BGA), 칩 스케일 패키지(chip scale package, CSP) 또는 유사한 디바이스들을 실장하는 데 사용되는 일반적인 납땜 기술에 의해 호스트 PCB에 실장될 수 있다. 부착 층(902)으로부터 신호들은 봉지된 컴포넌트(908)들 또는 컴포넌트 층(906)에 결합될 수 있다. 에지 도금(910)은 신호들을 앵커 층(902)으로부터 컴포넌트 층에 직접 결합하는 데 사용될 수 있다. 마이크로-비아 또는 관통 비아(912)들이 신호들을 인터포저(902)를 통해 결합하는 데 사용될 수 있다.
도 10은 적층된 어레이(900)의 일 실시예의 분해도(1000)이다. 이 실시예는 앵커 층(902), 인터포저(904) 및 컴포넌트 층(906)을 포함한다. 이러한 예시적인 구현예에서, 앵커 층(902)은 적층된 어레이(900)를 부착시키기 위한 그리고 적층된 어레이(900)로의 그리고 이로부터의 신호들을 결합하기 위한 땜납 볼, 땜납 범프 또는 다른 기술적으로 실현가능한 수단을 포함할 수 있다. 도시된 바와 같이, 2개의 컴포넌트(908)들이 인터포저(904) 내에서 봉지된다. 다른 실시예들은 인터포저(904) 내부에서 2개 초과 또는 미만의 컴포넌트(908)들을 가질 수 있다. 앵커 층(902)은 인터포저(904)를 통하는 마이크로-비아, 관통 비아(912) 또는 다른 기술적으로 실현가능한 수단을 통해 봉지된 컴포넌트(908)들에 결합될 수 있다. 다른 마이크로-비아 또는 관통 비아(명료성을 위해 도시되지 않음)들은 봉지된 컴포넌트(908)들을 랜드 패턴(1002)에 결합할 수 있다. 랜드 패턴(1002)은 컴포넌트 층(906)을 인터포저(904)에 기계적으로 그리고 전기적으로 결합하는 데 사용될 수 있다. 또한, 도 9에 도시된 에지 도금(910)(명료함을 위해 여기서 생략됨)은 신호들을 부착 층(902)으로부터 컴포넌트 층(906)에 결합할 수 있다.
도 11은 적층된 어레이(1100)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(1100)는 부착 층(1102), 인터포저(1104) 및 컴포넌트 층(1106)을 포함할 수 있다. 인터포저(1104)는 컴포넌트(1108)들을 봉지할 수 있다. 봉지된 컴포넌트(1108)들은 저항기, 인덕터, 커패시터, 다이오드 등과 같은 수동 컴포넌트들일 수 있다. 적층된 어레이(1100)는 적층된 어레이(900)와 유사할 수 있지만, 적층된 어레이(1100)는 컴포넌트 층(1106) 내부에서 더 많은 컴포넌트들을 포함할 수 있다. 당업자는 임의의 층 내의 컴포넌트들의 개수가 회로 기능과 같은 설계 목적 및 적층된 어레이(1110) 크기에 의해 결정될 수 있다는 것을 인식할 것이다. 관통 비아 또는 마이크로-비아(1112)는 신호들을 부착 층(1102)으로부터 봉지된 컴포넌트(1108)들에 결합하고, 봉지된 컴포넌트(1108)들을 컴포넌트 층(1106)에 결합할 수 있다.
도 12는 적층된 어레이(1100)의 일 실시예의 분해도(1200)이다. 이 실시예는 부착 층(1102), 인터포저(1104) 및 컴포넌트 층(1106)을 포함한다. 부착 층(1102)은 땜납 볼, 땜납 범프 등을 포함할 수 있다. 신호들은 도 10과 관련하여 전술된 방식으로 관통 비아 또는 마이크로-비아(1112)들을 사용하여 부착 층(1102)로부터 봉지된 컴포넌트(1108)들에 결합될 수 있다. 랜드 패턴(1202)들은 컴포넌트 층(1106) 내의 컴포넌트들이 인터포저(1104)에 기계적으로 그리고 전기적으로 결합되게 한다.
도 13은 적층된 어레이(1300)의 다른 실시예의 블록 다이어그램이다. 이 실시예는 도 1에 도시된 실시예로부터의 부착 층의 요소들과 도 9에 도시된 인터포저의 요소들을 조합한다. 적층된 어레이(1300)는 부착 층(1302), 인터포저(1304) 및 컴포넌트 층(1306)을 포함할 수 있다. 부착 층(1302) 및 컴포넌트 층(1306)은 저항기, 인덕터, 커패시터, 다이오드 등과 같은 수동 컴포넌트들을 포함할 수 있다. 인터포저(1304)는 수동 컴포넌트들과 같은 컴포넌트(1308)들을 봉지할 수 있다. 따라서, 부착 층(1302) 및 컴포넌트 층(1306) 내에서 추가적인 컴포넌트들을 사용하는 적층된 어레이(1300)는, 몇몇 수동 컴포넌트들을 수직으로 지지하는 호스트 PCB 상의 영역에 부분적으로 기인하여, 상대적으로 더 높은 부품 밀도를 가질 수 있다. 에지 도금(1310)은 신호들을 부착 층(1302)으로부터 컴포넌트 층(1306)에 결합할 수 있다. 신호들은 마이크로-비아 또는 관통 비아(1312)들을 사용하여 부착 층(1302)으로부터 봉지된 컴포넌트(1308)들에 또는 컴포넌트 층(1306)으로부터 봉지된 컴포넌트(1308)들에 결합될 수 있다.
도 14는 적층된 어레이(1300)의 일 실시예의 분해도(1400)이다. 이 실시예는 부착 층(1302), 인터포저(1304) 및 컴포넌트 층(1306)을 포함할 수 있다. 인터포저(1304)는 컴포넌트(1308)들을 봉지할 수 있다. 랜드 패턴(1402)들이 인터포저(1304) 상에 제공되어 컴포넌트 층(1306)으로부터의 컴포넌트들을 기계적으로 그리고 전기적으로 결합하게 할 수 있다. 다른 랜드 패턴(명료성을 위해 도시되지 않음)들이 제공되어 부착 층(1302)을 인터포저(1304)에 전기적으로 그리고 기계적으로 결합하게 할 수 있다. 적층된 어레이(1400)는 인터포저(1304) 내부에 추가적인 수동 컴포넌트들을 매립함으로써 도 1 또는 도 9의 실시예에 의해 이용 가능한 것보다 높게 컴포넌트 부품 밀도를 유리하게 증가시킬 수 있다. 에지 도금(도시되지 않음), 마이크로-비아 또는 관통 비아(1312)는 신호들을 부착 층(1302)으로부터 봉지된 컴포넌트(1308)들에 그리고 봉지된 컴포넌트(1308)들로부터 컴포넌트 층(1306)에 결합할 수 있다.
도 15는 적층된 어레이(1300)의 다른 실시예의 분해도(1500)이다. 이 실시예에서, 부착 층(1502)은 컴포넌트 층(1506) 내의 컴포넌트들에 비해 상대적으로 더 큰 컴포넌트들을 포함할 수 있다. 적층된 어레이(1300)는 다양한 회로들을 실현하도록 다양한 크기들의 수동 컴포넌트들을 선택함에 있어서 설계자에게 유연성을 제공한다. 인터포저(1504)는 봉지된 컴포넌트(1508)들을 포함할 수 있다. 그러한 실시예는 상이한 신호 무결성 특성, 다른 기생 특성 등 때문에 실시예(1400)에 비해 바람직할 수 있다.
적층된 어레이(1500)가 커패시터들을 이용하여 구현될 때, 필터 커패시터 어레이들의 상대적으로 조밀한 디커플링이 실현될 수 있다. 예를 들어, 상대적으로 더 큰 부착 층(1502) 컴포넌트는 벌크 디커플링 커패시터(bulk decoupling capacitor)일 수 있고, 봉지된 컴포넌트(1508)들은 미드-레인지(mid-range) 디커플링 커패시터일 수 있고, 컴포넌트 층(1506) 컴포넌트들은 고주파 디커플링 커패시터일 수 있다. 이는 도 16에 개략적으로 도시되어 있다. 3가지 크기의 커패시터들을 함께 결합함으로써, 멀티-레인지 캡 모듈이 달성될 수 있어 상대적으로 작은 영역을 차지할(taking up) 수 있다. 필터링될 신호들(예를 들어, 전압 신호들)을 결합하는 것은 적층된 어레이(1500)를 이용하여 비교적 쉽게 될 수 있다. 부착 층(1502)은 접속을 쉽게 하는 단순히 2개의 접속들을 제공하고, 호스트 PCB 상에서 더 짧은 신호 라우팅을 가능하게 할 수 있다.
적층된 어레이(1500)에 의해 제공된 증가된 밀도가 도 17a 및 도 17b를 통해 예시된다. 도 17a에서, 벌크 디커플링 커패시터(1502), 2개의 미드-레인지 디커플링 커패시터(1508)들 및 2개의 고주파 커패시터(1506)들의 풋프린트들이 도시되어 있다. 풋프린트는 개별 컴포넌트를 지원하는 데 사용될 수 있는 호스트 PCB 영역의 가능한 양을 예시할 수 있으며, 따라서, 도 17a는 이들 5개의 커패시터들을 지원하는 데 필요할 수 있는 호스트 PCB 영역의 가능한 양을 도시한다. 도 17b는 적층된 어레이(1500)의 평면도를 도시한다. 고주파 커패시터(1506)들은 벌크 디커플링 커패시터(1502) 위에 배치되는 미드-레인지 커패시터(1508)(인터포저(1504) 내에 봉지됨)들 위에 적층된다. 도 17a의 별도의 컴포넌트들을 위해 요구되는 영역과 도 17b에 도시된 적층된 어레이(1500)에 대해 요구되는 영역을 비교하는 것은 적층된 어레이(1500)에 대한 영역의 개선된 사용을 강조한다.
도 18은 다른 적층된 어레이 실시예를 도시하는 블록 다이어그램이다. 적층된 어레이(1800)는 부착 층(1802) 및 인터포저(1804)를 포함한다. 부착 층(1802)은 저항기, 인덕터, 커패시터, 다이오드 등과 같은 수동 디바이스들을 포함할 수 있다. 이 실시예에서, 인터포저(1804)는 미리 봉지된 수동 컴포넌트들과는 상이한 디바이스(1806)를 봉지할 수 있다. 예를 들어, 디바이스(1806)는 집적 회로일 수 있다. 이 실시예에서, 호스트 PCB로부터 봉지된 디바이스(1806)로 신호들을 결합하는 것은 마이크로-비아 또는 관통 비아(1808)들을 통해 부착 층(1802)을 통과할 수 있다. 이 방식으로, 이 실시예는 부착 층(1802)에 사용되는 컴포넌트들의 영역과 봉지된 디바이스를 위해 사용되는 영역을 조합함으로써 (디바이스(1806)를 위한 전통적인 실장 방법에 비해) 호스트 PCB 상에서 요구되는 영역을 감소시킬 수 있다.
도 19는 적층된 어레이(1800)의 일 실시예의 분해도(1900)이다. 도시된 바와 같이, 부착 층(1802)은 2개 이상의 수동 디바이스들을 포함할 수 있다. 인터포저(1804)는 부착 층(1802) 내의 컴포넌트들에 대응하는 랜드 패턴(도시되지 않음)들을 포함할 수 있다. 호스트 PCB로부터의 신호들은 부착 층(1802) 내의 컴포넌트들을 통해 인터포저(1804)를 통하여 봉지된 디바이스(1806)에 결합될 수 있다.
도 20은 적층된 어레이(2000)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(2000)는 부착 층(2002), 인터포저(2004) 및 집적 회로(2006)를 포함할 수 있다. 부착 층(2002)은 저항기, 인덕터, 커패시터, 다이오드 등과 같은 수동 컴포넌트들을 포함할 수 있다. 일 실시예에서, 집적 회로(2006)는 볼 그리드 어레이일 수 있다. 적층된 어레이(2000)는 유리하게는 신호들을 호스트 PCB로부터 집적 회로(2006)에 결합하기 위하여 부착 층(2002) 내의 수동 컴포넌트들을 사용할 수 있다. 이 방식으로, 집적 회로(2006) 주위와 그 옆에 수동 컴포넌트들을 늘어놓은 전통적인 조립 방법들에 비해 전체 영역 사용이 감소될 수 있다.
도 21은 적층된 어레이(2000)의 일 실시예의 분해도(2100)이다. 적층된 어레이(2000)는 부착 층(2002), 인터포저(2004) 및 집적 회로(2006)를 포함한다. 집적 회로(2006)는 집적 회로(2106) 상의 볼 또는 다른 실장 특징부에 대응하는 랜드 패턴(2102)을 통해 인터포저(2004)에 실장될 수 있다. 도 21은 집적 회로(2006)를 PCB에 부착시킬 뿐만 아니라 집적 회로(2006)로의 그리고 이로부터의 신호들을 결합하기 위하여 부착 층 내에 수동 컴포넌트들을 사용함으로써 적층된 어레이(2000)의 사용을 통해 어떻게 PCB 표면적이 절감되는지를 도시한다.
도 22는 적층된 어레이(2200)의 다른 실시예의 블록 다이어그램이다. 적층된 어레이(2200)는 부착 층(2202), 인터포저(2204) 및 컴포넌트 층(2206)을 포함할 수 있다. 인터포저(2204)는 집적 회로(2208)를 봉지할 수 있다. 부착 층(2202) 및 컴포넌트 층(2206) 내의 컴포넌트들은 수동 컴포넌트들일 수 있다. 부착 층(2202) 또는 컴포넌트 층(2206)으로부터의 신호들이 관통 비아 또는 마이크로-비아(2210)들을 사용하여 인터포즈(2204)를 통해 결합될 수 있다. 적층된 어레이(2200)는 집적 회로(2208) 위와 아래 둘 모두에서 수동 컴포넌트들을 적층함으로써 전통적인 설계 기술로 가능한 것을 넘어 회로 밀도를 증가시킬 수 있다.
도 23은 적층된 어레이(2200)의 일 실시예의 분해도(2300)이다. 적층된 어레이(2200)는 부착 층(2202), 인터포저(2204) 및 컴포넌트 층(2206)을 포함한다. 인터포저(2204)는 집적 회로(2208)를 봉지할 수 있다. 부착 층(2202) 및/또는 컴포넌트 층(2206) 내부에 사용되는 컴포넌트들은 집적 회로(2208)의 기능을 지원하기 위해 사용될 수 있다. 예를 들어, 컴포넌트 층(2206) 내의 컴포넌트들은 집적 회로(2208)에 의해 사용되는 하나 이상의 전력 평면(power plane)들을 디커플링할 수 있는 디커플링 커패시터들일 수 있다. 부착 층(2202) 내의 컴포넌트들은 신호들을 호스트 PCB(도시되지 않음)로부터 집적 회로(2208)에 결합하기 위해 사용되는 컴포넌트들일 수 있다. 예를 들어, 호스트 PCB로부터의 작은 신호들은 부착 층(2202) 내의 AC 커플링 커패시터들을 통해 집적 회로(2208)에 결합될 수 있다. 신호 라우팅의 이러한 배열 및 부품 배치는 유리하게는 종래의 표면 실장 부품 배치보다 호스트 PCB 상에서 더 적은 표면적을 사용할 수 있다.
본 명세서에서 기술된 적층된 어레이의 임의의 실시예들은 부착 층 내부의 컴포넌트들을 호스트에 결합함으로써 설계 내로 통합될 수 있다. 종종, 호스트는 호스트 인쇄 회로 기판(PCB)이다. 도 24는 호스트 PCB(2404) 상에 실장되어진 적층된 어레이(2402)의 일 실시예를 도시한다. 적층된 어레이(2402)는 부착 층(2406)을 포함할 수 있다. 이 실시예에서, 부착 층(2406)은 땜납 접속부(2406)들을 통해 호스트 PCB(2404)에 결합될 수 있다. 땜납 접속부(2406)들은 적층된 어레이(2402)를 호스트 PCB(2404)에 기계적으로 고정할 수 있다. 땜납 접속부들은 또한 전기 신호들을 호스트 PCB(2404)로부터 적층된 어레이(2402)에 그리고 적층된 어레이(2402)로부터 호스트 PCB(2404)에 결합할 수 있다. 호스트 PCB(2404)는 인쇄 회로 기판, 플렉스 회로 기판, 반-강성 회로 기판, 또는 적층된 어레이(2402)가 부착될 수 있는 다른 기술적으로 적합한 호스트일 수 있다. 호스트 PCB(2404)는 적층된 어레이(2402)로의 그리고 이로부터의 신호들을 결합할 수 있다. 적층된 어레이(2402)를 지지하는 호스트 PCB(2404)는 이동 디바이스, 휴대폰, 개인 휴대 정보 단말기(personal digital assistant), 미디어 플레이어, 컴퓨팅 디바이스 및 기타 전자 디바이스에 사용될 수 있다.
도 25는 적층된 어레이를 조립하는 공정(2500)을 설명하는 흐름도이며, 일부 실시예들에서 적층된 어레이는 수직 적층된 집적 어레이로서 지칭될 수 있다. 제1 단계(2502)에서, 제1 수동 컴포넌트가 소형 인쇄 회로 기판(PCB) 내부에 매립된다. 제1 수동 컴포넌트의 크기에 따라, 다수의 수동 컴포넌트들이 소형 PCB 내부에 매립될 수 있다. 매립된 컴포넌트들의 이러한 층은 총괄적으로 중간 컴포넌트 층으로 지칭될 수 있다. 인접 단계(2504)에서, 마이크로-비아를 위한 구멍이 형성되어, 전기 접속부가 소형 PCB 내부로부터 소형 PCB의 표면까지 연장되게 한다. 단계(2506)에서, 구멍은 도전성 금속으로 도금될 수 있다. 도전성 금속은 제1 수동 컴포넌트 상의 커넥터로부터 소형 PCB의 제1 표면으로 연장될 수 있다. 단계(2508)에서, 에지 도금이 소형 PCB의 주연 부분에 추가되어, 소형 PCB의 제1 표면과 소형 PCB의 제2 표면 사이의 연통을 허용할 수 있다. 단계(2510)에서, 제2 수동 컴포넌트가 소형 PCB의 제1 표면에 추가된다. 단계(2512)에서, 제2 수동 컴포넌트는, 제2 수동 컴포넌트와 마이크로-비아 사이의 직접 접속으로 또는 제2 수동 컴포넌트의 전기 커넥터로부터 마이크로-비아까지 연장된 전기 트레이스로, 마이크로-비아에 의해 제1 수동 컴포넌트에 전기적으로 접속될 수 있다. 단계(2514)에서 제3 수동 컴포넌트가 소형 PCB의 제2 표면에 기계적으로 결합되고, 단계(2516)에서 제2 및 제3 수동 컴포넌트들은 에지 도금에 의해 전기적으로 결합된다. 일 실시예에서, 제2 및 제3 컴포넌트들 둘 모두는 에지 도금과 직접 접촉될 수 있음으로써, 임의의 추가적인 전기 트레이스들이 소형 PCB에 추가됨이 없이 전기적 부착을 허용할 수 있다. 최종 단계(2518)에서, 제2 수동 컴포넌트는 호스트 PCB에 기계적으로 그리고 전기적으로 결합될 수 있다. 이 방식으로, 적층된 영역은 비-전통적인 방식으로 실장된 표면일 수 있고, 실장은, 호스트 PCB 상에 더 많은 컴포넌트들 및 더 많은 공간을 필요로 할 수 있는 다른 더 복잡한 표면 실장 공정들과는 대조적으로, 수동 컴포넌트를 통해 직접적으로 달성된다.
도 26은 적층된 어레이를 조립하는 공정(2600)을 설명하는 흐름도이며, 일부 실시예들에서 적층된 어레이는 수직 적층된 집적 어레이로서 지칭될 수 있다. 제1 단계(2602)에서, 에지 도금이 도전성 금속 기재를 이용하여 얇은 인쇄 회로 기판(PCB)에 적용된다. 이 얇은 PCB는 총괄적으로 중간 컴포넌트 층으로 지칭될 수 있다. 일 실시예에서, 얇은 PCB는 약 0.2mm 두께일 수 있음으로써, 적층된 어레이의 수직 높이를 최소화할 수 있다. 단계(2604)에서, 다수의 표면 실장 특징부들이 얇은 PCB의 표면 부분들에 추가될 수 있다. 일부 실시예들에서, 표면 실장 특징부들은 얇은 PCB의 어느 표면에 이들이 매칭되는지에 따라 상이할 수 있다. 예를 들어, 집적 회로는 커패시터와는 상이한 표면 실장 특징부를 필요로 할 수 있다. 일 실시예에서, 집적 회로는 볼 그리드 어레이를 갖는 얇은 PCB에 실장될 수 있다. 단계(2606)에서, 제1 컴포넌트는 얇은 PCB의 제1 표면에 추가될 수 있다. 제1 컴포넌트는 수동 컴포넌트 또는 집적 회로일 수 있다. 단계(2608)에서, 수동 컴포넌트는 얇은 PCB의 제2 표면에 기계적으로 결합될 수 있다. 일부 실시예들에서, 복수의 수동 컴포넌트들이 얇은 PCB의 제2 표면에 추가될 수 있다. 단계(2610)에서, 제2 수동 컴포넌트는 에지 도금에 의해 제1 부분에 전기적으로 결합될 수 있다. 일 실시예에서, 제2 컴포넌트는 에지 도금에 직접 부착됨으로써, 제2 컴포넌트를 에지 도금에 전기적으로 결합하기 위해 얇은 PCB의 제2 표면 상에 전기 표면 트레이스를 갖는 것에 대한 필요성을 제거할 수 있다. 단계(2612)에서, 제2 수동 컴포넌트는 호스트 PCB에 기계적으로 그리고 전기적으로 결합될 수 있다. 이 방식으로, 제2 수동 컴포넌트는 적층된 어레이를 직접 부착하는 데 사용됨으로써, 적층된 어레이의 부착을 간이화할 수 있다. 적층된 어레이와 호스트 PCB 사이에서 다수의 접속부들을 요구하는 실시예들에서, 얇은 PCB의 제2 표면을 따라 배열된 다수의 제2 컴포넌트들은 호스트 PCB와 적층된 어레이 사이에서 적절한 개수의 연통 채널들을 가능하게 하도록 충분한 개수의 접속부들을 제공할 수 있다.
기술된 실시예들의 다양한 태양들, 실시예들, 구현예들 또는 특징부들은 개별적으로 또는 임의의 조합으로 사용될 수 있다. 전술한 설명은, 설명의 목적을 위해, 기술된 실시예들의 충분한 이해를 제공하기 위해 특정 명명법을 사용하였다. 그러나, 특정 상세들은 기술된 실시예들을 실시하는 데 필요하지 않다는 것이 당업자에게 명백할 것이다. 따라서, 특정 실시예들의 전술한 설명은 예시 및 설명의 목적을 위해 제공된다. 이들은 망라하거나 기술된 실시예들을 개시된 정확한 형태로 한정하도록 의도되지 않는다. 상기 교시 내용에 비추어 많은 수정들 및 변경들이 가능하다는 것이 당업자에게 명백할 것이다.

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  24. 수직 적층된 집적 어레이(vertically stacked integrated array)로서,
    제1 표면 및 상기 제1 표면과 반대편인 제2 표면을 갖는 기판;
    상기 제1 표면에 결합된 제1 수동 컴포넌트(passive component);
    상기 기판 내에 봉지된 제2 수동 컴포넌트 - 상기 제2 수동 컴포넌트는 상기 기판의 제1 에지(edge) 및 제2 에지 사이에 배치됨 - ;
    상기 기판의 상기 제2 표면에 결합되고, 또한 땜납 접속부에 의해 호스트 인쇄 회로 기판(PCB)에 기계적으로 결합되는 제3 수동 컴포넌트 - 상기 제3 수동 컴포넌트는 상기 호스트 PCB 상의 상기 수직 적층된 집적 어레이를 지지하고, 상기 땜납 접속부는 상기 제3 수동 컴포넌트를 상기 호스트 PCB 상에 배열된 외부 회로에 전기적으로 결합하도록 구성됨 - ;
    상기 기판의 상기 제1 에지 및 상기 제2 에지를 따라 배치된 에지 도금(edge plating) - 상기 에지 도금은 상기 제1 수동 컴포넌트를 상기 제3 수동 컴포넌트에 전기적으로 결합시킴 - ; 및
    상기 기판 내에 배치된 전기적 도전성 경로 - 상기 전기적 도전성 경로는 상기 제2 수동 컴포넌트를 상기 제3 수동 컴포넌트에 전기적으로 결합시킴 -
    를 포함하는, 수직 적층된 집적 어레이.
  25. 제24항에 있어서, 상기 제3 수동 컴포넌트는 인덕터인, 수직 적층된 집적 어레이.
  26. 제24항에 있어서, 상기 제3 수동 컴포넌트는 다이오드인, 수직 적층된 집적 어레이.
  27. 제24항에 있어서, 상기 제3 수동 컴포넌트는 저항기인, 수직 적층된 집적 어레이.
  28. 제24항에 있어서, 상기 제3 수동 컴포넌트는 커패시터인, 수직 적층된 집적 어레이.
  29. 제24항에 있어서, 상기 전기적 도전성 경로는 비아(via)인, 수직 적층된 집적 어레이.
  30. 제24항에 있어서, 상기 제2 수동 컴포넌트는 상기 전기적 도전성 경로 및 상기 제3 수동 컴포넌트를 거쳐 상기 외부 회로에 전기적으로 결합되는, 수직 적층된 집적 어레이.
  31. 제24항에 있어서, 상기 제1 수동 컴포넌트는 고주파 디커플링 커패시터(high frequency decoupling capacitor)이고, 상기 제2 수동 컴포넌트는 미드-레인지 디커플링 커패시터(mid-range decoupling capacitor)이고, 상기 제3 수동 컴포넌트는 벌크 디커플링 커패시터(bulk decoupling capacitor)인, 수직 적층된 집적 어레이.
  32. 제24항에 있어서, 상기 제1 에지는 상기 제2 에지의 반대편인, 수직 적층된 집적 어레이.
  33. 제24항에 있어서, 상기 기판은 PCB인, 수직 적층된 집적 어레이.
  34. 제24항에 있어서, 상기 제1 수동 컴포넌트, 상기 제2 수동 컴포넌트 및 상기 제3 수동 컴포넌트는 전기적으로 병렬로 결합된, 수직 적층된 집적 어레이.
  35. 수직 적층된 집적 어레이로서,
    제1 표면 및 상기 제1 표면과 반대편인 제2 표면을 갖는 기판;
    상기 제1 표면에 결합된 제1 수동 컴포넌트;
    상기 제2 표면에 결합되고 호스트 인쇄 회로 기판(PCB)으로의 기계적인 부착을 제공하는 복수의 앵커 층 수동 컴포넌트들 - 상기 복수의 앵커 층 수동 컴포넌트들은 상기 호스트 PCB 상의 상기 수직 적층된 집적 어레이를 지지하고, 상기 수동 컴포넌트들 각각은 상기 호스트 PCB의 회로(circuitry)에 전기적으로 결합되도록 구성됨 - ;
    상기 기판 상에 배치된 제1 및 제2 도전성 에지 플레이트들(edge plates) - 상기 제1 및 제2 도전성 에지 플레이트들 중 적어도 하나는 상기 제1 수동 컴포넌트를 적어도 하나의 앵커 층 수동 컴포넌트에 전기적으로 결합시킴 - ;
    상기 기판 내에 봉지되고 상기 제1 및 제2 도전성 에지 플레이트들 사이에 배치된 제2 수동 컴포넌트; 및
    상기 기판 내에 배치된 전기적 도전성 경로 - 상기 전기적 도전성 경로는 상기 제2 수동 컴포넌트를 상기 앵커 층 수동 컴포넌트들 중 적어도 하나에 전기적으로 결합시킴 -
    를 포함하는, 수직 적층된 집적 어레이.
  36. 제35항에 있어서, 상기 앵커 층 수동 컴포넌트들 중 적어도 하나는 저항기, 인덕터, 커패시터 및 다이오드로 이루어진 그룹으로부터 선택되는, 수직 적층된 집적 어레이.
  37. 제35항에 있어서, 상기 복수의 앵커 층 수동 컴포넌트들은 전기적으로 직렬로 결합되는, 수직 적층된 집적 어레이.
  38. 제35항에 있어서, 상기 앵커 층 수동 컴포넌트들 중 하나 이상과 상기 제1 수동 컴포넌트 및 상기 제2 수동 컴포넌트는 전기적으로 병렬로 결합되는, 수직 적층된 집적 어레이.
  39. 제35항에 있어서, 상기 제1 및 제2 도전성 에지 플레이트들은 상기 기판의 대향 단부들(opposite ends) 상에 배치되는, 수직 적층된 집적 어레이.
  40. 제35항에 있어서, 상기 전기적 도전성 경로는 비아인, 수직 적층된 집적 어레이.
  41. 제35항에 있어서, 상기 제2 수동 컴포넌트는 상기 앵커 층 수동 컴포넌트들 중 하나 이상 및 상기 전기적 도전성 경로를 거쳐 상기 호스트 PCB에 전기적으로 결합되는, 수직 적층된 집적 어레이.
  42. 제35항에 있어서, 상기 제1 수동 컴포넌트는 고주파 디커플링 커패시터이고, 상기 제2 수동 컴포넌트는 미드-레인지 디커플링 커패시터이고, 상기 앵커 층 수동 컴포넌트들 중 적어도 하나는 벌크 디커플링 커패시터인, 수직 적층된 집적 어레이.
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