KR100616384B1 - 수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조방법 - Google Patents

수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조방법 Download PDF

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Abstract

전자 어셈블리는 집적 회로 패키지(1704)와 같은 하우징에 수직 접속된 하나 이상의 개별 캐패시터(506, 804, 1204)를 포함한다. 표면 실장된 캐패시터(506)는 패키지의 상면 또는 저면 상의 패드(602)에 수직 접속된다. 내장된 캐패시터(804, 1204)는 비아(808, 816, 1210 및/또는 1212) 또는 패키지 내의 다른 도전성 구조물에 수직 접속된다. 표면 실장 또는 내장된 캐패시터를 수직으로 접속하는 것은, 측부 세그먼트가 배치되는 캐패시터의 면이 패키지의 상면 또는 저면에 실질적으로 평행하도록, 캐패시터의 단자의 일부의 측면 세그먼트(416)를 도전성 구조물(예를 들어, 패드, 비아 또는 다른 구조물)에 정렬하는 것을 포함한다. 캐패시터가 연장된 단자(1208)를 포함하는 경우, 캐패시터는, 연장된 단자가 패키지를 통해 추가의 전류 션트를 제공하도록 내장될 수 있다.
개별 캐패시터, 바이패스 캐패시터, 수직 접속, 횡방향 접속, 연장된 단자

Description

수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조 방법{ELECTRONIC ASSEMBLY WITH VERTICALLY CONNECTED CAPACITORS AND MANUFACTURING METHOD}
본 발명은 일반적으로 전자 회로에 캐패시턴스를 제공하는 장치에 관한 것으로, 더 상세하게는 집적 회로 부하에 캐패시턴스를 제공하는 것과, 하우징에 전기 접속된 개별 캐패시터(discrete capacitor)를 포함하는 전자 어셈블리를 제조하는 방법에 관한 것이다.
최근, 전자 회로, 특히 컴퓨터 및 계측 회로는 점점 더 강력해지고 고속화하고 있다. 회로 주파수가 그에 연관된 고주파수 전이(high frequency transient)와 함께 계속 상승됨에 따라, 전원선 및 접지선에서의 잡음이 점점 더 문제로 되고 있다. 잘 알려져 있는 바와 같이, 이러한 잡음은 예를 들어 인덕턴스와 캐패시터의 기생 인자(parastics)로 인해 발생할 수 있다. 이러한 잡음을 감소시키기 위하여, 종종 바이패스 캐패시터(bypassing capacitor)로 알려진 캐패시터를 사용하여 안정적인 신호 또는 안정적인 전력 공급을 회로에 제공한다. 또한, 캐패시터는 불필요한 방사를 억제하고, 전자 디바이스(예를 들어, 프로세서)의 전원이 꺼질 때의 전압 오버슛(overshoot)을 약화시키고, 디바이스의 전원이 켜질 때의 전압 강하를 약화시키기 위하여 사용될 수 있다.
일반적으로, 캐패시터의 효율을 증가시키기 위하여, 바이패스 캐패시터는 다이 부하(die load) 또는 "핫 스팟(hot spot)"에 가능한 한 가깝게 배치된다. 바이패스 캐패시터는 종종 다이가 실장되는 패키지의 다이 측(die side) 또는 랜드 측(land side)에 표면 실장되거나, 또는 패키지 자체 내에 내장된다. 도 1은 종래 기술에 따라 다이 측 캐패시터(106)("DSC")와 랜드 측 캐패시터(108)("LSC")를 갖는 집적 회로 패키지(102)의 단면을 도시하고 있다. 다이 측 캐패시터(106)는, 그 명칭이 암시하는 바와 같이, 집적 회로 다이(104)와 동일한 면에서 패키지(102) 상에 실장된다. 이와 반대로, LSC(108)는 다이(104)에 반대되는 면에서 패키지(102) 상에 실장된다. 도 1에는 도시되어 있지 않지만, 내장된 칩 캐패시터("ECC")는 패키지(102)속 내에 매칩되어, 도전성 비아를 통하여 패키지 평면 및/또는 패드에 전기 접속된다.
도 1에 도시되어 있는 바와 같이, 캐패시터의 단자는 패키지 내의 패드, 비아(110), 및 전원 또는 접지면(112, 114)을 통하여 집적 회로 부하에 접속되어, 캐패시터(106, 108)가 집적 회로에 바이패스 캐패시턴스를 제공할 수 있게 한다. 패드, 비아(110), 및 전원 또는 접지면(112, 114)을 통하여 캐패시터(106, 108)를 부하에 접속하면, "루프" 인덕턴스로도 칭해지는 소정의 "수직" 인덕턴스가, 각각의 캐패시터(106, 108)와 집적 회로 부하 간의 공급 및 복귀 비아 루프(supply and return via loop) 내에 존재하게 된다. 현존하는 몇몇 패키징 기술에 따르면, 루프 영역은 약 15-20 피코헨리(pH)/스퀘어의 수직 인덕턴스를 유발한다. 이러한 루프 인덕턴스는 오프-칩 캐패시터(off-chip capacitor)의 응답 시간을 느리게 하는 경향이 있다.
전형적으로, 원하는 캐패시턴스를 제공하기 위하여, 복수의 바이패스 캐패시터가 사용된다. 도 2는, 종래 기술에 따라 패키지(202)의 저면 상의 패드(206)에 전기 접속된 복수의 LSC(204)를 구비하는 집적 회로 패키지(202)의 저면도를 도시하고 있다. 단자(208) 상의 빗금 표시는, 단자(208) 및 패드(206)가 전형적으로 패키지(202) 내의 전원 및 접지면{예를 들어, 도 1의 평면(112, 114)}에 교대로 접속됨을 나타내기 위한 것이다. 개별 캐패시터(204)와 패키지(202) 간의 전기 접속은 각각의 LSC(204)의 각각의 단자(208)를 지정된 패드(206)에 솔더링(soldering)함으로써 달성된다. 따라서, 도 2에 도시된 바와 같이, 8개의 단자를 갖는 개별 캐패시터가 사용되는 경우, 캐패시터(204)와 패키지 패드(206) 간에 8개의 전기 접속이 존재한다. DSC 단자가 패키지 패드에 접속된 것, 또는 ECC 단자가 패키지 내의 비아에 접속된 것을 나타내기 위하여, 유사한 도면이 사용될 수 있다.
캐패시터(204)들은 패키지 내의 패드, 비아{예를 들어, 도 1의 비아(110)}, 및 전원 또는 접지면{예를 들어, 도 1의 평면(112, 114)}의 상이한 세트를 통하여 상호 접속되기 때문에, 캐패시터(204)들 간에도 소정의 "횡방향(lateral)" 인덕턴스가 존재한다. 즉, 캐패시터(204)들 간의 횡방향 전류는, 패키지(202)의 다양한 도전성 구조물(예를 들어, 패드, 비아 및 전원/접지면)에 의해 둘러싸인 루프 영역을 갖는 도전성 루프를 통해 전달된다. 현존하는 몇몇 패키징 기술에 따르면, 루프 영역은 약 15-30 pH/스퀘어의 횡방향 인덕턴스를 유발하며, 여기에서 수직 인덕턴스의 양은 캐패시터들을 상호 접속하는 전원 및 접지면의 수에 반비례한다. 전 술한 수직 인덕턴스의 효과와 마찬가지로, 횡방향 인덕턴스는 오프-칩 캐패시터의 응답 시간을 느리게 하는 경향이 있다.
도 3은 도 1 및 2에 도시된 캐패시터의 전기적 특성을 시뮬레이트하는 전기 회로를 도시한다. 편의상, 캐패시터의 기생 저항은 도 3에 도시되지 않는다. 회로는, 적합하게 기능하기 위하여 바이패스 캐패시터를 필요로 할 수 있는 다이 부하(302)를 나타내고 있다. 바이패스 캐패시턴스의 일부는, 다이 상에 배치되고 캐패시터(304)로 표시된 캐패시턴스에 의해 공급될 수 있다. 그러나, 다른 캐패시턴스는 오프-칩 캐패시터(306)로 표시된 바와 같이 오프-칩으로 제공되어야만 한다. 오프-칩 캐패시터(306)는 예를 들어 DSC, LSC 및/또는 ECC{예를 들어, 도 1의 캐패시터(106, 108)}일 수 있다.
전술한 바와 같이, 인덕터(308)에 의해 표시된 횡방향 인덕턴스가 캐패시터(306)들 간에 존재한다. 또한, 인덕터(310)에 의해 부분적으로 표시된 수직 인덕턴스가 캐패시터(306)와 다이 부하(302) 사이에 존재한다. 편의상, 각 캐패시터에 대한 수직 인덕턴스 컴포넌트는 도시되지 않는다.
횡 및 수직 인덕턴스는 오프-칩 캐패시터(306)의 응답 시간을 느리게 하는 경향이 있기 때문에, 이러한 인덕턴스의 크기를 최소화하는 것이 바람직하다. LSC 및 DSC에 대하여, 수직 인덕턴스는 인터디지탈 컨택트(interdigital contact)를 갖는 캐패시터를 사용함으로써 감소될 수 있다. 또한, 인터디지탈 캐패시터에 의하면, 패키지에 실장 또는 내장될 수 있는 이산 디바이스의 개수는 캐패시터의 치수(즉, 길이 및 폭)에 의해 제한된다. 따라서, 이러한 오프-칩 캐패시터에 의해 제공 될 수 있는 캐패시턴스의 양도, 다른 것들 중에서 캐패시터의 치수에 의해 제한된다.
인터디지탈 캐패시터를 사용하는 것에 더하여, 수직 인덕턴스 문제점은, 전형적으로 표면 실장된 캐패시터보다 부하에 더 가깝게 배치될 수 있는 ECC를 사용하는 것과 같이, 전기적으로 다이 부하에 가능한 한 가깝게 오프-칩 캐패시터(306)를 제공하는 것에 의해 처리될 수 있다. 마찬가지로, 횡방향 인덕턴스 문제점은, 인접 캐패시터들을 서로 가깝게 배치함으로써 처리될 수 있다. 예를 들어, 인접 캐패시터는 종종 패키지 상의 인접 패드에 접속된다.
어떤 경우에서는 이러한 해결책들이 충분하지만, 전자 장치의 주파수 및 에지 레이트(edge rate)가 계속 발전함에 따라, 보다 더 높은 레벨의 바이패스 캐패시턴스에 대한 필요성도 점점 증가하고 있다. 또한, 오프-칩 캐패시터와 연관된 수직 및 횡방향 인덕턴스를 최소화하는 캐패시턴스 해결책이 필요하다. 따라서, 집적 회로 패키지와 같이, 전자 어셈블리의 제조 및 설계에서 대안적인 캐패시턴스 해결책이 필요하다.
도 1은 종래 기술에 따라 다이 측 및 랜드 측 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 2는 종래 기술에 따라, 패키지의 저면 상의 패드에 전기 접속된 복수의 LSC를 갖는 집적 회로 패키지의 저면도.
도 3은 도 1 및 2에 도시된 캐패시터의 전기적 특성을 시뮬레이트한 전기 회 로를 나타낸 도면.
도 4는 전형적인 8 단자 개별 캐패시터의 3차원 도면.
도 5는 본 발명의 일 실시예에 따라 복수의 표면 실장된 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 6은 도 5의 집적 회로 패키지 및 표면 실장된 캐패시터의 일부분의 저면도.
도 7은 도 6의 집적 회로 패키지 및 표면 실장된 캐패시터의 일부분을 선 A-A를 따라 절취한 단면도.
도 8은 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 9는 도 8의 집적 회로 패키지의 일부분을 선 A-A를 따라 절취한 단면도.
도 10은 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 11은 도 10의 집적 회로 패키지의 일부분을 선 A-A를 따라 절취한 단면도.
도 12는 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 13은 도 12의 집적 회로 패키지의 일부분을 선 A-A를 따라 절취한 단면도.
도 14는 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터를 갖는 집적 회로 패키지의 단면도.
도 15는 도 14의 집적 회로 패키지의 일부분을 선 A-A를 따라 절취한 단면도.
도 16은 본 발명의 일 실시예에 따라 수직 접속된 캐패시터를 갖는 전자 어셈블리를 제조하는 방법을 나타낸 흐름도.
도 17은 본 발명의 다양한 실시예에 따라 하나 이상의 수직 접속된 캐패시터의 세트를 각각 포함하는 집적 회로 패키지, 인터포저, 소켓 및 인쇄 회로 기판을 나타낸 도면.
도 18은 본 발명의 일 실시예에 따른 전자 시스템을 나타낸 도면.
본 발명의 다양한 실시예는, 전하를 바이패스하고 전압 감소시키고 공급하기 위하여, 수직 및 횡방향 인덕턴스의 레벨을 감소시킨 오프-칩 캐패시턴스를 제공한다. 다양한 실시예에서, 개별 캐패시터는, 종래 기술에서처럼 수평 접속되지 않고, 하우징에 수직 접속된다. 다양한 실시예에 따라, 개별 캐패시터를 수직 접속하면, 보다 더 많은 캐패시터가 패키지 내에 내장되거나 패키지에 표면 실장될 수 있게 된다. 따라서, 다양한 실시예는 패키지 크기를 증가시키지 않고서, 보다 더 많은 오프-칩 캐패시턴스가 다이 부하에 제공될 수 있게 한다.
LSC, DSC, ECC 또는 다른 개별 캐패시터 구성 및 관련 부하 간에 존재하는 수직 및 횡방향 인덕턴스를 감소시키기 위하여, 다양한 실시예가 사용될 수 있다. 다양한 실시예에서, 이것은 현존하는 분산 다층 캐패시터 내의 특성을 사용하여 달 성될 수 있다. 이 특성은, 이러한 캐패시터 내의 매우 낮은 횡방향 인덕턴스가 매우 낮다는 것으로서, 캐패시터와 다이 부하 간의 수직 인덕턴스, 및 캐패시터들 간의 횡방향 인덕턴스를 감소시키기 위하여 활용될 수 있다.
일 실시예에서, 개별 캐패시터는 수직 접속되는 구성으로 하우징 내에 내장되어, 하우징 및 다이 부하의 랜드 측에 접속된 다른 캐패시터들 간에 매우 낮은 인덕턴스 경로를 제공함으로써, LSC와 다이 부하 간의 수직 인덕턴스를 감소시킨다. 다른 실시예에서는, 캐패시터를 수직 접속하는 것과 함께, 인접한 개별 캐패시터의 단자는, 패키지 내부 또는 패키지 표면 상의 도전성 구조물로 형성된 전기 접속에 의존하지 않고서, 서로 전기 접속된다. 이로 인해, 캐패시터들 간의 횡방향 인덕턴스가 감소된다.
이러한 직접 접속(본 명세서에서 "횡방향 접속"으로 칭함)으로 인해, LSC, DSC 및 ECC 간의 횡방향 인덕턴스가 매우 낮아진다. 기본적으로, 다양한 실시예의 횡방향 접속은 개별 캐패시터들 간에 횡방향의 전류 경로를 제공한다. 다양한 실시예는, 개별 캐패시터 내의 다수의 도전성 평면들 간의 횡방향 접속을 이용함으로써, 전력 전달 시스템을 위한 고주파수의 전력 재분산 네트워크를 제공한다.
전압 강하(voltage droop)가 발생한 경우, 전형적으로 내장된 캐패시터가 첫번째로 응답할 것이다 (즉, 다이 전압을 지지하기 위하여 필요한 전류를 공급할 것이다). 내장된 캐패시터의 전하가 고갈되기 시작하면, 전압 강하가 다시 발생하고, 전형적으로 DSC 및/또는 LSC가 두번째로 응답할 것이다. 다양한 실시예에 의해 제공되는 보다 더 낮은 수직 및/또는 횡방향 인덕턴스에 의하여, 이러한 제1 및 제2 오프-칩 캐패시턴스의 응답 시간이 단축되어, 이러한 제1 및 제2 레벨 전압 강하의 부정적인 효과를 감소시킨다.
또한, 이하에 상세하게 설명되는 바와 같이, 다양한 실시예에서는, 캐패시터의 전면에 걸쳐 연장하는 단자를 갖는 개별 캐패시터가 수직으로 접속되며, 이와 같이 연장된 단자는 패키지를 통하여 추가의 DC 션트(shunt)를 제공하기 위하여 사용된다. 이러한 실시예들은 물론 저전류 응용 분야에서도 사용될 수 있긴 하지만, 고전류 응용 분야에서 특히 유용하다.
다양한 실시예는 주로 집적 회로 패키지와 함께 개별 캐패시터를 사용하는 경우를 언급하여 설명되지만, 다른 유형의 패키지, 인터포저(interposer), 인쇄 회로 기판 또는 다른 전자 회로 하우징과도 연관하여 사용될 수 있다. 즉, 다양한 실시예는 다양한 유형의 전자 어셈블리와 연관하여 사용될 수 있으며, 집적 회로 패키지에서 사용되는 것으로 제한되도록 의도된 것이 아니다. 또한, 다양한 실시예는 다수의 상이한 유형의 패키지 및 패키징 기술에서 사용될 수 있다. 예를 들어, 다양한 실시예는 유기 또는 세라믹 패키지에서 사용될 수 있으며, 상기 실시예들이 사용될 수 있는 패키징 기술로는 랜드 그리드 어레이(예를 들어, 유기 LGA), 핀 그리드 어레이(예를 들어, 플라스틱 PGA 또는 플립 칩 PGA), 볼 그리드 어레이(예를 들어, μBGA, 테이프 BGA, 플라스틱 BGA, 플립 칩 BGA 또는 플립 칩 테이프 BGA), 테이프 자동화 본딩, 와이어 본딩 및 빔 리드(beam lead)가 포함되지만, 이들로 한정되는 것은 아니다.
다수의 상이한 유형의 개별 캐패시터가 다양한 실시예에서 사용될 수 있다. 이러한 캐패시터는 다양한 개수의 면(예를 들어, 1, 2, 3, 4 등) 상에 상이한 개수의 단자(예를 들어, 2, 4, 8, 10, 12 등)를 가질 수 있다. 설명의 편의를 위하여, 이하의 상세한 설명에서는, 8 단자 및 10 단자 캐패시터를 사용하여 다양한 실시예를 설명한다.
도 4는 전형적인 8 단자 개별 캐패시터(402)의 3차원 도면이다. 캐패시터(402)는 상면(404), 저면 및 4개의 측면(406)을 갖는 하우징을 포함한다. 전형적으로, 캐패시터(402)의 폭(408) 및 길이(410)는 캐패시터(402)의 높이(412)보다 크다 (예를 들어, 2배 이상임).
캐패시터의 단자는 캐패시터(402) 내의 용량성 구조물에 대한 전기 접속을 제공한다. 각각의 단자는 상면(404) 상에 형성된 상면 세그먼트(414), 및 측면(406) 상에 형성된 측면 세그먼트(416)를 포함한다. 또한, 각각의 단자는 저면 상에 형성된 저면 세그먼트(도시되지 않음)를 포함할 수 있다. 종래의 기술을 사용하면, 캐패시터(402)가 패키지 상에 표면 실장되는 경우{예를 들어, 도 2의 패키지(202)}, 각각의 상면 세그먼트(414)(또는 저면 세그먼트)가 패키지 패드에 접촉되어 배치되고 솔더링된다. 종래의 기술을 사용하면, 캐패시터(402)가 패키지 내에 내장되는 경우, 패키지 내에 도전성 비아가 형성되어, 상면 세그먼트(414) 및/또는 저면 세그먼트 각각과 전기적 접촉을 이룬다.
캐패시터(402)가 다층 캐패시터인 경우, 캐패시터는 도전성 재료로 이루어지고 유전 재료층에 의해 분리된 다수의 평면(도시되지 않음)을 포함한다. 다층 캐패시터 내부에는, 통상적으로 다수의 평면이 존재한다 (예를 들어, 수백 개의 면). 전형적으로, 이러한 도전성 면은 교대하는(alternating) 면이 캐패시터 둘레의 교대하는 단자에 접속하도록 구성된다. 이에 의해, 단자 및 평면은 패키지 본체 상의 패드에 교대하는 방식으로 접속될 수 있게 된다. 그리고, 이러한 패드는, 도금 또는 충진된 비아를 통하여 패키지 본체 내부의 전원면 또는 접지면에 접속한다.
도 5는 본 발명의 일 실시예에 따라 복수의 표면 실장된 캐패시터(504, 506)를 갖는 집적 회로 패키지(502)의 단면도이다. 캐패시터(504, 506)는 예를 들어, 세라믹 칩 캐패시터, 유기 캐패시터, 집적 회로 캐패시터 또는 다른 유형의 개별 캐패시터일 수 있다.
DSC(504) 및 LSC(506)의 단자는, 패키지 내의 패드(도시되지 않음), 비아(510), 및 전원 또는 접지면(512, 514)을 통하여 집적 회로(508) 내의 하나 이상의 부하에 접속된다. 이로 인해, 캐패시터(504, 506)는 집적 회로(508)에 바이패스 캐패시턴스를 제공할 수 있게 된다. 설명의 편의를 위해, 도 5는 패키지가 포함할 수 있는 다양한 도전성 및 비도전성층 모두를 완벽하게 도시하지는 않는다. 평면(510, 512)의 상측 및/또는 하측에도 층이 존재할 수 있다.
일 실시예에서, LSC(506)는 패키지(502)에 수직 접속된다. 이것은, LSC(506)의 단 한 면 상의 단자(516)만이 패키지 패드에 접속되며, 이러한 캐패시터 단자(516)의 측면 세그먼트{예를 들어, 도 4의 세그먼트(416)}가 각 패드의 표면에 실질적으로 평행하도록 단자-대-패드 접속이 이루어진다는 것을 의미한다. 즉, LSC(506)는, 캐패시터의 측면[즉, 캐패시터의 높이 및 길이에 의해 정의되는 평면, 높이 및 길이는 예를 들어 도 4의 높이(412) 및 길이(410)임}이 패키지(502) 의 상면 또는 저면에 실질적으로 평행하도록 패키지(502)에 접속된다. 전술한 바와 같이, 종래 기술의 어셈블리는 캐패시터가 패키지에 수평 접속되도록 구성된다. 종래 기술의 수평 접속 방법을 사용하면, 캐패시터의 한 면 이상의 단자가 패키지 패드에 접속되고, 단자가 상부 또는 저부 단자 세그먼트에 접속되며, 캐패시터의 폭 및 길이{예를 들어, 도 4의 폭(408) 및 길이(412)}에 의해 정의되는 평면이 패키지의 저면에 실질적으로 평행하므로, 본 발명의 다양한 실시예는 종래 기술로부터 구별될 수 있다.
일 실시예에서, LSC(506)는 2개의 면에 분산된 8개의 단자(516, 518)를 포함한다. LSC(506)는 수직 접속되기 때문에, 8개의 단자(516) 중 단 4개만이 패키지(502) 상의 패드에 전기 접속된다. 다른 4개의 단자(518)는 근사적으로 LSC(506)의 폭만큼 패키지로부터 물리적으로 분리된다. 단자(516, 168) 상의 빗금 표시는, 단자(516, 518)가 LSC(506) 내의 양(positive) 또는 음(negative)의 내부 평면에 접속됨을 나타내기 위한 것이다. 또한, 패키지(502)에 접속된 4개의 단자(516)는 패키지(502) 내의 전원 및 접지면(512, 514)에 교대하는 방식으로 접속된다.
이하에 더 상세하게 예를 들어 설명하는 바와 같이, 보다 더 많거나 적은 수의 면 상에 보다 더 많거나 적은 수의 단자가 분산되어 있는 캐패시터가, 다양한 실시예와 연관하여 사용될 수 있다. 또한, 단자의 극성은 인접하는 단자들 간에서 반드시 교대하는 방식으로 정해질 필요는 없다. 도 5 및 6과 관련하여 주어진 다양한 실시예의 설명은 LSC(506)를 패키지(502)에 수직 접속하는 것에 초점을 맞춘 다. 다른 구성에서, 다양한 실시예는 수직 접속된 DSC(504)와 함께 사용될 수 있으며, 또는 수직 접속된 LSC(506) 및 DSC(504)의 조합도 사용될 수 있다.
도 6은 도 5의 집적 회로 패키지(502) 및 표면 실장된 캐패시터(506)의 일부분의 저면도를 나타내고 있다. 도시된 예시적인 구성에서, 2 열의 6 캐패시터(506)가 패키지(502)의 패드(602)에 각각 수직 접속된다. 캐패시터(506)의 열들 간에는 약 1 패드 피치의 갭(607)이 존재하지만, 열들은 물론 더 멀리 이격될 수도 있고, 더 근접될 수도 있다 (예를 들어 열들이 접촉할 수도 있음). 12개의 캐패시터(506)는 실질적으로 평행한 평면을 따라 배열된다. 4개의 단자의 측면 세그먼트(604)는 각각의 캐패시터(506) 상에서 볼 수 있으며, 교대로 빗금 표시를 한 것에 의해 나타난 바와 같이, 단자는 교대로 양의 극성과 음의 극성을 갖는다.
전형적인 개별 캐패시터 상에서, 캐패시터의 높이(606)(또는 도 4의 412)는 폭{예를 들어, 도 4의 폭(408)}보다 작다. 따라서, 본 발명의 다양한 실시예를 사용하면, 동일한 패키지 표면적 내에서 패키지에 수평 접속할 수 있는 것보다 더 많은 개별 캐패시터가 패키지(502)에 수직으로 접속될 수 있다.
도면에는 단 12개의 캐패시터(506)만이 도시되어 있지만, 보다 더 많거나 적은 수의 캐패시터가 사용될 수 있다. 종래 기술의 일부 해결책에서는, 예를 들어, 다이에 오프-칩 캐패시턴스를 제공하기 위하여, 30개 이상의 수평 접속된 캐패시터가 사용될 수 있었다. 본 발명의 다양한 실시예를 사용하면, 60개 이상의 수직 접속된 캐패시터가 동일한 크기의 패키지 표면적을 점유할 수 있으며, 여기에서 접속 될 수 있는 캐패시터의 개수가 얼마나 더 추가될 수 있는지는, 부분적으로 캐패시터의 폭 대 캐패시터의 높이의 비율에 의존한다. 본 발명의 실시예를 사용하면, 패키지 크기에는 영향을 미치지 않고서, 보다 더 많은 바이패스 캐패시턴스가 제공될 수 있다.
일 실시예에서, 2개 이상의 수직 접속된 캐패시터(506)의 일부는 서로 "횡방향 접속"된다. 이는, 인접한 개별 캐패시터(506)의 단자(518) 및/또는 단자(516)(도 5)의 일부가 패키지(502)의 내부 또는 패키지(502)의 표면 상의 도전성 구조물로 이루어진 전기 접속부에 의존하지 않고서, 서로 전기 접속됨을 의미한다. 다른 실시예에서, 캐패시터(506)는 서로 횡방향 접속되지 않는다.
각각의 횡방향 접속은, 동일한 극성을 갖는 인접 단자들 간에서 이루어진다. 따라서, 제1 개별 캐패시터의 양의 단자는 인접한 제2 개별 캐패시터의 양의 단자에 횡방향 접속된다. 이러한 방식으로, 인접한 횡방향 접속된 캐패시터 단자의 열(608) 전체에 걸쳐서, 횡방향 전류 경로가 형성될 수 있다. 이하에서는, 도 7을 참조하여, 횡방향 접속의 구성 및 그 이점이 보다 더 상세하게 설명될 것이다.
도 7은 도 6의 집적 회로 패키지(502) 및 표면 실장된 캐패시터(506)의 일부분을 선 A-A를 따라 절취한 단면도이다. 전술한 바와 같이, 캐패시터(506)가 다층 캐패시터인 경우, 캐패시터는 도전성 재료로 이루어지고 유전 재료층에 의해 분리된 다수의 평면(702, 704)을 포함한다. 전형적으로, 이러한 도전성 평면(702, 704)은 교대하는 평면이 각각의 캐패시터의 외부에 있는 교대하는 도전성 단자(706, 708, 710, 712)와 접속하도록 구성된다.
일 실시예에서, 캐패시터(506)는 패키지(502) 상의 패드(602)에 수직 접속되며, 이것은 단자(706, 708)의 측면 및/또는 측면 세그먼트(714)가 패키지의 상면 또는 저면에 실질적으로 평행하게 접속되고, 측면 세그먼트(714)가 패드(602)에 직접 접속됨을 의미한다. 그리고, 패드(602)는 비아(716)를 통해 패키지(502) 내의 전원 및 접지면(512, 514)에 전기 접속된다. 단자(706, 708)와는 반대로, 단자(710, 712)는 패키지(502) 상의 패드(602)에 직접 접속되지 않는다. 2개의 캐패시터(506)의 단자(706, 708)는 3개의 패드 각각에 접속되는 것으로 도시되어 있지만, 물론 더 많거나 적은 수의 패드에도 접속될 수 있다.
일 실시예에서는, 도 6과 관련하여 설명된 바와 같이, 캐패시터(506)의 일부 또는 전부가 하나 이상의 다른 캐패시터(506)에 횡방향 접속된다. 일 실시예에서, 이것은 인접 캐패시터(506)의 인접 단자들 간에 직접적인 전기 접속을 형성함으로써 달성될 수 있다. 이러한 직접적인 전기 접속은 물리적인 접촉 및/또는 인접 단자들을 접속하기 위한 도전성 재료를 제공하는 것에 의해 형성될 수 있다. 횡방향 접속은 상부 단자(710, 712)들 사이, 그리고 저부 단자(706, 708)들 사이에 형성될 수 있다. 다르게는, 이러한 단자 세트들 전부에 형성되지 않고, 상부 단자(710, 712)들 사이에만, 또는 저부 단자(706, 708)들 사이에만 형성될 수도 있다.
일 실시예에서, 인접 캐패시터(506)들 사이에는 물리적인 거리가 거의 또는 전혀 존재하지 않는다. 이 실시예에서, 인접 캐패시터(506)의 단자(706, 708, 710, 712)의 상면 및/또는 저면 세그먼트(718)는 물리적으로 서로 접촉되거나, 또는 서로 간에 무시할 수 있는 거리를 갖는다. 다른 실시예에서는, 캐패시터(506) 들 간에 무시할 수 없는 거리가 존재하고, 연장된 패드에 걸쳐서 횡방향 접속이 형성된다. 예를 들어, 연장된 패드는, 2개의 인접한 표준 크기의 패드{예를 들어, 표준 크기의 패드(602)}가 있었을 거리를 실질적으로 전부 덮을 수 있다. 이에 의해, 캐패시터(506)는 그 사이에 동등한 표준 패드 피치의 거리를 갖고 패키지 상에 배치될 수 있다. 물론, 보다 더 짧거나 길게 연장된 패드가 사용될 수 있다.
일 실시예에서, 인접 단자(706, 708 및/또는 710, 712)를 접속하기 위하여, 도전성 재료를 이용하여 횡방향 접속이 달성될 수 있다. 단자(706, 708)는 서로 매우 가깝기 때문에, 이러한 단자들 사이의 도전성 재료는 도시되지 않는다. 다양한 실시예에서, 도전성 재료(720)는 예를 들어 솔더, 또는 경화된 도전성 페이스트 또는 접착제일 수 있다. 단자-대-단자 접속을 형성하는 것에 더하여, 단자(706, 708)를 패키지 패드(602)에 접속하기 위하여 도전성 재료(720)가 사용될 수 있으며, 또는 단자-대-패드 및 단자-대-단자 접속을 달성하기 위하여 도전성 재료를 별도로 도포할 수도 있다.
종래의 시스템에서, 개별 캐패시터들은 횡방향 접속되지 않고, 그 대신에 패키지 내의 도전성 구조물(예를 들어, 패드, 비아, 및 전원 또는 접지면)을 통해서만 상호 접속된다. 다양한 실시예에 따르면, 캐패시터(506)들은 패키지 내의 도전성 구조물을 통해서만 상호 접속되지 않고, 횡방향 접속을 통해 직접적으로 상호 접속되기 때문에, 캐패시터(506)들 간의 횡방향 인덕턴스가 실질적으로 감소된다. 즉, 캐패시터(506)들 간의 횡방향 전류는, 패키지의 다양한 도전성 구조물에 의해 정의되는 루프 영역을 갖는 도전성 루프를 통해서가 아니라, 실질적으로 횡방향 접 속을 통해 전달된다. 따라서, 횡방향 접속은 종래 기술에서 발생하던 수십 피코헨리의 횡방향 인덕턴스를 소수점 피코헨리(예를 들어, 0.03 pH/제곱 이하)로 감소시키는 것으로 나타난다. 횡방향 접속을 이용하여 개별 캐패시터(506) 내의 도전성 평면(702, 704)들을 상호 접속함으로써, 전력 전달 시스템을 위한 고주파수 전류 재분산 네트워크가 제공된다. 이러한 고주파수 전류의 효율적인 재분산은 시스템 잡음을 실질적으로 감소시키고, 바이패스 캐패시터를 보다 더 효율적으로 사용할 수 있게 한다. 또한, 다양한 실시예는, 시스템 잡음을 감소시킴으로써, 제조 수율을 증가시키고 필요한 바이패스 캐패시터의 개수를 감소시켜, 비용을 절감시킨다.
다양한 실시예에서, 도 5 내지 7과 관련하여 설명된 바와 같이, LSC 및/또는 DSC는 패키지에 수직 접속된다. 또 다른 실시예에서, 개별 캐패시터는 수직으로 접속되는 방식으로 패키지 내부에 내장될 수 있다.
도 8은 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터(804)(ECC)를 갖는 집적 회로 패키지(802)의 단면도이다. ECC(804)는, 예를 들어 세라믹 칩 캐패시터, 유기 캐패시터, 집적 회로 캐패시터 또는 다른 유형의 개별 캐패시터일 수 있다.
일 실시예에서, ECC(804)는 패키지(802) 내에 수직 내장된다. 이는, ECC(804)의 제1 면 상의 단자(814)가 패키지(802)의 상면(즉, 다이 측)을 향해 연장하는 비아(808)(이하에서 "다이 측 비아"로 칭함)와 같은 내장된 도전성 구조물에 접속되도록 이용될 수 있음을 의미한다. 이에 반대되는 ECC(804)의 제2 면 상의 단자(816)는 패키지(802)의 저면(즉, 랜드 측)을 향해 연장하는 비아(818)(이하 에서 "랜드 측 비아"로 칭함)와 같은 다른 내장된 도전성 구조물에 접속되도록 이용될 수 있다.
다이 측 단자(814)의 일부 또는 전부는 다이 측 비아(808)를 통해 집적 회로(806) 내의 하나 이상의 부하에 접속된다. 이에 의해, ECC(804)는 집적 회로(806)에 바이패스 캐패시턴스를 제공할 수 있게 한다. 또한, 일 실시예에서, 랜드 측 단자(816)의 일부 또는 전부는 하나 이상의 LSC(820)에 전기 접속된다. 이러한 전기 접속은 적어도 부분적으로는 랜드 측 비아(818) 및/또는 평면(822, 824) 또는 다른 트레이스(trace)를 사용하여 달성된다. 다른 실시예에서, 단자(816)는 LSC(820)에 접속되지 않는다.
캐패시터 단자(814, 816)의 측면 및/또는 측면 세그먼트{예를 들어, 도 4의 세그먼트(416)}가 패키지(802)의 상면 또는 저면에 실질적으로 평행하도록, 수직의 단자-대-비아 접속이 이루어진다. 즉, ECC(804)는, 캐패시터의 높이 및 길이{예를 들어, 도 4의 높이(412) 및 길이(410)}에 의해 정의되는 평면이 패키지(802)의 상면 또는 저면에 실질적으로 평행하도록 패키지(802) 내에 내장된다. 종래 기술의 어셈블리는, 내장된 캐패시터가 수평 접속되도록 구성된다. 종래의 수평 접속 방법을 사용하면, 캐패시터의 한 면 이상의 단자가 다이 측 또는 랜드 측 비아에 접속되고, 단자는 상부 또는 저부 단자 세그먼트에 접속되며, 캐패시터의 폭 및 길이{예를 들어, 도 4의 폭(408) 및 길이(412)}에 의해 정의되는 평면이 패키지의 상면 또는 저면에 실질적으로 평행하기 때문에, 본 발명의 다양한 실시예는 종래 기술로부터 구별될 수 있다.
본 발명의 한 이점은, 수직 접속된 ECC(804)가 LSC(820)와 다이(806) 사이에 매우 낮은 인덕턴스 경로를 제공한다는 것이다. 전술한 바와 같이, 종래 기술의 시스템에서, LSC{예를 들어, 도 1의 LSC(108)}는 비아{예를 들어, 도 1의 비아(110)}와 전원 및 접지면을 통하여 부하에 접속된다. 비아는 비교적 높은 인덕턴스를 갖는 구조물이므로, 각각의 LSC와 집적 회로 부하 사이의 공급 및 복귀 비아 루프 내에 상당한 양의 수직(또는 루프) 인덕턴스가 유발된다. 이러한 루프 인덕턴스는 오프-칩 캐패시터의 응답 시간을 느리게 하는 경향이 있다.
반면, 다양한 실시예의 수직 접속된 ECC(804)는 높은 인덕턴스 비아의 적어도 일부를 대체한다. 캐패시터(804) 내의 다수의 도전성 평면은 매우 낮은 횡방향 인덕턴스를 갖기 때문에, ECC(804)는 LSC(820)와 다이(806) 사이의 수직 인덕턴스를 실질적으로 감소시킨다. 따라서, 수직 접속된 ECC(804)는 종래 기술을 사용할 때 발생하는 수십 피코헨리의 수직 인덕턴스를 소수점 피코헨리(예를 들어, 0.03 pH/스퀘어 이하)로 감소시키는 것으로 나타난다. 이러한 수직 접속된 ECC는 배경 기술에서 설명되었던 제1 레벨의 전압 강하를 실질적으로 감소시킬 수 있다. 또한, 다양한 실시예는 수직 인덕턴스를 감소시키고, 그에 의해 LSC(820), 및 인터포저 또는 인쇄 회로 기판 상에 배치될 수 있는 다른 바이패스 캐패시터(도시되지 않음)의 성능을 향상시킴으로써, 제2 레벨의 전압 강하도 실질적으로 감소시킬 수 있다.
도 8은 설명의 편의를 위하여, 패키지(802)의 다양한 도전성 및 비도전성 층을 전부 도시하지는 않는다. 실제의 패키지 설계에서, 하나 이상의 추가의 도전성 및/또는 비도전성 층이 ECC(804)의 상측, 하측 또는 그에 평행하게 존재할 수 있다. 이것은 도 10, 12 및 14에 도시되어 있는 실시예에 대해서도 마찬가지이다. 필수적인 것은 아니지만, ECC(804)와 다이 부하 간의 루프 인덕턴스를 최소화하기 위하여, ECC(804)는 가능한 한 패키지(802)의 상면에 가깝게 내장하는 것이 바람직할 수 있다. 캐패시터는 단일 패키지의 하나 또는 복수의 층에 내장될 수 있다. 또한, 도 8, 10, 12 및 14에 도시된 실시예는, LSC 및 DSC가 패키지에 수평 접속된 것으로 도시하고 있지만, 상술한 바와 같이 LSC 및 DSC 중 하나 또는 둘다가 수직 접속될 수 있다.
도 9는 도 8의 집적 회로 패키지(802)의 일부분을 선 A-A를 따라 절취한 단면도이다. 도 9에 도시된 실시예는, 캐패시터(804)가 패키지에 표면 실장되지 않고 패키지(802) 내에 내장된다는 점을 제외하면, 도 6에 도시된 실시예와 유사하다. 따라서, ECC(804)의 단자(814)는 패키지(802)의 표면 상의 패드에 접속되지 않고, 패키지{예를 들어, 도 8의 평면, 트레이스 및/또는 비아(808, 818)} 내부의 도전성 구조물에 접속된다.
도시되어 있는 예시적인 구성에서, 2열의 6 캐패시터(804)는 각각 패키지(802) 내부의 도전성 구조물{예를 들어, 도 8의 비아(808, 818)}에 수직 접속된다. 캐패시터(804)의 열들 간에 갭(902)이 도시되어 있지만, 열들은 이격될 수도 있고 서로 인접할 수도 있다 (예를 들어, 열들은 접촉할 수도 있음). 12개의 캐패시터(804)가 실질적으로 평행한 평면을 따라 배열된다. 4개의 단자의 측면 세그먼트(904)는 각각의 캐패시터(804) 상에서 볼 수 있으며, 교대하는 빗금 표시에 의해 나타나는 바와 같이, 단자들은 양 극성과 음 극성을 교대로 갖는다.
도 6에 도시된 실시예와 마찬가지로, 본 발명의 다양한 실시예를 사용하면, 동일한 패키지 단면적에 대하여, 종래 기술의 방법을 사용하여 패키지 내에 수평으로 내장할 수 있었던 것보다 더 많은 수의 개별 캐패시터가 패키지(502) 내에 수직으로 내장될 수 있다. 도면에는 단 12개의 캐패시터(804)만이 도시되어 있지만, 더 많거나 적은 수의 캐패시터가 사용될 수 있다.
또한, 도 6에서 설명된 실시예와 마찬가지로, 일 실시예에서, 2개 이상의 수직 내장된 캐패시터(804)는 서로 횡방향 접속될 수 있다. 이는, 인접한 개별 캐패시터(804)의 단자(814) 및/또는 단자(816)(도 8)의 일부가 패키지(802) 내의 도전성 구조물로 이루어진 전기 접속에 의존하지 않고서 서로 전기 접속될 수 있음을 의미한다. 인접 ECC(804)의 단자(814) 및/또는 단자(816)(도 8) 간의 횡방향 접속은 도 6 및 7과 관련하여 논의된 것과 유사한 방식으로 이루어질 수 있다. 다른 실시예에서, 캐패시터(804)들은 서로 횡방향 접속되지 않는다.
일 실시예에서, 횡방향 접속은 인접 단자(814) 및/또는 단자(816)(도 8) 간의 도전성 재료를 사용하여 이루어진다. 다양한 실시예에서, 이러한 도전성 재료는 예를 들어 솔더, 또는 경화된 도전성 페이스트 또는 접착제일 수 있다. 또한, 캐패시터(804)를 패키지 내부의 도전성 구조물에 접속하기 위하여 도전성 재료가 사용될 수 있으며, 또는 단자-대-패키지 및 단자-대-단자 접속을 달성하기 위하여, 도전성 재료가 별도로 도포될 수 있다.
다양한 실시예에 따르면, 캐패시터(804)들은 패키지 내부의 도전성 구조물을 통해서만 상호 접속되지 않고 횡방향 접속을 통하여 직접적으로 상호 접속되기 때문에, 캐패시터(804)들 간의 횡방향 인덕턴스는 실질적으로 감소된다. 도 6 및 7과 관련하여 설명된 실시예와 마찬가지로, 이것은 시스템 잡음을 실질적으로 감소시키고, 바이패스 캐패시터를 보다 더 효율적으로 활용할 수 있게 한다. 또한, 다양한 실시예는, 시스템 잡음을 감소시킴으로써, 제조 수율을 증가시키고, 필요한 바이패스 캐패시터의 개수를 감소시켜, 비용을 절감시킨다.
도 10은 본 발명의 다른 실시예에 따라 복수의 ECC(1004, 1006)를 갖는 집적 회로 패키지(1002)의 단면도이다. 도 10에 도시된 실시예는, ECC(1004, 1006)가 모두 평행한 평면을 따라 배향되어 있지 않고, 그 대신에 일부 ECC(1006)는 다른 ECC(1004)에 수직한 평면을 따라 배향된다는 점을 제외하면, 도 8 및 9에 도시되어 있는 실시예와 유사하다.
이것은 도 10의 집적 회로 패키지(1002)의 일부분을 선 A-A를 따라 절취한 단면도인 도 11에도 나타나 있다. 전술한 바와 같이, 도면을 보면, 일부 ECC(1004)는 제1 평행면을 따라 배향되는 한편, 다른 ECC(1006)는 제1 평행면에 수직한 제2 평행면을 따라 배향된다.
도 10 및 11은 수직 및/또는 횡방향 접속된 캐패시터가 다수의 상이한 배향으로 배열될 수 있음을 나타내고 있다. 이것은 표면 실장된 캐패시터 구성 및 내장된 캐패시터 구성 모두에 해당된다.
전술한 바와 같이, 상기의 8 단자 캐패시터보다 더 많거나 적은 단자를 갖는 개별 캐패시터가 다양한 실시예에서 사용될 수 있다. 또한, 2면 이상에서 단자를 갖는 캐패시터도 다양한 실시예에서 사용될 수 있다.
일부 경우에서, 캐패시터는 하나 이상의 면의 길이 전체로 연장하는 하나 이상의 단자를 가질 수 있다. 본 명세서에서는, 이러한 단자를 "연장된 단자(extended terminal)"로 칭한다. 일 실시예에서는, 횡방향 인덕턴스를 더 개선하고, 패키지 전반에 추가의 DC 션트를 제공하기 위하여, 소정의 개별 캐패시터의 이러한 연장된 단자 특징이 활용될 수 있다. 도 12 내지 15는 10 단자의 개별 캐패시터가 패키지 내에 수직 접속되고 내장되어, 추가의 바이패스 캐패시턴스, 낮은 횡방향 인덕턴스, LSC와 다이 부하 간의 낮은 인덕턴스 경로, 및 패키지를 통한 추가의 DC 션트를 제공하는 다양한 실시예를 도시하고 있다.
도 12는 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터(1204)를 갖는 집적 회로 패키지(1202)의 단면도이다. 도 12에 도시된 실시예는, ECC(1204)가 패키지(120) 내부에 수직으로 내장된다는 점에서 도 8 및 9에 도시된 실시예와 유사하다. 그러나, 도 12에 도시된 실시예는, 2면 상에 연장된 단자(1206, 1208)를 갖는 ECC(1204)가 패키지 내부에 내장되며, 이러한 연장된 단자가 다이 측 비아(1210) 및 랜드 측 비아(1212) 간의 접속을 제공한다는 점에서 상이하다. 기본적으로, 연장된 단자(1206, 1208)의 한쪽 끝은 다이 측 비아(1210)에 접속되고, 연장된 단자(1206, 1208)의 다른쪽 끝은 랜드 측 비아(1212)에 접속된다.
이와 같이 연장된 단자(1206, 1208)를 통해 구현되는 다이 측 비아-대-랜드 측 비아 접속은, 패키지를 통한 추가의 DC 전류 션트를 제공한다. 이러한 추가의 DC 션트는 저전류 응용 분야에서도 유용하긴 하지만, 고전류 응용 분야에서 특히 유용하다. 또한, 일 실시예에서, 동일한 극성을 갖는 인접한 연장된 단자(1208)는 횡방향 접속된다. 이것은 캐패시터(1204)의 열들 간에 고주파수 전류 재분산 경로를 제공한다. 이러한 횡방향 접속은 이하에서 도 13을 참조하여 더 상세하게 설명될 것이다. 다른 실시예에서, 인접 캐패시터(1204)의 연장된 단자(1208)는 횡방향 접속되지 않는다.
일 실시예에서, ECC(1204)는 연장된 단자(1206, 1208)가 존재하는 면에 수직한 하나 이상의 면을 따라 추가의 단자(1214)를 포함한다. 이러한 추가의 단자(1214)는 도 8 및 9와 관련하여 설명한 방식으로 다이 측 비아(1210) 및 랜드 측 비아(1212)에 접속되어, 캐패시터(1204)가 LSC(1216)와 다이(1218) 사이에 낮은 인덕턴스의 고주파수 경로를 제공할 수 있게 한다.
도 12는 2면 상에 연장된 단자(1206, 1208)를 갖고, 다른 2면 각각에 4개의 추가 단자(1214)를 갖는 10 단자 개별 캐패시터(1204)를 도시하고 있지만, 보다 더 많거나 적은 개수의 연장된 단자 및/또는 추가의 단자(1214)를 갖는 캐패시터(1204)도 물론 사용될 수 있다. 예를 들어, 각각 2개의 연장된 단자만을 갖는 2 단자 캐패시터가 다른 실시예에서 사용될 수 있다.
도 13은 도 12의 집적 회로 패키지(1202)의 일부분을 선 A-A를 따라 절취한 단면도이다. 도 13에 도시된 실시예는, 캐패시터의 열 내에서 추가의 단자(1214)들만이 횡방향 접속될 뿐만 아니라, 2개의 ECC(1204) 열도 연장된 단자(1208)를 통해 서로 횡방향 접속된다는 점을 제외하면, 도 9에 도시된 실시예와 유사하다.
열-대-열 횡방향 접속은 동일한 극성을 갖는 인접 단자(1208)들 간에 이루어 진다. 이러한 방식으로, 각각의 열을 따른 횡방향 전류 경로(1304)뿐만 아니라, 2개의 캐패시터(1204)의 열들 간에 횡방향 전류 경로(1302)가 형성된다. 경로(1302)와 경로(1304) 간의 한가지 차이점은, 연장된 단자 경로(1302)가 다이 측 비아와 랜드 측 비아{예를 들어, 도 12의 비아(1210, 1212)} 간에 직접적인 접속을 제공하는 데에 반하여, 다른 단자 경로(1304)는 다이 측 비아와 랜드 측 비아 간에 직접적인 접속을 제공하지 않는다는 것이다.
도 12 및 13에 도시된 실시예는, 캐패시터(1204)의 열들이 서로 물리적으로 접촉한 것으로 도시하고 있다. 다른 실시예에서, 캐패시터(1204)의 열들은 서로 간에 무시할 수 없는 거리를 가질 수 있으며, 그 거리를 연결하기 위하여, 캐패시터(1204)의 열들 간에 하나 이상의 횡방향 접속이 형성될 수 있다.
도 12 및 13에 도시된 실시예에서, DC 전류를 위한 공급 및 복귀 경로는 근사적으로 캐패시터(1204)의 길이만큼 분리된다. 즉, 연장된 단자(1208)가 전류를 공급하는 데에 사용되고, 단자(1206)가 전류를 복귀시키는 데에 사용되는 경우, 루프 영역은 부분적으로 단자(1208)와 단자(1206) 간의 거리에 의해 정의된다. 이러한 루프 영역은, 공급 및 복귀 루프 내에 소정량의 인덕턴스를 발생시킨다. 다른 실시예에서, 이러한 루프 영역 및 인덕턴스는, 캐패시터의 열들 간의 횡방향 접속을 제거하여 공급 및 복귀 경로가 서로 더 가까워지게 함으로써 감소될 수 있다. 이러한 실시예는 도 14 및 15와 관련하여 설명된다.
도 14는 본 발명의 다른 실시예에 따라 복수의 내장된 캐패시터(1404)를 갖는 집적 회로 패키지(1402)의 단면도이다. 도 14에 도시된 실시예는, 2면 상에 연 장된 단자(1406, 1408)를 갖는 ECC(1404)가 패키지 내에 내장되고, 이러한 연장된 단자가 다이 측 비아(1410)과 랜드 측 비아(1412) 사이에 접속을 제공한다는 점에서, 도 12 및 13에 도시된 실시예와 유사하다. 그러나, 도 14에 도시된 실시예는, 연장된 단자(1406, 1408)가 캐패시터(1404)의 열들을 가로질러 횡방향 접속되지 않고, 반대 극성을 갖는 연장된 단자(1406, 1408)가 캐패시터(140)의 열들을 가로질러 서로 인접하도록 캐패시터(1404)가 배열된다는 점에서는 상이하다. 본 명세서에서, 열들을 가로질러 서로 인접한 연장된 단자(1406, 1408)는 "내부 연장된 단자"로 칭해진다. 열들을 가로질러 다른 단자에 인접하지 않은 연장된 단자(1414, 1416)는 "외부 연장된 단자"로 칭해진다.
본 실시예에서, 제1 극성을 갖는 내부 연장된 단자(1406)는 DC 전류를 위한 공급 경로의 역할을 하고, 제2 극성을 갖는 외부 연장된 단자(1408)는 DC 전류를 위한 복귀 경로의 역할을 한다. 도 12 및 13에 도시된 실시예와는 달리, 공급 및 복귀를 위한 루프 영역은, 캐패시터의 내부 연장된 단자와 외부 연장된 단자 간의 거리(즉, 근사적으로 캐패시터의 길이)가 아니라, 열들 간의 거리에 의해 정의된다. 따라서, 열들이 근접하여 배치되는 경우, 루프 영역은 상당히 작아질 수 있으며, 그 결과 공급 및 복귀 루프에 대한 인덕턴스를 현저하게 감소시킬 수 있다.
일 실시예에서, 외부 연장된 단자(1414, 1416)에 대하여, 추가의 공급 및 복귀 경로가 패키지 내부에 제공된다. 이러한 추가의 공급 및 복귀 경로는 외부 연장된 단자(1414, 1416)에 근접한 추가의 도전성 구조물(1418, 1420)을 통하여 구현된다. 따라서, 예를 들어, 연장된 단자(1414)가 DC 공급 경로의 역할을 하는 경 우, 구조물(1418)은 연관된 DC 복귀 경로의 역할을 할 수 있다. 구조물(1418, 1420)을 통해 추가의 공급 및 복귀 경로를 제공함으로써, DC 공급 및 복귀 루프 영역은 상당히 작아질 수 있으며, 그 결과 외부 연장된 단자(1414, 1416)와 연관된 인덕턴스를 상당히 감소시킬 수 있다.
일 실시예에서, 추가의 공급 및 복귀 경로(1418, 1420)는 외부 연장된 단자(1414, 1416)로부터 실질적으로 평행한 평면을 따라 배열된, 패키지(1402) 내부의 평면형 도전성 구조물일 수 있다. 다른 실시예에서, 추가의 공급 및 복귀 경로(1418, 1420)는, 외부 연장된 단자(1414, 1416)로부터 실질적으로 평행한 평면을 통하여 수직으로 연장하는 복수의 도전성 비아로 이루어질 수 있다.
도 15는 도 14의 집적 회로 패키지(1402)의 일부분을 선 A-A를 따라 절취한 단면도이다. 도 15에 도시된 실시예는, 각 열 내의 캐패시터(1404)들 간에는 여전히 횡방향 접속이 존재하지만, 캐패시터(1404)의 열들은 횡방향 접속되지 않는다는 점을 제외하면, 도 14에 도시된 실시예와 유사하다. 또한, 제1 열 및 제2 열의 내부 연장된 단자(1406, 1408)는 반대되는 극성을 갖는다. 이것은 외부 연장된 단자(1414, 1416)에 대해서도 마찬가지이며, 추가의 공급 및 복귀 도전성 구조물(1418, 1420)이 패키지(1402) 내에 존재하여, 이러한 외부 연장된 단자(1414, 1416)에 의해 부분적으로 제공되는 전류 경로의 인덕턴스를 감소시킨다.
제1 열의 내부 단자(1406)를 제2 열의 내부 단자(1408)로부터 전기적으로 고립시키기 위하여, 캐패시터(1404)의 열들 간에 갭(1502)이 존재한다. 마찬가지로, 외부 단자(1414, 1416)와 추가의 도전성 구조물(1418, 1420) 간에도 갭(1504)이 존재한다. 일 실시예에서, 이러한 갭(1502, 1504)은 비도전성 재료로 채워지지만, 물론 채워지지 않은 채로 남겨질 수도 있다. 갭(1502, 1504)의 폭은 DC 전류 공급 및 복귀 경로들 간의 루프 영역을 부분적으로 정의한다. 그러므로, 일 실시예에서, 갭(1502, 1504)은 허용 가능한 수준의 신뢰도 및 제조 수율을 보장하면서 가능한 한 작게 만들어진다.
다양한 실시예에서, 도 5 내지 15에 도시된 각각의 캐패시터(506, 804, 1004, 1204 및 1404)는, 관련 기술 분야의 숙련된 기술자들이 본 명세서에 기초하여 쉽게 알 수 있는 바와 같이, 세라믹 캐패시터, 산화 알루미늄 캐패시터, 유기 캐패시터, 또는 다수의 다른 기술로 제조된 캐패시터일 수 있다. 또한, 캐패시터(506, 804, 1004, 1204 및 1404)의 실제 및 상대 치수는, 설계 및 제조 상의 제한 조건이나 다른 요인에 따라 크게 달라질 수 있다. 또한, 캐패시터(506, 804, 1004, 1204 및 1404)는 많은 상이한 형태(예를 들어, 사각 또는 다면)를 취할 수 있으므로, 반드시 직각 형태이어야 하는 것은 아니다.
도 16은 본 발명의 일 실시예에 따라 수직 접속된 캐패시터를 갖는 전자 어셈블리를 제조하는 방법의 흐름도이다. 방법은, 블럭(1602)에서, 하나 이상의 도전성 구조물(예를 들어, 패드, 비아 및/또는 도전성 트레이스 및 면)과 함께, 전자 하우징의 하나 이상의 층을 제조함으로써 시작된다. 전자 하우징은, 예를 들어, 집적 회로 패키지, 다른 유형의 패키지, 인터포저, 인쇄 회로(PC) 기판 또는 다른 유형의 전자 회로 하우징일 수 있다. 하우징 층의 제조에 관한 세부 사항은 전적 으로 사용되는 패키징 기술의 유형에 따라 달라지며, 다양한 패키징 기술 제조 방법의 논의는 본 발명의 범위 밖이다. 전자 하우징 층의 제조에 의해, 그 표면 및/또는 다른 외부 또는 내부의 도전성 구조물 상에 도전성 패드를 갖는 강체 구조물이 생성된다.
블럭(1604)에서, 2개 이상의 개별 캐패시터는 전자 하우징과 수직으로 정렬된다. 개별 캐패시터가 LSC 또는 DSC인 경우에서, 수직 정렬은 캐패시터를 전자 하우징 표면 상의 패드에 정렬하는 것을 포함한다. 개별 캐패시터가 ECC인 경우, 수직 정렬은 캐패시터를 비아 또는 다른 내부 도전성 구조물에 정렬하는 것을 포함한다. 패키지의 도전성 구조물이 패드, 비아 또는 소정의 다른 구조물인 경우, 하나 이상의 단자의 측면 세그먼트는, 측면 세그먼트가 존재하는 캐패시터의 면이 하우징의 상면 또는 저면에 실질적으로 평행하도록 도전성 구조물에 정렬된다.
캐패시터를 수직으로 정렬한 후, 블럭(1606)에서, 캐패시터는 솔더 리플로우(solder reflow) 또는 다른 접속 기술을 사용하여 하우징 내부의 도전성 구조물에 접속된다. 일 실시예에서, 하나 이상의 인접 캐패시터의 하나 이상의 단자는 횡방향 접속에 의해 서로 접속된다 (예를 들어, 도 7에 도시되어 있는 바와 같이). 캐패시터를 하우징에 접속하는 것과, 캐패시터들을 서로 접속하는 것은, 상이한 공정에서 행해질 수도 있고 동시에 행해질 수도 있다. 예를 들어, 개별 캐패시터가 먼저 하우징 패드에 표면 실장된 다음, 인접 캐패시터의 단자가 별도의 공정에서 횡방향 접속될 수 있다. 다르게는, 표면 실장 및 횡방향 접속은, 예를 들어 패드와 인접 단자를 동시에 함께 솔더링함으로써 동시에 수행될 수 있다. 다 르게는, 캐패시터-대-패드 접속 및/또는 횡방향 접속을 제공하기 위하여, 경화된 도전성 페이스트 또는 접착제가 사용될 수 있다.
개별 캐패시터가 ECC인 경우, 캐패시터는 부분 하우징의 상층 상에, 또는 하우징 내의 함몰부 내에 정렬될 수 있다. 그러면, ECC는 하우징 내의 도전성 구조물에 수직 접속되고/되거나, 하나 또는 수개의 공정을 사용하여 서로 횡방향 접속된다. DC 션트를 제공하기 위하여 연장된 단자를 갖는 캐패시터가 사용되는 실시예에서(예를 들어, 도 12 내지 15에 도시된 바와 같이), 연장된 단자의 단부는 전자 하우징의 도전성 구조물에 접속된다.
개별 캐패시터를 수직으로 접속한 후, 블럭(1608)에서 필요에 따라 하우징 제조가 완료된다. ECC의 경우에서, 이것은 ECC의 단자에 전기 접속을 제공하는 비아 및/또는 다른 도전성 구조물의 형성을 포함하여, ECC의 상측에 패턴화된 도전성 및 유전 재료층을 하나 이상 추가로 형성하는 것을 포함할 수 있다. 또한, 도 14 및 15와 관련하여 설명된 실시예의 경우에서, 이것은 하우징 내부에 추가의 도전성 구조물{예를 들어, 구조물(1418, 1420)}을 형성하는 것을 포함할 수 있다. 그리고, 공정은 종료된다.
전술한 바와 같이, 상기의 다양한 실시예에서 설명한 것과 같은 수직 접속된 캐패시터는 집적 회로 패키지, 인터포저, 소켓, PC 기판 및/또는 다른 유형의 전자 회로 하우징 상에, 또는 그 내부에 포함될 수 있다. 도 17은 집적 회로 패키지(1704), 인터포저(1706), 소켓(1708) 및 PC 기판(1710)을 나타내고 있는데, 여기에서 이들 각각은 본 발명의 다양한 실시예에 따라 하나 이상의 수직 접속된 캐패시터의 세트를 포함할 수 있다.
도 17의 상단으로부터 시작하여, 집적 회로(1702)는 집적 회로 패키지(1704)에 의해 하우징된다. 집적 회로(1702)는 커넥터(도시되지 않음)에 의해 집적 회로 패키지(1704)에 전기 접속된 하나 이상의 회로를 포함한다.
집적 회로(1702)는 여러 유형의 집적 회로 중 어느 것이라도 가능하다. 본 발명의 일 실시예에서, 집적 회로(1702)는 마이크로프로세서이다. 다른 실시예에서, 집적 회로(1702)는 메모리 디바이스, 어플리케이션 특정 집적 회로, 디지탈 신호 프로세서, 또는 다른 유형의 디바이스일 수 있다. 도시된 예에서, 집적 회로(1702)는 "플립 칩" 타입의 집적 회로이며, 이는 칩 상의 입출력 말단이 표면 상의 어느 지점에서도 형성될 수 있음을 의미한다. 집적 회로 패키지(1704)에 접속될 준비가 된 후, 칩은 솔더 범프 또는 볼을 통하여, 집적 회로 패키지(1704)의 상면 상의 매칭 패드에 플립 오버 및 접속된다. 다르게는, 집적 회로(1702)는 와이어 본딩될 수 있으며, 이러한 경우 입출력 말단은 집적 회로 패키지(1704)의 상면 상의 패드로의 본드 와이어를 사용하여 집적 회로 패키지(1704)에 접속되거나, 다른 방법으로 패키지(1704)에 접속된다.
집적 회로(1702) 내의 하나 이상의 회로는 부하로서 기능하며, 이것은 잡음 또는 방사 억제, 및/또는 전압 약화를 위해 바이패스 캐패시턴스를 필요로 한다. 본 발명의 일 실시예에서, 이러한 캐패시턴스 중 일부는 수직으로 패키지(1704) 상에 표면 실장되거나 패키지(1704) 내에 내장된, 수직 접속된 DSC(1712), LSC(1714) 및/또는 ECC(1716)에 의해 제공된다. 이러한 방식으로, 하나 이상의 레벨의 추가 의 캐패시턴스가 집적 회로(1702)에 제공된다. 다른 실시예에서, 수직 접속된 캐패시터(1718)는 인터포저(1706), 소켓(1708) 및/또는 PC 기판(1710) 상에 표면 실장되고/거나 그 내부에 내장된다.
집적 회로 패키지(1704)는 예를 들어 볼 그리드 어레이 접속과 같은 솔더 접속을 사용하여, 인터포저(1706)에 결합된다. 다른 실시예에서, 집적 회로 패키지(1704)는 핀 접속 또는 다른 유형의 접속을 사용하여 인터포저(1706)에 전기적 및 물리적으로 접속될 수 있다.
인터포저(1706)는 PC 기판(1710) 상의 소켓(1708)을 통하여 PC 기판(1710)에 결합된다. 도시된 예에서, 인터포저(1706)는 소켓(1708) 내의 상보적인 핀 홀에 대응하는 핀을 포함한다. 다르게는, 인터포저(1706)는 예를 들어 볼 그리드 어레이 접속과 같은 솔더 접속을 사용하여 PC 기판(1710)에 전기적 및 물리적으로 접속될 수 있다. 또 다른 실시예에서, 집적 회로 패키지(1704)는 인터포저를 사용하지 않고서, 소켓(1708) 및/또는 PC 기판(1710)에 직접 접속될 수 있다. 이러한 실시예에서, 집적 회로 패키지(1704) 및 PC 기판(1710)은 볼 그리드 어레이 또는 핀 접속을 사용하여 전기적 및 물리적으로 접속될 수 있다. 집적 회로 패키지(1704) 및 PC 기판(1710)을 접속하는 다른 방법이 다른 실시예에서 사용될 수 있다.
PC 기판(1710)은 예를 들어 컴퓨터의 마더보드 또는 다른 전자 시스템일 수 있다. 이와 같이, 이것은 전원, 접지 및 신호를 집적 회로(1702)에 전달하는 기능을 한다. 이러한 전원, 접지 및 다른 신호는 PC 기판(1710), 소켓(1708), 인터포저(1706) 및 집적 회로 패키지(1704) 상의, 또는 그 내부의 트레이스 또는 평면(도 시되지 않음)을 통해 공급된다.
상기에서 다양한 실시예와 관련하여 설명된 구성은 전자 시스템의 일부를 형성할 수 있다. 도 18은 본 발명의 일 실시예에 따른 전자 시스템을 도시한다. 도 18에 도시된 시스템은, 예를 들어, 컴퓨터, 무선 또는 유선 통신 장치(예를 들어, 전화, 모뎀, 셀폰, 페이저, 라디오 등), 텔레비젼, 모니터, 또는 수직 접속된 캐패시터를 사용함으로써 이득을 얻을 수 있는 거의 모든 유형의 전자 시스템일 수 있다.
전자 시스템은 회로(1802), 하우징(1804), PC 기판(1806) 및 전원(1808)을 포함한다. 하우징(1804) 및/또는 PC 기판(1806)은, 본 발명의 다양한 실시예에 따라 하우징(1804) 또는 PC 기판(1806) 상에 표면 실장되거나 그 내부에 내장된, 2 이상의 수직 접속된 개별 캐패시터에 접속되는 하나 이상의 도전성 구조물을 포함한다.
결론
수직 접속된 캐패시터를 갖는 전자 어셈블리 및 그 어셈블리의 제조 방법에 관한 다양한 실시예가, 그 어셈블리의 탑재에 관한 설명과 함께 개시되었다. 다양한 실시예는 LSC, DSC, ECC 또는 다른 개별 캐패시터 구조물 간에 존재하는 수직 및 횡방향 인덕턴스를 감소시키기 위하여 사용될 수 있다. 또한, 캐패시터를 수직으로 접속함으로써, 하우징의 동일한 표면적 또는 단면적 내에, 보다 더 많은 캐패시터가 접속될 수 있다. 따라서, 하우징의 크기를 증가시키지 않고서도, 보다 더 많은 캐패시턴스가 다이 부하 또는 다른 부하에 제공될 수 있다. 또한, 일부 실시예에서는 패키지 내에 추가의 DC 션트를 제공하기 위하여 연장된 캐패시터 단자가 사용된다.
다양한 실시예에서, 다층 캐패시터 내부의 매우 낮은 횡방향 인덕턴스는, 패키지 내부 또는 패키지 표면 상의 도전성 구조물로 이루어진 전기 접속에 의존하지 않고서, 인접한 개별 캐패시터들의 단자를 횡방향 접속함으로써 활용될 수 있다. 횡방향 접속에 의해, LSC, DSC 및 ECC 간의 횡방향 인덕턴스는 매우 낮아진다. 다양한 실시예는, 개별 캐패시터 내의 다수의 도전성 평면들 간의 횡방향 접속을 이용함으로써, 전력 전달 시스템을 위한 고주파수 전류 재분산 네트워크를 제공한다.
상기의 치수 및 범위에 관한 예는 일반적인 것으로 생각되지만, 본 발명의 다양한 실시예는 이러한 치수 또는 범위로 한정되지 않는다. 관련 산업 분야에서의 경향은 관련 비용 및 성능 이점을 위하여, 일반적으로 디바이스 치수를 감소시키는 것이다.
상기의 상세한 설명에서는, 본 명세서의 일부를 형성하며, 본 발명이 실현될 수 있는 특정 실시예를 설명하기 위해 도시된 첨부 도면들이 참조되었다. 예를 들어, 이러한 도면들 중 일부는 2 열로 배열된 12개의 개별 캐패시터를 도시하고 있지만, 보다 더 많거나 적은 수의 캐패시터가 사용될 수 있으며, 이들은 보다 더 많거나 적은 수의 열 및/또는 선형, 링, 불규칙형 구성을 포함하는 다른 패턴 구성으로 배열될 수 있다.
다양한 실시예는 과잉의 오프-칩 캐패시턴스를 다이에 제공하는 것과 관련하 여 설명되었다. 본 기술 분야의 통상적인 기술자라면, 본 명세서의 개시 내용에 기초하여, 본 발명의 방법 및 장치가, 낮은 수직 및/또는 횡방향 인덕턴스를 갖는 캐패시터 구성이 요구되는 많은 다른 응용 분야에도 적용될 수 있음을 알 수 있을 것이다. 그러므로, 이러한 응용 분야 전부는 본 발명의 취지 및 범위 내에 드는 것으로 의도된다.
이러한 응용은 본 발명의 임의의 개조 또는 변경을 포함하도록 의도된다. 그러므로, 상기의 상세한 설명은 제한적인 의미로 이해되어서는 안 되며, 본 기술 분야의 기술자라면, 본 발명의 본질을 설명하기 위하여 도시되고 개시된 부분 및 단계의 세부 사항, 재료 및 배열에 대한 다양한 변경이, 이하의 특허청구범위에 나타난 본 발명의 취지 및 범위를 벗어나지 않고서 이루어질 수 있음을 쉽게 알 것이다.

Claims (30)

  1. 하우징 상면, 하우징 저면, 상기 하우징 상면으로부터 접속을 제공하기 위한 복수의 제1 도전성 구조물 및 상기 하우징 저면으로부터 접속을 제공하기 위한 복수의 제2 도전성 구조물 - 상기 제1 및 제2 도전성 구조물 중 적어도 둘은 반대 극성의 접속을 제공하도록 구성됨 - 을 갖는 하우징; 및
    상기 하우징에 접속된 제1 개별 캐패시터(discrete capacitor) - 상기 제1 개별 캐패시터는 캐패시터 상면, 상기 캐패시터 상면에 실질적으로 평행한 캐패시터 저면, 상기 제1 개별 캐패시터의 외부의 제1 측(상기 제1 측은 상기 캐피시터 상면 및 저면에 실질적으로 수직임) 및 상기 캐패시터 상면 및 저면에 실질적으로 평행한 복수의 제1 내부 평면을 갖고, 상기 복수의 제1 내부 평면의 세트는 상기 제1 측 상의 하나 이상의 제1 도전성 단자에 전기 접속되며, 상기 하나 이상의 제1 도전성 단자의 하나 이상의 제1 측 세그먼트(first side segment)는, 상기 제1 측이 상기 하우징 상면 및 저면에 실질적으로 평행하도록, 상기 제1 측 상에 위치하고 상기 제1 및 제2 도전성 구조물 중 적어도 하나에 접속됨 -
    를 포함하는 전자 어셈블리.
  2. 제1항에 있어서,
    상기 제1 개별 캐패시터는 상기 하우징에 표면 실장되고, 상기 하나 이상의 제1 측 세그먼트는 상기 하우징 상면 및 저면 중 하나의 하나 이상의 패드에 접속되는 전자 어셈블리.
  3. 제1항에 있어서,
    상기 제1 개별 캐패시터는 상기 하우징 내에 내장되고, 상기 하나 이상의 제1 측 세그먼트는 상기 하우징 내에 내장된 상기 제1 및 제2 도전성 구조물 중 적어도 하나에 접속되는 전자 어셈블리.
  4. 제3항에 있어서,
    상기 제1 개별 캐패시터는, 상기 제1 개별 캐패시터의 제2 측에 하나 이상의 제2 도전성 단자를 더 포함하고, 상기 제2 측은 상기 제1 측에 대향하고, 상기 하나 이상의 제2 도전성 단자의 하나 이상의 제2 측 세그먼트는 상기 제1 및 제2 도전성 구조물 중 적어도 하나에 접속되는 전자 어셈블리.
  5. 제3항에 있어서,
    상기 제1 도전성 구조물은 상기 하우징 상면을 향해 연장하는 제1 비아들을 포함하는 전자 어셈블리.
  6. 제5항에 있어서,
    상기 제2 도전성 구조물은 상기 하우징 저면을 향해 연장하는 제2 비아들을 포함하고,
    상기 제1 개별 캐패시터는, 상기 제1 개별 캐패시터의 제2 측에 하나 이상의 제2 도전성 단자를 더 포함하고, 상기 하나 이상의 제2 도전성 단자의 하나 이상의 제2 측 세그먼트는 상기 하나 이상의 제2 비아들에 접속되는 전자 어셈블리.
  7. 제6항에 있어서,
    하나 이상의 추가의 개별 캐패시터가 상기 저면에 표면 실장되고, 상기 하나 이상의 제2 비아들을 통하여 상기 하나 이상의 제2 도전성 단자에 적어도 부분적으로 전기 접속되는 전자 어셈블리.
  8. 제1항에 있어서,
    상기 제1 개별 캐패시터는, 상기 제1 개별 캐패시터의 제2 측의 길이로 연장하는 제1 연장된 단자를 포함하고, 상기 제2 측은 상기 제1 측에 수직하며, 상기 제1 연장된 단자의 한쪽 끝은 상기 하우징 상면을 향해 연장하는 하나 이상의 제1 비아들에 접속되고, 상기 제1 연장된 단자의 다른쪽 끝은 상기 하우징 저면을 향해 연장하는 하나 이상의 제2 비아들에 접속되는 전자 어셈블리.
  9. 제8항에 있어서,
    상기 하우징에 접속된 제2 개별 캐패시터를 더 포함하고, 상기 제2 개별 캐패시터는 제2 연장된 단자를 포함하며, 상기 제2 연장된 단자는 상기 제1 연장된 단자에 횡방향 접속되는 전자 어셈블리.
  10. 제9항에 있어서,
    상기 제1 개별 캐패시터 및 상기 제2 개별 캐패시터는 수직 접속된 개별 캐패시터의 제1 열 내에 있는 전자 어셈블리.
  11. 제9항에 있어서,
    상기 제1 개별 캐패시터는 수직 접속된 개별 캐패시터의 제1 열 내에 있고, 상기 제2 개별 캐패시터는 수직 접속된 개별 캐패시터의 제2 열 내에 있는 전자 어셈블리.
  12. 제8항에 있어서,
    상기 하우징에 접속된 제2 개별 캐패시터를 더 포함하고, 상기 제2 개별 캐패시터는 제2 연장된 단자를 포함하며, 상기 제1 개별 캐패시터는 수직 접속된 개별 캐패시터의 제1 열 내에 있고, 상기 제2 개별 캐패시터는 수직 접속된 개별 캐패시터의 제2 열 내에 있는 전자 어셈블리.
  13. 제12항에 있어서,
    상기 제1 연장된 단자는 상기 제2 연장된 단자에 반대되는 극성을 갖고, 상기 제1 연장된 단자 및 상기 제2 연장된 단자는 상기 제1 열 및 상기 제2 열을 가로질러 서로 인접하며, 상기 제1 연장된 단자 및 상기 제2 연장된 단자는 서로 횡방향 접속되지 않는 전자 어셈블리.
  14. 제13항에 있어서,
    상기 제1 개별 캐패시터는 상기 제1 개별 캐패시터의 상기 제1 연장된 단자에 대향하는 측에 제3 연장된 단자를 더 포함하고, 상기 제2 개별 캐패시터는 상기 제2 개별 캐패시터의 상기 제2 연장된 단자에 대향하는 측에 제4 연장된 단자를 더 포함하고, 상기 하우징은 상기 제3 연장된 단자 및 상기 제4 연장된 단자에 근접하 여 하나 이상의 추가의 도전성 구조물을 더 포함하며, 상기 하나 이상의 추가의 도전성 구조물을 상기 제3 연장된 단자 및 상기 제4 연장된 단자에 의해 운반되는 전류를 위한 공급 또는 복귀 경로를 제공하는 전자 어셈블리.
  15. 제1항에 있어서,
    상기 하우징에 접속된 하나 이상의 추가의 개별 캐패시터를 더 포함하고, 상기 추가의 개별 캐패시터 각각은 복수의 제2 내부 평면을 가지며, 상기 복수의 제2 내부 평면의 세트는 상기 추가의 개별 캐패시터 각각의 외부의 하나 이상의 제2 도전성 단자에 전기 접속되며, 상기 하나 이상의 제2 도전성 단자는 서로 횡방향 접속되고, 상기 제1 개별 캐패시터의 하나 이상의 단자에 횡방향 접속되는 전자 어셈블리.
  16. 제15항에 있어서,
    상기 하나 이상의 제2 도전성 단자 및 상기 제1 개별 캐패시터의 상기 하나 이상의 단자는 도전성 재료를 사용하여 횡방향 접속되는 전자 어셈블리.
  17. 제15항에 있어서,
    상기 제1 개별 캐패시터 및 상기 하나 이상의 추가의 개별 캐패시터는 제1 캐패시터 열을 형성하는 전자 어셈블리.
  18. 제1항에 있어서,
    상기 하우징은 집적 회로 패키지이고, 상기 제1 개별 캐패시터는 상기 집적 회로 패키지의 랜드 측(land side) 상에 실장되는 전자 어셈블리.
  19. 제1항에 있어서,
    상기 하우징은 집적 회로 패키지이고, 상기 제1 개별 캐패시터는 상기 집적 회로 패키지의 다이 측(die side) 상에 실장되는 전자 어셈블리.
  20. 제1항에 있어서,
    상기 하우징은 집적 회로 패키지이고, 상기 제1 개별 캐패시터는 상기 집적 회로 패키지 내에 내장되는 전자 어셈블리.
  21. 제1항에 있어서,
    상기 제1 개별 캐패시터는 세라믹 칩 캐패시터인 전자 어셈블리.
  22. 제1항에 있어서,
    상기 제1 개별 캐패시터는 유기 캐패시터(organic capacitor)인 전자 어셈블리.
  23. 제1 개별 캐패시터를 전자 하우징에 정렬하는 단계 - 상기 하우징은 하우징 상면, 하우징 저면, 상기 하우징 상면으로부터 접속을 제공하기 위한 복수의 제1 도전성 구조물 및 상기 하우징 저면으로부터 접속을 제공하기 위한 복수의 제2 도전성 구조물(상기 제1 및 제2 도전성 구조물 중 적어도 둘은 반대 극성의 접속을 제공하도록 구성됨)을 갖고, 상기 제1 개별 캐패시터는 캐패시터 상면, 상기 캐패시터 상면에 실질적으로 평행한 캐패시터 저면, 상기 제1 개별 캐패시터의 외부의 제1 측(상기 제1 측은 상기 캐피시터 상면 및 저면에 실질적으로 수직임) 및 상기 캐패시터 상면 및 저면에 실질적으로 평행한 복수의 제1 내부 평면을 가지며, 상기 복수의 제1 내부 평면의 세트는 상기 제1 측 상의 하나 이상의 제1 도전성 단자에 전기 접속되고, 상기 하나 이상의 제1 도전성 단자의 하나 이상의 제1 측 세그먼트는, 상기 제1 측이 상기 하우징 상면 및 저면에 실질적으로 평행하도록 상기 제1 및 제2 도전성 구조물 중 적어도 하나와 정렬됨 - ; 및
    상기 제1 개별 캐패시터를 상기 제1 및 제2 도전성 구조물 중 적어도 하나에 접속하는 단계
    를 포함하는 전자 어셈블리의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 개별 캐패시터는 상기 제1 개별 캐패시터를 상기 전자 하우징에 표면 실장함으로써 상기 전자 하우징에 접속되는 전자 어셈블리의 제조 방법.
  25. 제23항에 있어서,
    상기 제1 개별 캐패시터는, 상기 제1 개별 캐패시터를 상기 전자 하우징 내에 내장함으로써 상기 전자 하우징에 접속되는 전자 어셈블리의 제조 방법.
  26. 제23항에 있어서,
    상기 제1 개별 캐패시터에 하나 이상의 추가의 캐패시터를 횡방향 접속하는 단계를 더 포함하는 전자 어셈블리의 제조 방법.
  27. 하우징 상면, 하우징 저면, 상기 하우징 상면으로부터 접속을 제공하기 위한 복수의 제1 도전성 구조물 및 상기 하우징 저면으로부터 접속을 제공하기 위한 복수의 제2 도전성 구조물 - 상기 제1 및 제2 도전성 구조물 중 적어도 둘은 반대 극성의 접속을 제공하도록 구성됨 - 을 갖는 하우징;
    상기 하우징에 접속된 개별 캐패시터 - 상기 개별 캐패시터는 캐패시터 상면, 상기 캐패시터 상면에 실질적으로 평행한 캐패시터 저면, 상기 개별 캐패시터의 외부의 제1 측(상기 제1 측은 상기 캐피시터 상면 및 저면에 실질적으로 수직임) 및 상기 캐패시터 상면 및 저면에 실질적으로 평행한 복수의 제1 내부 평면을 갖고, 상기 복수의 제1 내부 평면의 세트는 상기 제1 측 상의 하나 이상의 제1 도전성 단자에 전기 접속되며, 상기 하나 이상의 제1 도전성 단자의 하나 이상의 제1 측 세그먼트는, 상기 제1 측이 상기 하우징 상면 및 저면에 실질적으로 평행하도록, 상기 제1 측 상에 위치하고 상기 제1 및 제2 도전성 구조물 중 적어도 하나에 접속됨 -;
    상기 개별 캐패시터에 접속된 집적 회로; 및
    상기 집적 회로에 접속된 디스플레이
    를 포함하는 전자 시스템.
  28. 제27항에 있어서,
    상기 개별 캐패시터는 상기 하우징 내에 내장되는 전자 시스템.
  29. 제27항에 있어서,
    상기 개별 캐패시터는 상기 하우징 상면 및 저면 중 하나 상에 실장되는 전자 시스템.
  30. 제27항에 있어서,
    상기 집적 회로는 마이크로프로세서를 포함하는 전자 시스템.
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