KR101131105B1 - 반도체 검사 장치 - Google Patents

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Abstract

최근접으로 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치될 수 있도록 한 반도체 검사 장치를 제시한다. 제시된 장치는 인쇄회로기판 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에서, 인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고, 테스트 소켓에는 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되 간섭회피 공간부는 캐패시터의 장착위치에 대향되는 위치에 형성되고, 캐패시터와 테스트 소켓은 간섭회피 공간부에 의해 서로 비접촉된다. 종래의 방식과 다르게 DUT PCB상측에 부품을 장착하되 그 장착된 부품과 기구적인 간섭이 발생하지 않도록 테스트 소켓의 기구설계 구조를 변경함으로써, DUT PCB 상측에 최근접 배치가 되어야 할 부품의 장착이 가능하게 하여 반도체 테스트 환경을 혁신적으로 개선할 수 있게 된다. 한편, 검사대상과 DUT PCB 사이에 중간 PCB를 구현함으로써 검사대상을 검사하기 위한 신호를 최적화하기 위해 사용되는 신호개선용 부품들의 장착공간이 늘어나는 효과가 있다.또한, 신호를 전달하는 선로 사이에 구성되는 신호개선용 부품이 검사대상의 단자와 최근접 배치가 용이한 효과를 갖는다.

Description

반도체 검사 장치{Semiconductor test apparatus}
본 발명은 반도체 검사 장치에 관한 것으로, 보다 상세하게는 반도체와 같은 검사대상을 테스트 소켓 등을 이용하여 검사할 수 있는 장치에 관한 것이다.
종래 반도체 신호 장치 등에서 시험 대상이 되는 전자 디바이스를 시험하는 경우, 시험 장치(DUT : Device Under Test)는 예를 들면 테스트 헤드 등을 매개로 하여 신호의 송수신을 행한다.
도 1은 종래 시험장치의 전체적인 구조를 모식적으로 나타낸 도면이다.
시험장치(100)는 피시험 디바이스(152)를 반송하는 핸들러(150), 핸들러(150)에 의해 반송된 피시험 디바이스(152)에 대해서 시험을 실행하는 테스트 헤드(130), 및 핸들러(150) 및 테스트 헤드(130)의 동작을 종합적으로 제어하는 메인 프레임(110)을 포함한다. 핸들러(150)와 테스트 헤드(130) 및 메인 프레임(110)은 케이블(120)에 의해 서로 결합된다.
테스트 헤드(130)는 박스(132)에 복수의 핀 전자 보드(pin electronics board)(134)를 수용한다. 핀 전자 보드(134)는 메인 프레임(110)으로부터의 지시에 의해 피시험 디바이스(152)에 송신하는 시험 신호를 발생한다. 핀 전자 보드(134)는 피시험 디바이스(152)에 송신되어 처리된 시험신호를 수신해서 피시험 디바이스(152)의 기능 및 특성을 평가한다.
테스트 헤드(130)의 위면에는 테스트 소켓(140)을 장비한 퍼포먼스 보드(300 : DUT PCB가 됨)가 장착된다. 핸들러(150)에 의하여 반송되는 피시험 디바이스(152)는 테스트 소켓(140)에 장착되는 것에 의해 테스트 헤드(130)와 전기적으로 결합된다. 이에 의해 테스트 헤드(130)는 피시험 디바이스(152)에 대하여 전기신호를 송신 및 수신할 수 있다.
이와 같이 종래 반도체 검사용 인쇄회로기판(즉, DUT PCB)의 설계방식의 일 예를 살펴보면 도 2와 같다. 칩 형태의 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착되고, 전원공급 경로는 반도체와 같은 검사대상(152)과 가까운 상측에 구성된다. 도 2에서, 참조부호 21은 테스트 소켓(140)의 전도성 구조물이다. 31은 신호전달 비아 홀(via)이고, 32는 디바이스 전원공급용 비아 홀이고, 33은 캐패시터(36) 연결용 비아 홀이고, 34는 테스터 전원공급용 비아 홀이다. 35는 전원 패턴이고, 37은 불필요한 비아 홀 경로이다.
도 2의 설계구조의 문제점은 테스트 소켓(140)과 연결되는 비아 홀(32)과 캐패시터(36)사이의 경로가 길다. 그리고, 검사대상(152)과 반대편으로 관통된 즉, 사용하지 않는 불필요한 비아 홀(37)의 경로가 존재함으로 인해 원치 않는 인덕턴스가 존재한다. 그에 따라, PI(Power Integrity)특성 및 성능저하의 원인이 된다.
도 3은 종래 반도체 검사용 인쇄회로기판의 설계방식의 다른 예에 따른 구성을 나타낸 도면이다. 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착되고 전원공급 경로는 캐패시터(36)와 가까운 밑면 측에 구성된다.
도 3의 설계구조의 문제점은 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착된 이유로 인해 테스트 소켓(140)에 연결되는 비아 홀(32)과 캐패시터(36)사이의 경로가 길다. 그리고, 비아 홀(34)과 비아 홀(33)에서 필요한 비아 홀 경로 이외의 경로 즉, 사용하지 않는 불필요한 비아 홀의 경로(37)가 존재한다. 그에 따라, 원치 않는 인덕턴스가 존재하여 PI(Power Integrity)특성 및 성능저하의 원인이 된다.
인텍텔레콤 S3C2500 PCB & Shield Guide
다시 말해서, 종래의 DUT PCB의 설계에 있어서, DUT PCB 상측면은 검사대상(예컨대, 반도체)과의 신호연결 경로를 만들어주기 위해 접촉 선로의 구조가 탄성을 가지는 테스트 소켓(140)이라는 구조물이 필요하다.
종래에는 도 4에서와 같이 테스트 소켓(140)이 DUT PCB(300)에 완전 밀착되어 연결되기 때문에, DUT PCB(300)와 테스트 소켓(140) 사이에는 공간이 전혀 없어서 별도의 부품을 장착시킬 수 없다.
따라서, 종래에는 DUT PCB(300)의 하측면에 부품이 장착될 수 밖에 없었다. 즉, 반도체 검사환경에 있어 검사대상물(반도체)의 단자와 가장 근접하게 배치되어야 할 부품들이 DUT PCB(300)의 하측면에 배치되었다. 이로 인해, 검사대상물(반도체)의 단자와 신호특성 개선용 부품들은 테스트 소켓(140)의 두께 만큼의 경로 길이 및 DUT PCB(300)의 두께 만큼의 길이를 합산한 길이(도 4에서 L1)로 인해 검사환경이 고주파로 갈수록 열악해지는 불합리한 조건을 갖게 되었다.
도 4에서, 선로의 길이(L1 : Inductor)는 신호의 흐름을 방해하여 신호의 전달 이득을 감쇄시키고, 신호전달에 걸리는 시간을 지연시켜 빠른 응답을 저해하는 요소가 된다. 즉, 동일한 인덕터 값에서 사용주파수가 올라가면 선로 길이(L1)에 의한 저항값도 상승하여 주파수가 높아질수록 신호전달 손실은 커지게 된다.
날로 반도체의 사용주파수는 높아지는 가운데 검사환경을 개선하기 위해서는 최근접 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치되기 위해서는 DUT PCB상측에 배치될 수 밖에 없는 상황이다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 최근접으로 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치될 수 있도록 한 반도체 검사 장치를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 반도체 검사 장치는, 인쇄회로기판, 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고, 테스트 소켓에는 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되 간섭회피 공간부는 캐패시터의 장착위치에 대향되는 위치에 형성되고, 캐패시터와 테스트 소켓은 간섭회피 공간부에 의해 서로 비접촉된다.
바람직하게, 간섭회피 공간부는 테스트 소켓의 저면에 홈 형태로 형성되거나 테스트 소켓에 수직으로 천공된 구멍이다.
인쇄회로기판에는 신호선의 층간 이동을 위한 비아 홀이 형성되되, 비아 홀은 캐패시터가 장착된 인쇄회로기판의 상면 및 저면을 관통하여 형성된다.
본 발명의 다른 실시양태에 따른 반도체 검사 장치는, 인쇄회로기판, 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
테스트 소켓은, 인쇄회로기판의 상면에 장착되는 하부 소켓; 하부 소켓의 상면에 장착되는 중간 회로기판; 및 중간 회로기판의 상면에 장착되는 상부 소켓;을 포함하고, 중간 회로기판은 상부 소켓의 사이즈에 비해 크고 중간 회로기판의 상면에는 상부 소켓이 장착되고도 남는 여유 실장 공간이 형성되고, 여유 실장 공간에는 신호개선용 부품이 실장된다.
바람직하게, 하부 소켓은 인쇄회로기판보다는 작고 상부 소켓보다는 큰 사이즈를 갖는다.
또한, 하부 소켓 및 상부 소켓은 각각 동일한 수의 전도성 물질 선로를 포함하고, 중간 회로기판은 전도성 물질 선로의 수와 동일한 수의 신호 선로를 포함하고, 상기 하부 소켓 및 상부 소켓의 전도성 물질 선로 및 신호 선로는 상하 방향으로 각각 하나씩 서로 연결되어 인쇄회로기판의 대응되는 신호 선로에 연결된다.
이러한 구성의 본 발명에 따르면, 종래의 방식과 다르게 DUT PCB상측에 부품을 장착하되 그 장착된 부품과 기구적인 간섭이 발생하지 않도록 테스트 소켓의 기구설계 구조를 변경함으로써, DUT PCB 상측에 최근접 배치가 되어야 할 부품의 장착이 가능하게 하여 반도체 테스트 환경을 혁신적으로 개선할 수 있게 된다.
한편, 검사대상과 DUT PCB 사이에 중간 PCB를 구현함으로써 검사대상을 검사하기 위한 신호를 최적화하기 위해 사용되는 신호개선용 부품들의 장착공간이 늘어나는 효과가 있다.
또한, 신호를 전달하는 선로 사이에 구성되는 신호개선용 부품이 검사대상의 단자와 최근접 배치가 용이한 효과를 갖는다.
검사대상의 단자와 단자 사이가 날로 좁아지는 파인 피치(Fine Pitch)를 대응하기 위한 DUT PCB의 설계가 용이하도록 간격이 좁은 검사대상의 단자의 간격을 늘려 배치할 수 있는 배선의 효과를 갖는다.
도 1은 종래 시험장치의 전체적인 구조를 모식적으로 나타낸 도면이다.
도 2는 종래 반도체 검사용 인쇄회로기판의 설계방식의 일 예에 따른 구성을 나타낸 도면이다.
도 3은 종래 반도체 검사용 인쇄회로기판의 설계방식의 다른 예에 따른 구성을 나타낸 도면이다.
도 4는 종래 반도체 검사용 인쇄회로기판 저면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
도 5는 본 발명의 제 1실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 인쇄회로기판을 설계하는 제 1방식을 나타낸 도면이다.
도 7은 도 5에 도시된 인쇄회로기판을 설계하는 제 2방식을 나타낸 도면이다.
도 8은 본 발명의 제 1실시예에 의한 인쇄회로기판 상면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
도 9는 도 5에 도시된 테스트 소켓에 간섭회피 공간부를 확보한 방식을 설명하기 위한 도면이다.
도 10은 도 5에 도시된 간섭회피 홈을 확보한 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 11은 도 5에 도시된 간섭회피 홈이 개방형태로 변환되어 헝성된 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 12는 도 5에 도시된 테스트 소켓을 러버 소켓의 형태로 한 경우를 도시한 도면이다.
도 13은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
도 14는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 확대하여 도시한 도면이다.
도 15는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 조립한 경우를 도시한 도면이다.
도 16은 중간 인쇄회로기판과 상부 소켓 및 하부 소켓이 조립된 경우의 평면도이다.
도 17은 도 13의 조립상태를 나타낸 평면도이다.
도 18은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 선로 설계 구조를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 검사 장치에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(제 1실시예 설명)
도 5는 본 발명의 제 1실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
제 1실시예의 반도체 검사 장치는 인쇄회로기판(300), 및 인쇄회로기판(300)의 상면에 장착된 테스트 소켓(140)을 포함한다.
테스트 소켓(140)은 검사대상(152; 반도체)과 인쇄회로기판(300)과의 신호연결 경로를 형성한다. 테스트 소켓(140)은 검사대상(152)과 인쇄회로기판(300) 사이에서 신호를 전달해 주는 하나 이상의 전도성 물질 선로(21)를 갖춘다. 여기서, 전도성 물질 선로(21)는 예를 들어 러버 소켓 타입(Rubber Socket Type)과 스프링 구조의 포고 타입(Pogo Type) 등 소켓의 저면과 상면의 전기 전달 경로를 가지는 형태이면 어떠한 형태라도 무방하다.
종래의 DUT PCB설계에 있어 칩 형태의 캐패시터(36)는 인쇄회로기판(300)의 저면에 위치하였으나, 본 발명의 제 1실시예에서는 인쇄회로기판(300)의 상면에 위치한다. 이에 의해, 검사대상(152)과 캐패시터(36)와의 거리를 최단거리로 설계할 수 있다. 그에 따라, 종래에 비해 PI(Power Integrity)특성을 혁신적으로 개선하게 된다. 여기서, 인쇄회로기판(300)의 상면은 검사대상(152)과 마주보는 면을 의미하고, 저면은 그 상면과 대향되는 반대위치에 존재하는 면을 의미한다.
테스터로부터 공급되는 신호는 신호 비아 홀(31)을 통해 테스트 소켓(140)에 전달되고, 테스트 소켓(140)의 전도성 물질 선로(21)를 통해 검사대상(152)에 공급된다.
테스터에서 공급되는 전원은 전원공급용 비아 홀(34)을 통해 인쇄회로기판(300)의 상측에 위치한 전원 공급용 패턴(35)으로 전달되고, 캐패시터 연결용 비아 홀(33)을 경유하여 디바이스 전원공급용 비아 홀(32) 및 테스트 소켓(140)을 통해 검사대상(152)에 공급된다. 디바이스 전원공급용 비아 홀(32)은 테스트 소켓(140)이 인쇄회로기판(300)과의 연결을 위해 사용되므로 소켓 연결용 비아 홀이라고 하여도 무방하다.
이와 같이 인쇄회로기판(300)에는 신호선의 층간 이동을 위한 비아 홀(31)이 형성되고, 그 비아 홀(31)은 캐패시터(36)가 장착된 인쇄회로기판(300)의 상면 및 저면을 관통하여 형성된다.
테스트 소켓(140)에는 캐패시터(36)와의 접촉을 회피하는 간섭회피 공간부(40)가 형성된다. 간섭회피 공간부(40)는 캐패시터(36)의 장착위치에 대향되는 위치에 형성된다. 캐패시터(36)와 테스트 소켓(140)은 간섭회피 공간부(40)에 의해 서로 비접촉된다. 즉, 테스트 소켓(140)은 인쇄회로기판(300)의 상면에 장착된 캐패시터(36)와 기구적 간섭을 피하기 위하여 간섭회피 공간부(40)를 갖춘다.
한편, 조립이 완료되면 종래처럼 검사대상(152)에 기구적인 간섭을 전혀 주지 않게 된다.
상술한 제 1실시예는 검사대상(152)과 캐패시터(36)와의 최단거리 패턴 설계가 가능하고, 비아 홀(33)과 비아 홀(32)에서 종래의 설계방식과 달리 사용하지 않는 스터브(Stub)가 제거되므로, PI(Power Integrity)특성 개선에 큰 도움을 준다.
도 6은 도 5에 도시된 인쇄회로기판을 설계하는 제 1방식을 나타낸 도면이다.
종래의 방식과 다른 점은 Power Layer PCB(4)와 Signal Layer PCB(5)를 분리하여 설계 후 BVH(Buried Via Hole)라는 PCB접합 기술방법을 사용하여 인쇄회로기판(300)을 설계하였다는 점이다. BVH(Buried Via Hole)는 다층 PCB에서 PCB를 관통하지 않고 2층 이상의 도체공간을 접속하는 도금 스루홀(through hole)에 의한 전기 접속부를 의미한다. 이로 인해, 불필요한 비아 경로없이 전원이 공급되어 PI(Power Integrity)특성을 개선시킨다.
여기서, Power Layer PCB(4)에는 테스트 소켓(140)과 연결되는 비아 홀(32)과 최단거리 근접한 위치 상단에 캐패시터(36)가 위치하므로, PI(Power Integrity) 특성개선에 최적화 설계를 가능하게 한다. 또한, Power Layer PCB(4)는 매우 얇은 두께를 갖는다.
Power Layer PCB(4)는 주로 전원을 공급하는 설계구조로 설계되었으나, Signal Layer PCB(5)에서 공급된 신호를 테스트 소켓(140)에 전달하기 위해 신호 비아 홀(42)을 포함한다.
Signal Layer PCB(5)는 테스터(Tester)에서 공급되는 신호를 Power Layer PCB(4)의 신호 비아 홀(42)에 연결될 수 있도록 설계되었다. Signal Layer PCB(5)는 테스터에서 공급되는 전원을 Power Layer PCB(4)에 구성된 전원공급 비아 홀(41)에 연결할 수 있도록 전원공급용 비아 홀(34)을 포함한다.
도 7은 도 5에 도시된 인쇄회로기판을 설계하는 제 2방식을 나타낸 도면이다. 도 7은 분리된 PCB Layer 구조가 아닌 일반적인 구조에서 불필요한 비아 경로(37)를 제거하는 방법을 제시하였다.
도 7을 도 6과 비교하여 보면, 칩 형태의 캐패시터(36)가 인쇄회로기판(300)의 상면에 장착되고, 전원 패턴(35)이 인쇄회로기판(300)의 상단에 위치하는 것은 도 6과 동일하지만, 불필요한 비아 경로를 제거하는 방법으로서 백드릴(Back Drill) 방식하여 스터브 비아(stub via)를 절단하였다는 점이 차이난다.
이에 의해, 도 7은 도 6에서 구현하려는 목적인 캐패시터(36)를 인쇄회로기판(300)의 상면에 장착하여 테스트 소켓(140) 연결용 비아 홀(32)과의 결선 경로가 최단거리로 설계 가능하여 PI(Power Integrity)개선에 혁신적인 효과를 얻어낼 수 있다.
또한, 도 7에 의해서는 종래의 방식에서 캐패시터(36) 연결 비아 홀과 테스트 소켓 연결 비아 홀에서 만들어지는 불필요한 비아의 경로(37)를 백드릴 방식으로 제거함으로써, 종래의 방식에서의 불필요한 인덕턴스의 치명적인 악영향을 제거하는 효과를 통해 PI(Power Integrity) 특성개선의 목적을 달성할 수 있다.
도 8은 본 발명의 제 1실시예에 의한 인쇄회로기판 상면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
본 발명의 제 1실시예에 의하면, 인쇄회로기판(300)의 상면에 칩 형태의 캐패시터(36)가 장착되고, 테스트 소켓(140)의 저면중에서 캐패시터(36)에 대향되는 부위에 간섭회피 공간부(40)가 형성되어 있다. 간섭회피 공간부(40)로 인해 캐패시터(36)와 테스트 소켓(140)은 서로 비접촉되어 발생가능한 기구간섭을 피하게 된다.
특히, 도 8에서는 선로의 길이(L2)가 도 4의 선로의 길이(L1)에 비해 매우 짧은 것을 알 수 있다. 앞서 설명하였듯이, 선로의 길이가 길면 검사환경이 고주파로 갈수록 신호전달 손실이 커지게 된다. 그런데, 본 발명의 제 1실시예는 선로의 길이(L2)가 종래의 선로의 길이에 비해 매우 짧으므로 사용주파수가 높아지더라도 매우 효과적임을 알 수 있다.
도 9는 도 5에 도시된 테스트 소켓에 간섭회피 공간부를 확보한 방식을 설명하기 위한 도면이다. 간섭회피 공간부는 홈 또는 구멍의 형태로 나타날 수 있으므로, 이하의 간섭회피 홈 및 간섭회피 구멍은 간섭회피 공간부와 동일한 참조부호를 사용한다.
도 9의 (a)는 테스트 소켓(140)에 공간을 확보한 경우를 도시하였고, 도 9의 (b)는 캐패시터(36)와 기구적 간섭이 발생하는 위치를 개방시킨 경우를 도시하였다. 다시 말해서, 도 9의 (a)에서는 테스트 소켓(140)의 저면에 홈 형태의 간섭회피 공간부(40)를 형성하였다. 도 9의 (b)에서는 테스트 소켓(140)을 수직으로 천공하는 구멍이 간섭회피 공간부(40)가 된다.
이와 같이, 도 9의 (a)는 조립시 캐패시터(36)와 테스트 소켓(140)간의 기구적인 간섭을 피할 수 있도록 하기 위해 테스트 소켓(140)에 홈을 파는 공간확보 가공 방식을 취하였다. 여기서, 공간확보 가공방식이라 함은 계단식 또는 층을 만들거나 홈을 파서 기구적 간섭을 피하는 가공방식을 의미한다. 도 9의 (b)는 조립시 캐패시터(36)와 테스트 소켓(140)간의 기구적인 간섭을 피할 수 있도록 하기 위해 테스트 소켓(140)에 개방형으로 절개해 내는 개방형 가공방식을 취하였다. 여기서, 개방형 가공방식이라 함은 기구간섭을 피하기 위하여 간섭부위의 구조물을 제거하여 완전히 노출시키는 가공방식을 의미한다.
한편, 이와 같은 테스트 소켓은 포고(Pogo) 방식과 러버(Rubber) 방식을 포함한 테스트에 사용되는 모든 소켓에 적용가능하다.
도 10은 도 5에 도시된 간섭회피 홈을 확보한 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 10은 개방형이 아닌 공간확보용 가공방식이 적용된 테스트 소켓(140)과 인쇄회로기판(300)과의 조립과정을 보여준다. 도 10에서는 테스트 소켓(140)의 저면중 인쇄회로기판(300)상의 캐패시터(36)와 대응되는 위치에 간섭회피 홈(40)이 형성되었다.
도 11은 도 5에 도시된 간섭회피 홈이 개방형태로 변환되어 헝성된 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 11은 개방형 방식이 적용된 테스트 소켓(140)과 인쇄회로기판(300)과의 조립과정을 보여준다. 도 11에서는 테스트 소켓(140)의 저면중 인쇄회로기판(300)상의 캐패시터(36)와 대응되는 위치에 간섭회피 구멍(40)이 형성되었다.
도 12는 도 5에 도시된 테스트 소켓을 러버 소켓의 형태로 한 경우를 도시한 도면이다.
도 12는 포고 소켓(Pogo Socket) 대체용 러버 소켓(Rubber Socket)의 구성방식을 보여준다.
포고 소켓에 사용되는 포고 핀(Pogo Pin)의 길이가 길어 접촉면과의 높이 조절을 위하여 러버 소켓으로 대체한 경우, 중간에 높이 조절용 PCB(24)가 사용된다. 중간 PCB(24)에 칩 형태의 캐패시터(36)가 부착될 수 있도록, PCB를 설계하고 전원으로 사용되는 단자를 캐패시터(36)와 패턴으로 연결하여, PI(Power Integrity)특성을 개선하였다.
도 12의 경우, 상부 소켓(22), 중간 PCB(24), 및 하부 소켓(23)이 순서대로 결합된다. 상부 소켓(22)은 검사대상(반도체)과 전기적으로 접촉되고, 하부 소켓(23)은 인쇄회로기판(300) 또는 반도체 검사장치에 전기적으로 접촉된다.
이러한 구조는 상부 소켓(22)과 검사대상이 최근접 접촉이 되는 부위이므로 상부 소켓(22)과 가장 근접한 소켓용 중간 PCB(24)에 캐패시터(36)를 위치시킨다. 이 경우, 캐패시터(36)와 검사대상이 가장 근접한 전기접촉이 가능므로, PI(Power Integrity) 특성 개선에 큰 효과를 얻어낼 수 있다.
도 12의 러버 소켓의 경우에도, 소켓용 중간 PCB(24)에 위치한 캐패시터(36)와 상부 소켓(22)간의 기구적 간섭을 피하기 위하여 도 9에서와 같은 간섭회피 홈 또는 간섭회피 구멍(40)을 적용시킨다.
상술한 바와 같은 제 1실시예에 따르면, 검사대상(예컨대, 반도체)을 검사하는 목적으로 사용되는 DUT PCB(300)의 PI(Power Integrity)특성 개선용 칩 형태의 캐패시터(36)와 검사대상(152) 사이의 패턴 길이를 최단거리로 설계하기 위하여 DUT PCB(300)의 상면에 캐패시터(36)를 장착하고, 캐패시터(36)과 테스트 소켓(140)과의 기구적인 간섭을 해결하기 위해 테스트 소켓(140)과 캐패시터(36)간의 간섭이 발생하는 부위를 홈 또는 구멍의 형태로 가공함으로써 캐패시터(36)와 테스트 소켓(140)이 기구적 간섭없이 최단거리로 설계 가능하게 된다.
(제 2실시예 설명)
도 13은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다. 도 14는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 확대하여 도시한 도면이다. 도 15는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 조립한 경우를 도시한 도면이다. 도 16은 중간 인쇄회로기판과 상부 소켓 및 하부 소켓이 조립된 경우의 평면도이다. 도 17은 도 13의 조립상태를 나타낸 평면도이다.
제 2실시예에서의 테스트 소켓은 인쇄회로기판(300)의 상면에 장착되는 하부 소켓(54), 하부 소켓(54)의 상면에 장착되는 중간 회로기판(50), 및 중간 회로기판(50)의 상면에 장착되는 상부 소켓(52)을 포함한다. 검사대상(예컨대, 반도체)(152)이 상부 소켓(52)의 상면에 장착된다.
바람직하게, 중간 회로기판(50)은 상부 소켓(52)의 사이즈에 비해 크다. 상부 소켓(52)이 중간 회로기판(50)의 상면의 중앙부에 장착된다. 그에 따라, 중간 회로기판(50)에는 여유 실장 공간이 형성되고, 여유 실장 공간에는 신호개선용 부품(56)이 실장된다.
통상적으로, 반도체를 검사하기 위한 장치의 구성에 있어 DUT PCB 설계시 충분한 신호개선용 부품을 사용하여 신호전달의 특성을 조절해야 한다. 그런데, 종래의 설계 방식에서는 DUT PCB의 공간의 한계로 인해 충분한 수량의 부품을 장착하지 못하였다.
그에 따라, 제 2실시예에서는 상부 소켓(52)보다 큰 사이즈의 중간 회로기판(50)을 추가하여 기존의 반도체 검사장치의 구조에서 부품실장에 필요한 공간이 부족한 문제를 해결하였다. 즉, 제 2실시예의 중간 회로기판(50)에는 DUT PCB(300)에서 공간이 부족하여 장착하지 못한 신호개선용 부품(56)들을 장착할 수 있다. 이러한 부품 장착공간 확대 효과를 통해 신호개선을 위한 부품의 개수를 종래의 구조보다 더 많이 장착할 수 있어 신호개선 효과를 더 높일 수 있다.
이와 더불어, 검사대상(152)(예컨대, 반도체)에 전달되는 신호의 특성을 최적화하기 위해 실장되는 부품들이 검사대상(152)과 최근접으로 배치될 수 있는 효과를 통하여 최근접 배치를 실현한다. 이에 의해, 신호의 특성을 더욱 좋게 할 수 있고, 종래의 DUT PCB설계 기술이 가지고 있는 최근접 배치의 한계성을 극복할 수 있다.
도 18은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 선로 설계 구조를 설명하기 위한 도면이다.
도 18에서, 하부 소켓(54)과 중간 회로기판(50)은 거의 동일한 사이즈를 갖는다. 하부 소켓(54)과 중간 회로기판(50)은 인쇄회로기판(300)보다는 작고 상부 소켓(52)보다는 큰 사이즈를 갖는다. 이와 같이 한 이유는 검사대상(152)인 반도체의 단자(152a)와 단자(152a) 사이가 나날이 좁아지는 파인 피치(Fine Pitch)를 대응하기 위해서이다. 점차 반도체의 단자와 단자 사이가 좁아지는 Fine Pitch(반도체 패키지의 크기를 줄이기 위하여 반도체의 단자와 단자 사이의 거리를 좁힌 반도체의 구성형식)를 시도하는 해당 산업의 특성상 DUT PCB의 제조기술이 한계에 이르렀다. 그에 따라, 좁은 간격으로 인하여 DUT PCB가 해결하기 힘든 설계 한계를 해결하기 위해, 검사대상(152)의 단자(152a)간의 간격이 좁은 구조에서 중간 회로기판(50)을 통해 넓게 변환되는 선로 설계 구조를 제시한 것이다. 이에 의해, DUT PCB의 설계가 용이하도록 간격이 좁은 반도체 단자의 간격을 늘려 배치할 수 있는 배선의 효과를 갖는다.
한편, 도 18에서, 하부 소켓(54)의 전도성 물질 선로(54a) 및 상부 소켓(52)의 전도성 물질 선로(52a)는 상호 동일한 수로 형성된다. 또한, 중간 회로기판(50)은 각각의 전도성 물질 선로(52a)(54a)의 수와 동일한 수의 신호 선로(50a)를 포함한다. 따라서, 전도성 물질 선로와 신호 선로간의 연결을 살펴보면, 상부 소켓(52)의 하나의 전도성 물질 선로(52a)와 중간 회로기판(50)의 하나의 신호 선로(50a) 및 하부 소켓(54)의 하나의 전도성 물질 선로(54a)가 상하 방향으로 서로 연결되어 인쇄회로기판(300)의 대응되는 신호 선로(300a)에 연결된다. 다시 말해서, 상부 소켓(52)은 검사대상(152)의 단자(152a)와 중간 회로기판(50)의 사이에 위치한다. 그에 따라, 검사대상(152)과 중간 회로기판(50)은 상부 소켓(52)의 탄성을 가지는 전도성 물질 선로(52a)를 통해 신호를 서로 전달한다. 하부 소켓(54)은 중간 회로기판(50)과 인쇄회로기판(300) 사이에 위치한다. 그에 따라, 중간 회로기판(50)과 인쇄회로기판(300)은 하부 소켓(54)의 탄성을 가지는 전도성 물질 선로(54a)를 통해 신호를 서로 전달한다.
여기서, 중간 회로기판(50)은 상부 소켓(52)과 하부 소켓(54) 사이에 위치하여 인쇄회로기판(300: DUT PCB)에서 검사대상(152)의 단자(152a)로 전달되는 신호의 경로를 구성한다.
이와 같이 중간 회로기판(50)을 통하여 신호개선용 부품(56)들을 검사대상(152)의 단자(152a)와 가장 근접되게 배치시킬 수 있으므로, 신호개선용 부품(56)이 갖는 본래의 기능을 발휘함에 더 큰 효과를 기대할 수 있다.
상술한 바와 같은 제 2실시예에 의하면, 종래의 DUT PCB에서 실장되는 신호개선용 부품의 공간부족 문제를 해결하고, Fine Pitch 반도체에 대응하는 DUT PCB의 설계시 제조공정의 문제점을 해결할 수 있다. 또한, 신호개선용 부품이 반도체단자와 근접배치가 가능하므로 반도체를 검사하는 공정장치의 신호개선 효과를 통해 보다 나은 반도체 검사환경을 실현할 수 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
4 : Power Layer PCB 5 : Signal Layer PCB
40 : 간섭회피 공간부 50 : 중간 회로기판
52 : 상부 소켓 54 : 하부 소켓
140 : 테스트 소켓 152 : 검사대상
300 : 인쇄회로기판

Claims (7)

  1. 인쇄회로기판, 및 상기 인쇄회로기판의 상면에 장착되어 검사대상과 상기 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
    상기 인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고,
    상기 테스트 소켓에는 상기 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되, 상기 간섭회피 공간부는 상기 캐패시터의 장착위치에 대향되는 위치에 형성되고,
    상기 캐패시터와 상기 테스트 소켓은 상기 간섭회피 공간부에 의해 서로 비접촉되는 것을 특징으로 하는 반도체 검사 장치.
  2. 청구항 1에 있어서,
    상기 간섭회피 공간부는 상기 테스트 소켓의 저면에 홈 형태로 형성된 것을 특징으로 하는 반도체 검사 장치.
  3. 청구항 1에 있어서,
    상기 간섭회피 공간부는 상기 테스트 소켓에 수직으로 천공된 구멍인 것을 특징으로 하는 반도체 검사 장치.
  4. 청구항 1 내지 청구항 3중의 어느 한 항에 있어서,
    상기 인쇄회로기판에는 신호선의 층간 이동을 위한 비아 홀이 형성되되, 상기 비아 홀은 상기 캐패시터가 장착된 상기 인쇄회로기판의 상면 및 저면을 관통하여 형성된 것을 특징으로 하는 반도체 검사 장치.
  5. 인쇄회로기판, 및 상기 인쇄회로기판의 상면에 장착되어 검사대상과 상기 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
    상기 테스트 소켓은, 상기 인쇄회로기판의 상면에 장착되는 하부 소켓; 상기 하부 소켓의 상면에 장착되는 중간 회로기판; 및 상기 중간 회로기판의 상면에 장착되는 상부 소켓;을 포함하고,
    상기 중간 회로기판은 상기 상부 소켓의 사이즈에 비해 크고 상기 중간 회로기판의 상면에는 상기 상부 소켓이 장착되고도 남는 여유 실장 공간이 형성되고, 상기 여유 실장 공간에는 신호개선용 부품이 실장되는 것을 특징으로 하는 반도체 검사 장치.
  6. 청구항 5에 있어서,
    상기 하부 소켓은 상기 인쇄회로기판보다는 작고 상기 상부 소켓보다는 큰 사이즈를 갖는 것을 특징으로 하는 반도체 검사 장치.
  7. 청구항 5 또는 청구항 6에 있어서,
    상기 하부 소켓 및 상기 상부 소켓은 각각 동일한 수의 전도성 물질 선로를 포함하고, 상기 중간 회로기판은 상기 전도성 물질 선로의 수와 동일한 수의 신호 선로를 포함하고,
    상기 상기 하부 소켓 및 상기 상부 소켓의 전도성 물질 선로 및 상기 신호 선로는 상하 방향으로 각각 하나씩 서로 연결되어 상기 인쇄회로기판의 대응되는 신호 선로에 연결되는 것을 특징으로 하는 반도체 검사 장치.
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