WO2012081864A2 - 반도체 검사 장치 - Google Patents

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Definitions

  • the present invention relates to a semiconductor inspection apparatus, and more particularly, to an apparatus capable of inspecting an inspection object such as a semiconductor using a test socket or the like.
  • test device When testing an electronic device which is a test target in a conventional semiconductor signal device or the like, a test device (DUT: Device Under Test) performs transmission and reception of signals through, for example, a test head or the like.
  • DUT Device Under Test
  • FIG. 1 is a diagram schematically showing the overall structure of a conventional test apparatus.
  • the test apparatus 100 includes a handler 150 for carrying the device under test 152, a test head 130 for executing a test on the device under test 152 carried by the handler 150, and a handler 150. And the main frame 110 for comprehensively controlling the operation of the test head 130.
  • the handler 150, the test head 130, and the main frame 110 are coupled to each other by the cable 120.
  • the test head 130 houses a plurality of pin electronics boards 134 in the box 132.
  • the pin electronic board 134 generates a test signal to be transmitted to the device under test 152 by an instruction from the main frame 110.
  • the pin electronic board 134 receives the processed test signal transmitted to the device under test 152 to evaluate the function and characteristics of the device under test 152.
  • test head 130 The upper surface of the test head 130 is mounted with a performance board 300 (which becomes a DUT PCB) equipped with a test socket 140.
  • the device under test 152 is electrically coupled with the test head 130 by being mounted to the test socket 140. This allows the test head 130 to transmit and receive electrical signals to the device under test 152.
  • FIG. 2 An example of a design method of a conventional semiconductor inspection printed circuit board (ie, a DUT PCB) is illustrated in FIG. 2.
  • a chip-shaped capacitor 36 is mounted on the bottom surface of the printed circuit board 300.
  • the power supply path is configured above the inspection object 152 such as a semiconductor.
  • reference numeral 21 is a conductive structure of the test socket 140.
  • 31 is a signaling via hole.
  • 32 is a via hole for device power supply.
  • 33 is a via hole for connecting the capacitor 36.
  • 34 is a via hole for tester power supply.
  • 35 is a power supply pattern.
  • 37 is an unnecessary via hole path.
  • the problem of the design structure of FIG. 2 is a long path between the via hole 32 and the capacitor 36 connected to the test socket 140.
  • an unwanted inductance exists due to the existence of a path of the unnecessary via hole 37 which is penetrated to the opposite side of the inspection object 152 and that is not used.
  • PI Power Integrity
  • FIG 3 is a view showing a configuration according to another example of a conventional design method of a semiconductor inspection printed circuit board.
  • the capacitor 36 is mounted on the bottom surface of the printed circuit board 300 and the power supply path is configured on the bottom side close to the capacitor 36.
  • the problem with the design structure of FIG. 3 is that a capacitor 36 is mounted on the bottom of the printed circuit board 300. For this reason, the path between the via hole 32 and the capacitor 36 connected to the test socket 140 is long. Then, there are paths other than the via hole paths necessary for the via hole 34 and the via hole 33, that is, the path 37 of the unnecessary via hole not used. As a result, unwanted inductance is present, which causes the PI (Power Integrity) characteristics and performance degradation.
  • PI Power Integrity
  • the upper surface of the DUT PCB needs a structure called a test socket 140 in which the structure of the contact line is elastic in order to create a signal connection path with an inspection object (eg, a semiconductor).
  • an inspection object eg, a semiconductor
  • test socket 140 since the test socket 140 is completely connected to the DUT PCB 300 as shown in FIG. 4, there is no space between the DUT PCB 300 and the test socket 140 to mount a separate component. none.
  • parts have to be mounted on the lower side of the DUT PCB 300. That is, in the semiconductor inspection environment, the parts to be disposed closest to the terminals of the inspection object (semiconductor) are disposed on the lower side of the DUT PCB 300. As a result, the terminals of the inspection object (semiconductor) and the components for improving the signal characteristics may have a length (L1 in FIG. 4), which is the sum of the path length of the test socket 140 and the length of the DUT PCB 300. As a result, the inspection environment has an unreasonable condition that becomes worse with higher frequencies.
  • the length of the line (L1: Inductor) interferes with the flow of the signal to attenuate the propagation gain of the signal.
  • the length L1 of the line is a factor that delays the time required for signal transmission and inhibits a quick response. That is, as the frequency used increases at the same inductor value, the resistance value due to the line length L1 also increases, and as the frequency increases, the signal transmission loss increases.
  • the present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide a semiconductor inspection apparatus in which components to be disposed closest to each other can be disposed closest to terminals to be inspected.
  • a semiconductor inspection apparatus includes a test socket mounted on a printed circuit board and an upper surface of the printed circuit board to form a signal connection path between an inspection object and the printed circuit board.
  • the semiconductor inspection device comprising:
  • a capacitor in the form of a chip is mounted on the upper surface of the printed circuit board, and an interference avoidance space part is formed in the test socket to avoid contact with the capacitor, but the interference avoidance space part is formed at a position opposite to the mounting position of the capacitor, the capacitor and the test socket. Are not in contact with each other by the interference avoiding space portion.
  • the interference avoidance space is a hole formed in the bottom of the test socket or drilled perpendicularly to the test socket.
  • a via hole for interlayer movement of the signal line is formed in the printed circuit board, and the via hole is formed through the top and bottom surfaces of the printed circuit board on which the capacitor is mounted.
  • a semiconductor inspection apparatus comprising a printed circuit board and a test socket mounted on an upper surface of the printed circuit board to form a signal connection path between the inspection object and the printed circuit board.
  • the test socket may include a lower socket mounted on an upper surface of the printed circuit board; An intermediate circuit board mounted on an upper surface of the lower socket; And an upper socket mounted on an upper surface of the intermediate circuit board, wherein the intermediate circuit board is larger than the size of the upper socket, and an upper mounting space is formed on the upper surface of the intermediate circuit board so that the upper socket is mounted.
  • the signal improving part is mounted in.
  • the lower socket is smaller than the printed circuit board and has a larger size than the upper socket.
  • the lower and upper sockets each include the same number of conductive material lines
  • the intermediate circuit board includes the same number of signal lines as the number of conductive material lines, and the conductive material lines and signals of the lower and upper sockets.
  • the lines are connected to each other one by one in the up and down direction and connected to corresponding signal lines of the printed circuit board.
  • the component is mounted on the DUT PCB, but the mechanical design structure of the test socket is changed so that mechanical interference with the mounted component does not occur. This enables the mounting of components that should be placed closest to the top of the DUT PCB, enabling innovative semiconductor test environments.
  • an intermediate PCB is implemented between the inspection object and the DUT PCB. This has the effect of increasing the mounting space of the signal improving parts used to optimize the signal for inspecting the inspection object.
  • the signal-improving part comprised between the lines which transmit a signal has the effect that the terminal of a test
  • FIG. 1 is a diagram schematically showing the overall structure of a conventional test apparatus.
  • FIG. 2 is a view showing a configuration according to an example of a design method of a conventional semiconductor inspection printed circuit board.
  • FIG. 3 is a view showing a configuration according to another example of a conventional design method of a semiconductor inspection printed circuit board.
  • FIG. 4 is a view schematically illustrating a connection state between a capacitor and a test socket of a bottom surface of a conventional printed circuit board for semiconductor inspection.
  • FIG. 5 is a view for explaining the main configuration of the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a first method of designing the printed circuit board illustrated in FIG. 5.
  • FIG. 7 is a diagram illustrating a second method of designing the printed circuit board illustrated in FIG. 5.
  • FIG. 8 is a view schematically illustrating a connection state between a capacitor and a test socket on an upper surface of a printed circuit board according to the first embodiment of the present invention.
  • FIG. 9 is a diagram for describing a method of securing an interference avoiding space part in a test socket illustrated in FIG. 5.
  • FIG. 10 is a diagram illustrating a test socket having an interference avoiding groove shown in FIG. 5 mounted on a printed circuit board.
  • FIG. 11 is a view illustrating a form in which an interference avoiding groove illustrated in FIG. 5 is converted into an open form and a test socket formed on the printed circuit board is mounted.
  • FIG. 12 is a diagram illustrating a case in which the test socket illustrated in FIG. 5 is in the form of a rubber socket.
  • FIG. 13 is a diagram for explaining a main configuration of a semiconductor inspection apparatus according to a second embodiment of the present invention.
  • FIG. 14 is an enlarged view of the intermediate printed circuit board and the upper and lower sockets of FIG. 13.
  • FIG. 15 illustrates a case in which the intermediate printed circuit board and the upper and lower sockets of FIG. 13 are assembled.
  • FIG. 16 is a plan view of an intermediate printed circuit board and an upper socket and a lower socket assembled
  • FIG. 17 is a plan view illustrating the assembled state of FIG. 13.
  • FIG. 18 is a view for explaining a line design structure of the semiconductor inspection apparatus according to the second embodiment of the present invention.
  • FIG. 5 is a view for explaining the main configuration of the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • the semiconductor inspection apparatus of the first embodiment includes a printed circuit board 300 and a test socket 140 mounted on an upper surface of the printed circuit board 300.
  • the test socket 140 forms a signal connection path between the inspection object 152 (semiconductor) and the printed circuit board 300.
  • the test socket 140 includes one or more conductive material lines 21 for transmitting a signal between the test object 152 and the printed circuit board 300.
  • the conductive material line 21 may be in any form as long as it has an electrical transmission path between the bottom and the top of the socket such as a rubber socket type and a spring-type pogo type.
  • the chip-shaped capacitor 36 is located on the bottom surface of the printed circuit board 300, but in the first embodiment of the present invention, it is located on the top surface of the printed circuit board 300.
  • the distance between the inspection object 152 and the capacitor 36 can be designed in the shortest distance.
  • the PI (Power Integrity) characteristics will be improved in comparison with the prior art.
  • the upper surface of the printed circuit board 300 refers to the surface facing the inspection object 152
  • the bottom surface refers to the surface existing in the opposite position opposite to the upper surface.
  • the signal supplied from the tester is transmitted to the test socket 140 through the signal via hole 31 and is supplied to the test object 152 through the conductive material line 21 of the test socket 140.
  • Power supplied from the tester is transferred to the power supply pattern 35 located on the upper side of the printed circuit board 300 through the power supply via hole 34, and the device power supply via the via hole 33 for capacitor connection. It is supplied to the inspection object 152 through the supply via hole 32 and the test socket 140.
  • the device power supply via hole 32 may be referred to as a socket connection via hole because the test socket 140 is used to connect to the printed circuit board 300.
  • a via hole 31 for interlayer movement of signal lines is formed in the printed circuit board 300, and the via hole 31 penetrates the top and bottom surfaces of the printed circuit board 300 on which the capacitor 36 is mounted. Is formed.
  • the test socket 140 is formed with an interference avoiding space 40 to avoid contact with the capacitor 36.
  • the interference avoidance space portion 40 is formed at a position opposite to the mounting position of the capacitor 36.
  • the capacitor 36 and the test socket 140 are contacted with each other by the interference avoidance space 40. That is, the test socket 140 has an interference avoidance space 40 to avoid mechanical interference with the capacitor 36 mounted on the upper surface of the printed circuit board 300.
  • a stub that is designed for the shortest distance pattern between the inspection object 152 and the capacitor 36 and is not used unlike the conventional design method in the via hole 33 and the via hole 32 can be used. ) Is greatly removed, which greatly improves the PI (Power Integrity) characteristics.
  • FIG. 6 is a diagram illustrating a first method of designing the printed circuit board illustrated in FIG. 5.
  • the printed circuit board 300 is designed by using a PCB bonding technique called BVH (Buried Via Hole).
  • BVH Buried Via Hole
  • PI Power Integrity
  • the design may be optimized to improve the PI (Power Integrity) characteristic. do.
  • the Power Layer PCB 4 has a very thin thickness.
  • the power layer PCB 4 is mainly designed as a power supply design structure, but includes a signal via hole 42 to transfer a signal supplied from the signal layer PCB 5 to the test socket 140.
  • the signal layer PCB 5 is designed to connect a signal supplied from a tester to the signal via hole 42 of the power layer PCB 4.
  • the signal layer PCB 5 includes a power supply via hole 34 so that the power supplied from the tester can be connected to the power supply via hole 41 configured in the power layer PCB 4.
  • FIG. 7 is a diagram illustrating a second method of designing the printed circuit board illustrated in FIG. 5.
  • FIG. 7 illustrates a method for removing unnecessary via paths 37 in a general structure other than a separated PCB layer structure.
  • the chip-shaped capacitor 36 is mounted on the upper surface of the printed circuit board 300, and the power supply pattern 35 is positioned on the upper end of the printed circuit board 300.
  • FIG. 7 shows that the capacitor 36, which is intended to be implemented in FIG. 6, is mounted on the upper surface of the printed circuit board 300 so that the connection path with the via hole 32 for connecting the test socket 140 can be designed in the shortest distance.
  • PI Power Integrity
  • FIG. 8 is a view schematically illustrating a connection state between a capacitor and a test socket on an upper surface of a printed circuit board according to the first embodiment of the present invention.
  • the chip-shaped capacitor 36 is mounted on the upper surface of the printed circuit board 300, the interference avoiding space in the portion of the bottom surface of the test socket 140 facing the capacitor 36
  • the part 40 is formed. Due to the interference avoidance space portion 40, the capacitor 36 and the test socket 140 are in contact with each other to avoid possible instrument interference.
  • the length L2 of the track is very short compared to the length L1 of the track of FIG. 4.
  • the longer the length of the line the greater the loss of signal transmission as the inspection environment becomes high frequency.
  • the length L2 of the line is very short compared to the length of the conventional line, it can be seen that the first embodiment of the present invention is very effective even if the use frequency is increased.
  • FIG. 9 is a diagram for describing a method of securing an interference avoiding space part in a test socket illustrated in FIG. 5. Since the interference avoidance space portion may appear in the form of a groove or a hole, the following interference avoidance grooves and interference avoidance holes use the same reference numerals as the interference avoidance space portion.
  • FIG. 9A illustrates a case in which a space is secured in the test socket 140
  • FIG. 9B illustrates a case in which a position where mechanical interference with the capacitor 36 occurs is opened.
  • an interference avoidance space 40 having a groove shape is formed on the bottom of the test socket 140.
  • the hole for vertically drilling the test socket 140 becomes the interference avoidance space 40.
  • FIG. 9 (a) has taken a space-saving processing method of slotting the test socket 140 in order to avoid mechanical interference between the capacitor 36 and the test socket 140 during assembly.
  • the space-saving processing method means a processing method that avoids mechanical interference by making a step or a layer or digging a groove.
  • FIG. 9 (b) has taken an open processing method of cutting open to the test socket 140 to avoid mechanical interference between the capacitor 36 and the test socket 140 during assembly.
  • the open type processing method means a processing method that completely removes the structure of the interference site in order to avoid instrument interference.
  • test socket is applicable to all the sockets used for the test including the Pogo method and the rubber method.
  • FIG. 10 is a diagram illustrating a test socket having an interference avoiding groove shown in FIG. 5 mounted on a printed circuit board.
  • FIG. 10 shows a process of assembling the test socket 140 and the printed circuit board 300 to which the space-saving processing method is applied, not the open type.
  • an interference avoiding groove 40 is formed at a position corresponding to the capacitor 36 on the printed circuit board 300 of the bottom surface of the test socket 140.
  • FIG. 11 is a view illustrating a form in which an interference avoiding groove illustrated in FIG. 5 is converted into an open form and a test socket formed on the printed circuit board is mounted.
  • FIG. 11 shows an assembly process of the test socket 140 and the printed circuit board 300 to which the open method is applied.
  • an interference avoiding hole 40 is formed at a position corresponding to the capacitor 36 on the printed circuit board 300 of the bottom surface of the test socket 140.
  • FIG. 12 is a diagram illustrating a case in which the test socket illustrated in FIG. 5 is in the form of a rubber socket.
  • FIG. 12 illustrates a configuration of a rubber socket for replacing a pogo socket.
  • the height adjustment PCB 24 is used in the middle.
  • the PCB was designed and the terminals used as the power supply were connected to the capacitor 36 in a pattern, thereby improving the PI (Power Integrity) characteristics.
  • the upper socket 22, the middle PCB 24, and the lower socket 23 are coupled in order.
  • the upper socket 22 is in electrical contact with the inspection object (semiconductor), and the lower socket 23 is in electrical contact with the printed circuit board 300 or the semiconductor inspection apparatus.
  • the capacitor 36 is positioned on the intermediate PCB 24 for the socket closest to the upper socket 22. In this case, since the electrical contact between the capacitor 36 and the inspection object is closest to each other, a great effect can be obtained in improving the PI (Power Integrity) characteristic.
  • the capacitor 36 is mounted on the upper surface of the DUT PCB 300 in order to design the pattern length between the 152 to the shortest distance, and the test socket to solve mechanical interference between the capacitor 36 and the test socket 140.
  • the capacitor 36 and the test socket 140 can be designed in the shortest distance without mechanical interference.
  • FIG. 13 is a diagram for explaining a main configuration of a semiconductor inspection apparatus according to a second embodiment of the present invention.
  • FIG. 14 is an enlarged view of the intermediate printed circuit board and the upper and lower sockets of FIG. 13.
  • FIG. 15 illustrates a case in which the intermediate printed circuit board and the upper and lower sockets of FIG. 13 are assembled.
  • FIG. 16 is a plan view of an intermediate printed circuit board and an upper socket and a lower socket assembled;
  • FIG. 17 is a plan view illustrating the assembled state of FIG. 13.
  • the test socket in the second embodiment includes a lower socket 54 mounted on the upper surface of the printed circuit board 300, an intermediate circuit board 50 mounted on the upper surface of the lower socket 54, and an intermediate circuit board 50. It includes an upper socket 52 mounted on the upper surface of the. An inspection object (eg, semiconductor) 152 is mounted on the upper surface of the upper socket 52.
  • the intermediate circuit board 50 is larger than the size of the upper socket 52.
  • the upper socket 52 is mounted at the center of the upper surface of the intermediate circuit board 50.
  • a spare mounting space is formed in the intermediate circuit board 50, and a signal improving component 56 is mounted in the spare mounting space.
  • the design of the DUT PCB should use enough signal-improving components to adjust the characteristics of the signal transmission.
  • the conventional design method due to the limited space of the DUT PCB, a sufficient number of components cannot be mounted.
  • an intermediate circuit board 50 having a size larger than that of the upper socket 52 is added to solve the problem of insufficient space for component mounting in the structure of the conventional semiconductor inspection apparatus. That is, the intermediate circuit board 50 of the second exemplary embodiment may be equipped with signal improving components 56 which cannot be mounted due to insufficient space in the DUT PCB 300. Through the expansion effect of the component mounting space, the number of components for signal improvement can be mounted more than that of the conventional structure, thereby enhancing the signal improvement effect.
  • the closest arrangement is realized through the effect that components mounted to optimize the characteristics of a signal transmitted to the inspection target 152 (eg, a semiconductor) may be disposed close to the inspection target 152.
  • a signal transmitted to the inspection target 152 eg, a semiconductor
  • the characteristics of the signal can be further improved, and the limitations of the closest arrangement of the conventional DUT PCB design technology can be overcome.
  • FIG. 18 is a view for explaining a line design structure of the semiconductor inspection apparatus according to the second embodiment of the present invention.
  • the lower socket 54 and the intermediate circuit board 50 have almost the same size.
  • the lower socket 54 and the intermediate circuit board 50 are smaller than the printed circuit board 300 and have a larger size than the upper socket 52.
  • the reason for doing this is to cope with the fine pitch in which the interval between the terminals 152a and 152a of the semiconductor which is the inspection object 152 becomes narrow. Due to the nature of the industry that attempts to fine pitch (semiconductor configuration of narrowing the distance between semiconductor terminals and terminals in order to reduce the size of semiconductor package), the manufacturing technology of DUT PCB is limited. Reached.
  • the line design structure is widely converted through the intermediate circuit board 50 in the narrow structure between the terminals 152a of the inspection object 152. It is presented. Thereby, the effect of the wiring which can arrange
  • the conductive material line 54a of the lower socket 54 and the conductive material line 52a of the upper socket 52 are formed in the same number.
  • the intermediate circuit board 50 includes the same number of signal lines 50a as the number of the respective conductive material lines 52a and 54a. Therefore, when looking at the connection between the conductive material line and the signal line, one conductive material line 52a of the upper socket 52 and one signal line 50a of the intermediate circuit board 50 and one of the lower socket 54 are described.
  • the conductive material lines 54a are connected to each other in the vertical direction and are connected to the corresponding signal lines 300a of the printed circuit board 300.
  • the upper socket 52 is positioned between the terminal 152a of the inspection object 152 and the intermediate circuit board 50.
  • the inspection object 152 and the intermediate circuit board 50 transmit signals to each other through the conductive material line 52a having the elasticity of the upper socket 52.
  • the lower socket 54 is positioned between the intermediate circuit board 50 and the printed circuit board 300. Accordingly, the intermediate circuit board 50 and the printed circuit board 300 transmit signals to each other through the conductive material line 54a having the elasticity of the lower socket 54.
  • the intermediate circuit board 50 is located between the upper socket 52 and the lower socket 54, the path of the signal transmitted from the printed circuit board 300 (DUT PCB) to the terminal 152a of the inspection object 152 Configure
  • the signal improving parts 56 may be arranged to be closest to the terminal 152a of the inspection object 152 through the intermediate circuit board 50, thus providing the original functions of the signal improving parts 56. You can expect a greater effect in the exercise.
  • the second embodiment it is possible to solve the problem of space shortage of the signal improving component mounted in the conventional DUT PCB, and to solve the problem of the manufacturing process when designing the DUT PCB corresponding to the fine pitch semiconductor.
  • the component for improving the signal can be disposed close to the semiconductor terminal, it is possible to realize a better semiconductor inspection environment through the signal improvement effect of the process device for inspecting the semiconductor.
  • the present invention is not limited only to the above-described embodiment, but can be modified and modified within the scope not departing from the gist of the present invention, the technical idea to which such modifications and variations are also applied to the claims Must see

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Abstract

최근접으로 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치될 수 있도록 한 반도체 검사 장치를 제시한다. 제시된 장치는 인쇄회로기판 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에서, 인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고, 테스트 소켓에는 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되 간섭회피 공간부는 캐패시터의 장착위치에 대향되는 위치에 형성되고, 캐패시터와 테스트 소켓은 간섭회피 공간부에 의해 서로 비접촉된다. 종래의 방식과 다르게 DUT PCB상측에 부품을 장착하되 그 장착된 부품과 기구적인 간섭이 발생하지 않도록 테스트 소켓의 기구설계 구조를 변경함으로써, DUT PCB 상측에 최근접 배치가 되어야 할 부품의 장착이 가능하게 하여 반도체 테스트 환경을 혁신적으로 개선할 수 있게 된다. 한편, 검사대상과 DUT PCB 사이에 중간 PCB를 구현함으로써 검사대상을 검사하기 위한 신호를 최적화하기 위해 사용되는 신호개선용 부품들의 장착공간이 늘어나는 효과가 있다.또한, 신호를 전달하는 선로 사이에 구성되는 신호개선용 부품이 검사대상의 단자와 최근접 배치가 용이한 효과를 갖는다.

Description

반도체 검사 장치
본 발명은 반도체 검사 장치에 관한 것으로, 보다 상세하게는 반도체와 같은 검사대상을 테스트 소켓 등을 이용하여 검사할 수 있는 장치에 관한 것이다.
종래 반도체 신호 장치 등에서 시험 대상이 되는 전자 디바이스를 시험하는 경우, 시험 장치(DUT : Device Under Test)는 예를 들면 테스트 헤드 등을 매개로 하여 신호의 송수신을 행한다.
도 1은 종래 시험장치의 전체적인 구조를 모식적으로 나타낸 도면이다.
시험장치(100)는 피시험 디바이스(152)를 반송하는 핸들러(150), 핸들러(150)에 의해 반송된 피시험 디바이스(152)에 대해서 시험을 실행하는 테스트 헤드(130), 및 핸들러(150) 및 테스트 헤드(130)의 동작을 종합적으로 제어하는 메인 프레임(110)을 포함한다. 핸들러(150)와 테스트 헤드(130) 및 메인 프레임(110)은 케이블(120)에 의해 서로 결합된다.
테스트 헤드(130)는 박스(132)에 복수의 핀 전자 보드(pin electronics board)(134)를 수용한다. 핀 전자 보드(134)는 메인 프레임(110)으로부터의 지시에 의해 피시험 디바이스(152)에 송신하는 시험 신호를 발생한다. 핀 전자 보드(134)는 피시험 디바이스(152)에 송신되어 처리된 시험신호를 수신해서 피시험 디바이스(152)의 기능 및 특성을 평가한다.
테스트 헤드(130)의 위면에는 테스트 소켓(140)을 장비한 퍼포먼스 보드(300 : DUT PCB가 됨)가 장착된다. 피시험 디바이스(152)는 테스트 소켓(140)에 장착되는 것에 의해 테스트 헤드(130)와 전기적으로 결합된다. 이에 의해 테스트 헤드(130)는 피시험 디바이스(152)에 대하여 전기신호를 송신 및 수신할 수 있다.
이와 같이 종래 반도체 검사용 인쇄회로기판(즉, DUT PCB)의 설계방식의 일 예를 살펴보면 도 2와 같다. 칩 형태의 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착된다. 전원공급 경로는 반도체와 같은 검사대상(152)과 가까운 상측에 구성된다. 도 2에서, 참조부호 21은 테스트 소켓(140)의 전도성 구조물이다. 31은 신호전달 비아 홀(via)이다. 32는 디바이스 전원공급용 비아 홀이다. 33은 캐패시터(36) 연결용 비아 홀이다. 34는 테스터 전원공급용 비아 홀이다. 35는 전원 패턴이다. 37은 불필요한 비아 홀 경로이다.
도 2의 설계구조의 문제점은 테스트 소켓(140)과 연결되는 비아 홀(32)과 캐패시터(36)사이의 경로가 길다. 그리고, 검사대상(152)과 반대편으로 관통된 즉, 사용하지 않는 불필요한 비아 홀(37)의 경로가 존재함으로 인해 원치 않는 인덕턴스가 존재한다. 그에 따라, PI(Power Integrity)특성 및 성능저하의 원인이 된다.
도 3은 종래 반도체 검사용 인쇄회로기판의 설계방식의 다른 예에 따른 구성을 나타낸 도면이다. 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착되고 전원공급 경로는 캐패시터(36)와 가까운 밑면 측에 구성된다.
도 3의 설계구조의 문제점은 캐패시터(36)가 인쇄회로기판(300)의 저면에 장착된다. 이러한 이유로 인해 테스트 소켓(140)에 연결되는 비아 홀(32)과 캐패시터(36)사이의 경로가 길다. 그리고, 비아 홀(34)과 비아 홀(33)에서 필요한 비아 홀 경로 이외의 경로 즉, 사용하지 않는 불필요한 비아 홀의 경로(37)가 존재한다. 그에 따라, 원치 않는 인덕턴스가 존재하여 PI(Power Integrity)특성 및 성능저하의 원인이 된다.
다시 말해서, 종래의 DUT PCB의 설계에 있어서, DUT PCB 상측면은 검사대상(예컨대, 반도체)과의 신호연결 경로를 만들어주기 위해 접촉 선로의 구조가 탄성을 가지는 테스트 소켓(140)이라는 구조물이 필요하다.
종래에는 도 4에서와 같이 테스트 소켓(140)이 DUT PCB(300)에 완전 밀착되어 연결되기 때문에, DUT PCB(300)와 테스트 소켓(140) 사이에는 공간이 전혀 없어서 별도의 부품을 장착시킬 수 없다.
따라서, 종래에는 DUT PCB(300)의 하측면에 부품이 장착될 수 밖에 없었다. 즉, 반도체 검사환경에 있어 검사대상물(반도체)의 단자와 가장 근접하게 배치되어야 할 부품들이 DUT PCB(300)의 하측면에 배치되었다. 이로 인해, 검사대상물(반도체)의 단자와 신호특성 개선용 부품들은 테스트 소켓(140)의 두께 만큼의 경로 길이 및 DUT PCB(300)의 두께 만큼의 길이를 합산한 길이(도 4에서 L1)로 인해 검사환경이 고주파로 갈수록 열악해지는 불합리한 조건을 갖게 되었다.
도 4에서, 선로의 길이(L1 : Inductor)는 신호의 흐름을 방해하여 신호의 전달 이득을 감쇄시킨다. 또한, 선로의 길이(L1)는 신호전달에 걸리는 시간을 지연시켜 빠른 응답을 저해하는 요소가 된다. 즉, 동일한 인덕터 값에서 사용주파수가 올라가면 선로 길이(L1)에 의한 저항값도 상승하여 주파수가 높아질수록 신호전달 손실은 커지게 된다.
날로 반도체의 사용주파수는 높아지는 가운데 검사환경을 개선하기 위해서는 최근접 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치되기 위해서는 DUT PCB상측에 배치될 수 밖에 없는 상황이다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 최근접으로 배치되어야 할 부품들이 검사대상의 단자들과 가장 가깝게 배치될 수 있도록 한 반도체 검사 장치를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 반도체 검사 장치는, 인쇄회로기판, 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고, 테스트 소켓에는 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되 간섭회피 공간부는 캐패시터의 장착위치에 대향되는 위치에 형성되고, 캐패시터와 테스트 소켓은 간섭회피 공간부에 의해 서로 비접촉된다.
바람직하게, 간섭회피 공간부는 테스트 소켓의 저면에 홈 형태로 형성되거나 테스트 소켓에 수직으로 천공된 구멍이다.
인쇄회로기판에는 신호선의 층간 이동을 위한 비아 홀이 형성되되, 비아 홀은 캐패시터가 장착된 인쇄회로기판의 상면 및 저면을 관통하여 형성된다.
본 발명의 다른 실시양태에 따른 반도체 검사 장치는, 인쇄회로기판, 및 인쇄회로기판의 상면에 장착되어 검사대상과 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
테스트 소켓은, 인쇄회로기판의 상면에 장착되는 하부 소켓; 하부 소켓의 상면에 장착되는 중간 회로기판; 및 중간 회로기판의 상면에 장착되는 상부 소켓;을 포함하고, 중간 회로기판은 상부 소켓의 사이즈에 비해 크고 중간 회로기판의 상면에는 상부 소켓이 장착되고도 남는 여유 실장 공간이 형성되고, 여유 실장 공간에는 신호개선용 부품이 실장된다.
바람직하게, 하부 소켓은 인쇄회로기판보다는 작고 상부 소켓보다는 큰 사이즈를 갖는다.
또한, 하부 소켓 및 상부 소켓은 각각 동일한 수의 전도성 물질 선로를 포함하고, 중간 회로기판은 전도성 물질 선로의 수와 동일한 수의 신호 선로를 포함하고, 상기 하부 소켓 및 상부 소켓의 전도성 물질 선로 및 신호 선로는 상하 방향으로 각각 하나씩 서로 연결되어 인쇄회로기판의 대응되는 신호 선로에 연결된다.
이러한 구성의 본 발명에 따르면, 종래의 방식과 다르게 DUT PCB상측에 부품을 장착하되 그 장착된 부품과 기구적인 간섭이 발생하지 않도록 테스트 소켓의 기구설계 구조를 변경한다. 이에 의해, DUT PCB 상측에 최근접 배치가 되어야 할 부품의 장착이 가능하게 하여 반도체 테스트 환경을 혁신적으로 개선할 수 있게 된다.
한편, 검사대상과 DUT PCB 사이에 중간 PCB를 구현한다. 이는 검사대상을 검사하기 위한 신호를 최적화하기 위해 사용되는 신호개선용 부품들의 장착공간이 늘어나는 효과가 있다.
또한, 신호를 전달하는 선로 사이에 구성되는 신호개선용 부품이 검사대상의 단자와 최근접 배치가 용이한 효과를 갖는다.
검사대상의 단자와 단자 사이가 날로 좁아지는 파인 피치(Fine Pitch)를 대응하기 위한 DUT PCB의 설계가 용이하도록 간격이 좁은 검사대상의 단자의 간격을 늘려 배치할 수 있는 배선의 효과를 갖는다.
도 1은 종래 시험장치의 전체적인 구조를 모식적으로 나타낸 도면이다.
도 2는 종래 반도체 검사용 인쇄회로기판의 설계방식의 일 예에 따른 구성을 나타낸 도면이다.
도 3은 종래 반도체 검사용 인쇄회로기판의 설계방식의 다른 예에 따른 구성을 나타낸 도면이다.
도 4는 종래 반도체 검사용 인쇄회로기판 저면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
도 5는 본 발명의 제 1실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 인쇄회로기판을 설계하는 제 1방식을 나타낸 도면이다.
도 7은 도 5에 도시된 인쇄회로기판을 설계하는 제 2방식을 나타낸 도면이다.
도 8은 본 발명의 제 1실시예에 의한 인쇄회로기판 상면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
도 9는 도 5에 도시된 테스트 소켓에 간섭회피 공간부를 확보한 방식을 설명하기 위한 도면이다.
도 10은 도 5에 도시된 간섭회피 홈을 확보한 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 11은 도 5에 도시된 간섭회피 홈이 개방형태로 변환되어 헝성된 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 12는 도 5에 도시된 테스트 소켓을 러버 소켓의 형태로 한 경우를 도시한 도면이다.
도 13은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
도 14는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 확대하여 도시한 도면이다.
도 15는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 조립한 경우를 도시한 도면이다.
도 16은 중간 인쇄회로기판과 상부 소켓 및 하부 소켓이 조립된 경우의 평면도이다.
도 17은 도 13의 조립상태를 나타낸 평면도이다.
도 18은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 선로 설계 구조를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 검사 장치에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(제 1실시예 설명)
도 5는 본 발명의 제 1실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다.
제 1실시예의 반도체 검사 장치는 인쇄회로기판(300), 및 인쇄회로기판(300)의 상면에 장착된 테스트 소켓(140)을 포함한다.
테스트 소켓(140)은 검사대상(152; 반도체)과 인쇄회로기판(300)과의 신호연결 경로를 형성한다. 테스트 소켓(140)은 검사대상(152)과 인쇄회로기판(300) 사이에서 신호를 전달해 주는 하나 이상의 전도성 물질 선로(21)를 갖춘다. 여기서, 전도성 물질 선로(21)는 예를 들어 러버 소켓 타입(Rubber Socket Type)과 스프링 구조의 포고 타입(Pogo Type) 등 소켓의 저면과 상면의 전기 전달 경로를 가지는 형태이면 어떠한 형태라도 무방하다.
종래의 DUT PCB설계에 있어 칩 형태의 캐패시터(36)는 인쇄회로기판(300)의 저면에 위치하였으나, 본 발명의 제 1실시예에서는 인쇄회로기판(300)의 상면에 위치한다. 이에 의해, 검사대상(152)과 캐패시터(36)와의 거리를 최단거리로 설계할 수 있다. 그에 따라, 종래에 비해 PI(Power Integrity)특성을 혁신적으로 개선하게 된다. 여기서, 인쇄회로기판(300)의 상면은 검사대상(152)과 마주보는 면을 의미하고, 저면은 그 상면과 대향되는 반대위치에 존재하는 면을 의미한다.
테스터로부터 공급되는 신호는 신호 비아 홀(31)을 통해 테스트 소켓(140)에 전달되고, 테스트 소켓(140)의 전도성 물질 선로(21)를 통해 검사대상(152)에 공급된다.
테스터에서 공급되는 전원은 전원공급용 비아 홀(34)을 통해 인쇄회로기판(300)의 상측에 위치한 전원 공급용 패턴(35)으로 전달되고, 캐패시터 연결용 비아 홀(33)을 경유하여 디바이스 전원공급용 비아 홀(32) 및 테스트 소켓(140)을 통해 검사대상(152)에 공급된다. 디바이스 전원공급용 비아 홀(32)은 테스트 소켓(140)이 인쇄회로기판(300)과의 연결을 위해 사용되므로 소켓 연결용 비아 홀이라고 하여도 무방하다.
이와 같이 인쇄회로기판(300)에는 신호선의 층간 이동을 위한 비아 홀(31)이 형성되고, 그 비아 홀(31)은 캐패시터(36)가 장착된 인쇄회로기판(300)의 상면 및 저면을 관통하여 형성된다.
테스트 소켓(140)에는 캐패시터(36)와의 접촉을 회피하는 간섭회피 공간부(40)가 형성된다. 간섭회피 공간부(40)는 캐패시터(36)의 장착위치에 대향되는 위치에 형성된다. 캐패시터(36)와 테스트 소켓(140)은 간섭회피 공간부(40)에 의해 서로 비접촉된다. 즉, 테스트 소켓(140)은 인쇄회로기판(300)의 상면에 장착된 캐패시터(36)와 기구적 간섭을 피하기 위하여 간섭회피 공간부(40)를 갖춘다.
한편, 조립이 완료되면 종래처럼 검사대상(152)에 기구적인 간섭을 전혀 주지 않게 된다.
상술한 제 1실시예는 검사대상(152)과 캐패시터(36)와의 최단거리 패턴 설계가 가능하고, 비아 홀(33)과 비아 홀(32)에서 종래의 설계방식과 달리 사용하지 않는 스터브(Stub)가 제거되므로, PI(Power Integrity)특성 개선에 큰 도움을 준다.
도 6은 도 5에 도시된 인쇄회로기판을 설계하는 제 1방식을 나타낸 도면이다.
종래의 방식과 다른 점은 Power Layer PCB(4)와 Signal Layer PCB(5)를 분리하여 설계 후 BVH(Buried Via Hole)라는 PCB접합 기술방법을 사용하여 인쇄회로기판(300)을 설계하였다는 점이다. BVH(Buried Via Hole)는 다층 PCB에서 PCB를 관통하지 않고 2층 이상의 도체공간을 접속하는 도금 스루홀(through hole)에 의한 전기 접속부를 의미한다. 이로 인해, 불필요한 비아 경로없이 전원이 공급되어 PI(Power Integrity)특성을 개선시킨다.
여기서, Power Layer PCB(4)에는 테스트 소켓(140)과 연결되는 비아 홀(32)과 최단거리 근접한 위치 상단에 캐패시터(36)가 위치하므로, PI(Power Integrity) 특성개선에 최적화 설계를 가능하게 한다. 또한, Power Layer PCB(4)는 매우 얇은 두께를 갖는다.
Power Layer PCB(4)는 주로 전원을 공급하는 설계구조로 설계되었으나, Signal Layer PCB(5)에서 공급된 신호를 테스트 소켓(140)에 전달하기 위해 신호 비아 홀(42)을 포함한다.
Signal Layer PCB(5)는 테스터(Tester)에서 공급되는 신호를 Power Layer PCB(4)의 신호 비아 홀(42)에 연결될 수 있도록 설계되었다. Signal Layer PCB(5)는 테스터에서 공급되는 전원을 Power Layer PCB(4)에 구성된 전원공급 비아 홀(41)에 연결할 수 있도록 전원공급용 비아 홀(34)을 포함한다.
도 7은 도 5에 도시된 인쇄회로기판을 설계하는 제 2방식을 나타낸 도면이다. 도 7은 분리된 PCB Layer 구조가 아닌 일반적인 구조에서 불필요한 비아 경로(37)를 제거하는 방법을 제시하였다.
도 7을 도 6과 비교하여 보면, 칩 형태의 캐패시터(36)가 인쇄회로기판(300)의 상면에 장착되고, 전원 패턴(35)이 인쇄회로기판(300)의 상단에 위치하는 것은 도 6과 동일하지만, 불필요한 비아 경로를 제거하는 방법으로서 백드릴(Back Drill) 방식하여 스터브 비아(stub via)를 절단하였다는 점이 차이난다.
이에 의해, 도 7은 도 6에서 구현하려는 목적인 캐패시터(36)를 인쇄회로기판(300)의 상면에 장착하여 테스트 소켓(140) 연결용 비아 홀(32)과의 결선 경로가 최단거리로 설계 가능하여 PI(Power Integrity)개선에 혁신적인 효과를 얻어낼 수 있다.
또한, 도 7에 의해서는 종래의 방식에서 캐패시터(36) 연결 비아 홀과 테스트 소켓 연결 비아 홀에서 만들어지는 불필요한 비아의 경로(37)를 백드릴 방식으로 제거함으로써, 종래의 방식에서의 불필요한 인덕턴스의 치명적인 악영향을 제거하는 효과를 통해 PI(Power Integrity) 특성개선의 목적을 달성할 수 있다.
도 8은 본 발명의 제 1실시예에 의한 인쇄회로기판 상면의 캐패시터와 테스트 소켓간의 연결상태를 개략적으로 도시한 도면이다.
본 발명의 제 1실시예에 의하면, 인쇄회로기판(300)의 상면에 칩 형태의 캐패시터(36)가 장착되고, 테스트 소켓(140)의 저면중에서 캐패시터(36)에 대향되는 부위에 간섭회피 공간부(40)가 형성되어 있다. 간섭회피 공간부(40)로 인해 캐패시터(36)와 테스트 소켓(140)은 서로 비접촉되어 발생가능한 기구간섭을 피하게 된다.
특히, 도 8에서는 선로의 길이(L2)가 도 4의 선로의 길이(L1)에 비해 매우 짧은 것을 알 수 있다. 앞서 설명하였듯이, 선로의 길이가 길면 검사환경이 고주파로 갈수록 신호전달 손실이 커지게 된다. 그런데, 본 발명의 제 1실시예는 선로의 길이(L2)가 종래의 선로의 길이에 비해 매우 짧으므로 사용주파수가 높아지더라도 매우 효과적임을 알 수 있다.
도 9는 도 5에 도시된 테스트 소켓에 간섭회피 공간부를 확보한 방식을 설명하기 위한 도면이다. 간섭회피 공간부는 홈 또는 구멍의 형태로 나타날 수 있으므로, 이하의 간섭회피 홈 및 간섭회피 구멍은 간섭회피 공간부와 동일한 참조부호를 사용한다.
도 9의 (a)는 테스트 소켓(140)에 공간을 확보한 경우를 도시하였고, 도 9의 (b)는 캐패시터(36)와 기구적 간섭이 발생하는 위치를 개방시킨 경우를 도시하였다. 다시 말해서, 도 9의 (a)에서는 테스트 소켓(140)의 저면에 홈 형태의 간섭회피 공간부(40)를 형성하였다. 도 9의 (b)에서는 테스트 소켓(140)을 수직으로 천공하는 구멍이 간섭회피 공간부(40)가 된다.
이와 같이, 도 9의 (a)는 조립시 캐패시터(36)와 테스트 소켓(140)간의 기구적인 간섭을 피할 수 있도록 하기 위해 테스트 소켓(140)에 홈을 파는 공간확보 가공 방식을 취하였다. 여기서, 공간확보 가공방식이라 함은 계단식 또는 층을 만들거나 홈을 파서 기구적 간섭을 피하는 가공방식을 의미한다. 도 9의 (b)는 조립시 캐패시터(36)와 테스트 소켓(140)간의 기구적인 간섭을 피할 수 있도록 하기 위해 테스트 소켓(140)에 개방형으로 절개해 내는 개방형 가공방식을 취하였다. 여기서, 개방형 가공방식이라 함은 기구간섭을 피하기 위하여 간섭부위의 구조물을 제거하여 완전히 노출시키는 가공방식을 의미한다.
한편, 이와 같은 테스트 소켓은 포고(Pogo) 방식과 러버(Rubber) 방식을 포함한 테스트에 사용되는 모든 소켓에 적용가능하다.
도 10은 도 5에 도시된 간섭회피 홈을 확보한 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 10은 개방형이 아닌 공간확보용 가공방식이 적용된 테스트 소켓(140)과 인쇄회로기판(300)과의 조립과정을 보여준다. 도 10에서는 테스트 소켓(140)의 저면중 인쇄회로기판(300)상의 캐패시터(36)와 대응되는 위치에 간섭회피 홈(40)이 형성되었다.
도 11은 도 5에 도시된 간섭회피 홈이 개방형태로 변환되어 헝성된 테스트 소켓이 인쇄회로기판에 장착되는 형태를 도시한 도면이다.
도 11은 개방형 방식이 적용된 테스트 소켓(140)과 인쇄회로기판(300)과의 조립과정을 보여준다. 도 11에서는 테스트 소켓(140)의 저면중 인쇄회로기판(300)상의 캐패시터(36)와 대응되는 위치에 간섭회피 구멍(40)이 형성되었다.
도 12는 도 5에 도시된 테스트 소켓을 러버 소켓의 형태로 한 경우를 도시한 도면이다.
도 12는 포고 소켓(Pogo Socket) 대체용 러버 소켓(Rubber Socket)의 구성방식을 보여준다.
포고 소켓에 사용되는 포고 핀(Pogo Pin)의 길이가 길어 접촉면과의 높이 조절을 위하여 러버 소켓으로 대체한 경우, 중간에 높이 조절용 PCB(24)가 사용된다. 중간 PCB(24)에 칩 형태의 캐패시터(36)가 부착될 수 있도록, PCB를 설계하고 전원으로 사용되는 단자를 캐패시터(36)와 패턴으로 연결하여, PI(Power Integrity)특성을 개선하였다.
도 12의 경우, 상부 소켓(22), 중간 PCB(24), 및 하부 소켓(23)이 순서대로 결합된다. 상부 소켓(22)은 검사대상(반도체)과 전기적으로 접촉되고, 하부 소켓(23)은 인쇄회로기판(300) 또는 반도체 검사장치에 전기적으로 접촉된다.
이러한 구조는 상부 소켓(22)과 검사대상이 최근접 접촉이 되는 부위이므로 상부 소켓(22)과 가장 근접한 소켓용 중간 PCB(24)에 캐패시터(36)를 위치시킨다. 이 경우, 캐패시터(36)와 검사대상이 가장 근접한 전기접촉이 가능므로, PI(Power Integrity) 특성 개선에 큰 효과를 얻어낼 수 있다.
도 12의 러버 소켓의 경우에도, 소켓용 중간 PCB(24)에 위치한 캐패시터(36)와 상부 소켓(22)간의 기구적 간섭을 피하기 위하여 도 9에서와 같은 간섭회피 홈 또는 간섭회피 구멍(40)을 적용시킨다.
상술한 바와 같은 제 1실시예에 따르면, 검사대상(예컨대, 반도체)을 검사하는 목적으로 사용되는 DUT PCB(300)의 PI(Power Integrity)특성 개선용 칩 형태의 캐패시터(36)와 검사대상(152) 사이의 패턴 길이를 최단거리로 설계하기 위하여 DUT PCB(300)의 상면에 캐패시터(36)를 장착하고, 캐패시터(36)과 테스트 소켓(140)과의 기구적인 간섭을 해결하기 위해 테스트 소켓(140)과 캐패시터(36)간의 간섭이 발생하는 부위를 홈 또는 구멍의 형태로 가공함으로써 캐패시터(36)와 테스트 소켓(140)이 기구적 간섭없이 최단거리로 설계 가능하게 된다.
(제 2실시예 설명)
도 13은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 주요 구성을 설명하기 위한 도면이다. 도 14는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 확대하여 도시한 도면이다. 도 15는 도 13에 도시된 중간 인쇄회로기판과 상부 소켓 및 하부 소켓을 조립한 경우를 도시한 도면이다. 도 16은 중간 인쇄회로기판과 상부 소켓 및 하부 소켓이 조립된 경우의 평면도이다. 도 17은 도 13의 조립상태를 나타낸 평면도이다.
제 2실시예에서의 테스트 소켓은 인쇄회로기판(300)의 상면에 장착되는 하부 소켓(54), 하부 소켓(54)의 상면에 장착되는 중간 회로기판(50), 및 중간 회로기판(50)의 상면에 장착되는 상부 소켓(52)을 포함한다. 검사대상(예컨대, 반도체)(152)이 상부 소켓(52)의 상면에 장착된다.
바람직하게, 중간 회로기판(50)은 상부 소켓(52)의 사이즈에 비해 크다. 상부 소켓(52)이 중간 회로기판(50)의 상면의 중앙부에 장착된다. 그에 따라, 중간 회로기판(50)에는 여유 실장 공간이 형성되고, 여유 실장 공간에는 신호개선용 부품(56)이 실장된다.
통상적으로, 반도체를 검사하기 위한 장치의 구성에 있어 DUT PCB 설계시 충분한 신호개선용 부품을 사용하여 신호전달의 특성을 조절해야 한다. 그런데, 종래의 설계 방식에서는 DUT PCB의 공간의 한계로 인해 충분한 수량의 부품을 장착하지 못하였다.
그에 따라, 제 2실시예에서는 상부 소켓(52)보다 큰 사이즈의 중간 회로기판(50)을 추가하여 기존의 반도체 검사장치의 구조에서 부품실장에 필요한 공간이 부족한 문제를 해결하였다. 즉, 제 2실시예의 중간 회로기판(50)에는 DUT PCB(300)에서 공간이 부족하여 장착하지 못한 신호개선용 부품(56)들을 장착할 수 있다. 이러한 부품 장착공간 확대 효과를 통해 신호개선을 위한 부품의 개수를 종래의 구조보다 더 많이 장착할 수 있어 신호개선 효과를 더 높일 수 있다.
이와 더불어, 검사대상(152)(예컨대, 반도체)에 전달되는 신호의 특성을 최적화하기 위해 실장되는 부품들이 검사대상(152)과 최근접으로 배치될 수 있는 효과를 통하여 최근접 배치를 실현한다. 이에 의해, 신호의 특성을 더욱 좋게 할 수 있고, 종래의 DUT PCB설계 기술이 가지고 있는 최근접 배치의 한계성을 극복할 수 있다.
도 18은 본 발명의 제 2실시예에 따른 반도체 검사 장치의 선로 설계 구조를 설명하기 위한 도면이다.
도 18에서, 하부 소켓(54)과 중간 회로기판(50)은 거의 동일한 사이즈를 갖는다. 하부 소켓(54)과 중간 회로기판(50)은 인쇄회로기판(300)보다는 작고 상부 소켓(52)보다는 큰 사이즈를 갖는다. 이와 같이 하는 이유는 검사대상(152)인 반도체의 단자(152a)와 단자(152a) 사이가 나날이 좁아지는 파인 피치(Fine Pitch)를 대응하기 위해서이다. 점차 반도체의 단자와 단자 사이가 좁아지는 Fine Pitch(반도체 패키지의 크기를 줄이기 위하여 반도체의 단자와 단자 사이의 거리를 좁힌 반도체의 구성형식)를 시도하는 해당 산업의 특성상 DUT PCB의 제조기술이 한계에 이르렀다. 그에 따라, 좁은 간격으로 인하여 DUT PCB가 해결하기 힘든 설계 한계를 해결하기 위해, 검사대상(152)의 단자(152a)간의 간격이 좁은 구조에서 중간 회로기판(50)을 통해 넓게 변환되는 선로 설계 구조를 제시한 것이다. 이에 의해, DUT PCB의 설계가 용이하도록 간격이 좁은 반도체 단자의 간격을 늘려 배치할 수 있는 배선의 효과를 갖는다.
한편, 도 18에서, 하부 소켓(54)의 전도성 물질 선로(54a) 및 상부 소켓(52)의 전도성 물질 선로(52a)는 상호 동일한 수로 형성된다. 또한, 중간 회로기판(50)은 각각의 전도성 물질 선로(52a)(54a)의 수와 동일한 수의 신호 선로(50a)를 포함한다. 따라서, 전도성 물질 선로와 신호 선로간의 연결을 살펴보면, 상부 소켓(52)의 하나의 전도성 물질 선로(52a)와 중간 회로기판(50)의 하나의 신호 선로(50a) 및 하부 소켓(54)의 하나의 전도성 물질 선로(54a)가 상하 방향으로 서로 연결되어 인쇄회로기판(300)의 대응되는 신호 선로(300a)에 연결된다. 다시 말해서, 상부 소켓(52)은 검사대상(152)의 단자(152a)와 중간 회로기판(50)의 사이에 위치한다. 그에 따라, 검사대상(152)과 중간 회로기판(50)은 상부 소켓(52)의 탄성을 가지는 전도성 물질 선로(52a)를 통해 신호를 서로 전달한다. 하부 소켓(54)은 중간 회로기판(50)과 인쇄회로기판(300) 사이에 위치한다. 그에 따라, 중간 회로기판(50)과 인쇄회로기판(300)은 하부 소켓(54)의 탄성을 가지는 전도성 물질 선로(54a)를 통해 신호를 서로 전달한다.
여기서, 중간 회로기판(50)은 상부 소켓(52)과 하부 소켓(54) 사이에 위치하여 인쇄회로기판(300: DUT PCB)에서 검사대상(152)의 단자(152a)로 전달되는 신호의 경로를 구성한다.
이와 같이 중간 회로기판(50)을 통하여 신호개선용 부품(56)들을 검사대상(152)의 단자(152a)와 가장 근접되게 배치시킬 수 있으므로, 신호개선용 부품(56)이 갖는 본래의 기능을 발휘함에 더 큰 효과를 기대할 수 있다.
상술한 바와 같은 제 2실시예에 의하면, 종래의 DUT PCB에서 실장되는 신호개선용 부품의 공간부족 문제를 해결하고, Fine Pitch 반도체에 대응하는 DUT PCB의 설계시 제조공정의 문제점을 해결할 수 있다. 또한, 신호개선용 부품이 반도체단자와 근접배치가 가능하므로 반도체를 검사하는 공정장치의 신호개선 효과를 통해 보다 나은 반도체 검사환경을 실현할 수 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (7)

  1. 인쇄회로기판, 및 상기 인쇄회로기판의 상면에 장착되어 검사대상과 상기 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
    상기 인쇄회로기판의 상면에 칩 형태의 캐패시터가 장착되고,
    상기 테스트 소켓에는 상기 캐패시터와의 접촉을 회피하는 간섭회피 공간부가 형성되되, 상기 간섭회피 공간부는 상기 캐패시터의 장착위치에 대향되는 위치에 형성되고,
    상기 캐패시터와 상기 테스트 소켓은 상기 간섭회피 공간부에 의해 서로 비접촉되는 것을 특징으로 하는 반도체 검사 장치.
  2. 청구항 1에 있어서,
    상기 간섭회피 공간부는 상기 테스트 소켓의 저면에 홈 형태로 형성된 것을 특징으로 하는 반도체 검사 장치.
  3. 청구항 1에 있어서,
    상기 간섭회피 공간부는 상기 테스트 소켓에 수직으로 천공된 구멍인 것을 특징으로 하는 반도체 검사 장치.
  4. 청구항 1에 있어서,
    상기 인쇄회로기판에는 신호선의 층간 이동을 위한 비아 홀이 형성되되, 상기 비아 홀은 상기 캐패시터가 장착된 상기 인쇄회로기판의 상면 및 저면을 관통하여 형성된 것을 특징으로 하는 반도체 검사 장치.
  5. 인쇄회로기판, 및 상기 인쇄회로기판의 상면에 장착되어 검사대상과 상기 인쇄회로기판과의 신호연결 경로를 형성하는 테스트 소켓을 포함하는 반도체 검사 장치에 있어서,
    상기 테스트 소켓은, 상기 인쇄회로기판의 상면에 장착되는 하부 소켓; 상기 하부 소켓의 상면에 장착되는 중간 회로기판; 및 상기 중간 회로기판의 상면에 장착되는 상부 소켓;을 포함하고,
    상기 중간 회로기판은 상기 상부 소켓의 사이즈에 비해 크고 상기 중간 회로기판의 상면에는 상기 상부 소켓이 장착되고도 남는 여유 실장 공간이 형성되고, 상기 여유 실장 공간에는 신호개선용 부품이 실장되는 것을 특징으로 하는 반도체 검사 장치.
  6. 청구항 5에 있어서,
    상기 하부 소켓은 상기 인쇄회로기판보다는 작고 상기 상부 소켓보다는 큰 사이즈를 갖는 것을 특징으로 하는 반도체 검사 장치.
  7. 청구항 5에 있어서,
    상기 하부 소켓 및 상기 상부 소켓은 각각 동일한 수의 전도성 물질 선로를 포함하고, 상기 중간 회로기판은 상기 전도성 물질 선로의 수와 동일한 수의 신호 선로를 포함하고,
    상기 상기 하부 소켓 및 상기 상부 소켓의 전도성 물질 선로 및 상기 신호 선로는 상하 방향으로 각각 하나씩 서로 연결되어 상기 인쇄회로기판의 대응되는 신호 선로에 연결되는 것을 특징으로 하는 반도체 검사 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446335B2 (en) * 2013-08-08 2019-10-15 Zhuhai Access Semiconductor Co., Ltd. Polymer frame for a chip, such that the frame comprises at least one via in series with a capacitor
TWI579951B (zh) * 2015-11-17 2017-04-21 京元電子股份有限公司 半導體元件翻面裝置及其測試設備
CN107729581B (zh) * 2016-08-10 2021-03-09 苏州韬盛电子科技有限公司 一种基于fea仿真设计芯片测试插座结构的方法及其应用
US10128592B1 (en) * 2017-05-12 2018-11-13 Northrop Grumman Systems Corporation Integrated circuit interface and method of making the same
KR101975836B1 (ko) * 2017-08-11 2019-08-28 리노공업주식회사 검사장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070009091A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 반도체 칩의 테스트 소켓 장치
KR20090126755A (ko) * 2008-06-05 2009-12-09 이용준 반도체 소자 테스트용 콘택터 및 그 제조방법
JP2010043874A (ja) * 2008-08-08 2010-02-25 Yokowo Co Ltd コネクト基板及びこれを用いた電子部品検査装置
KR20110090298A (ko) * 2010-02-03 2011-08-10 (주)티에스이 피치변환가능 테스트 소켓

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS616846A (ja) * 1984-06-21 1986-01-13 Nec Corp コンデンサ付プラグインパツケ−ジ
JPH02216467A (ja) * 1989-02-17 1990-08-29 Tokyo Electron Ltd プローバ
US5502397A (en) * 1992-11-12 1996-03-26 Advanced Micro Devices, Inc. Integrated circuit testing apparatus and method
US5500605A (en) * 1993-09-17 1996-03-19 At&T Corp. Electrical test apparatus and method
US5869961A (en) * 1995-07-31 1999-02-09 Spinner; Howard D. Smart IC-test receptacle having holes adapted for mounting capacitors arranged adjacent to pin positions
US5859538A (en) * 1996-01-31 1999-01-12 Hewlett-Packard Company Method and apparatus for connecting a ball grid array device to a test instrument to facilitate the monitoring of individual signals or the interruption of individual signals or both
US6819127B1 (en) * 1999-02-19 2004-11-16 Micron Technology, Inc. Method for testing semiconductor components using interposer
US6621012B2 (en) * 2001-02-01 2003-09-16 International Business Machines Corporation Insertion of electrical component within a via of a printed circuit board
TW586205B (en) * 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
TWI227099B (en) * 2003-03-31 2005-01-21 Siliconware Precision Industries Co Ltd Chip carrier for testing electric performance of passive components and method for testing same
JP4863130B2 (ja) * 2009-05-22 2012-01-25 山一電機株式会社 基板接続用コネクタ、それを備える半導体装置用ソケット、ケーブル用コネクタ、および、ボードツーボードコネクタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070009091A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 반도체 칩의 테스트 소켓 장치
KR20090126755A (ko) * 2008-06-05 2009-12-09 이용준 반도체 소자 테스트용 콘택터 및 그 제조방법
JP2010043874A (ja) * 2008-08-08 2010-02-25 Yokowo Co Ltd コネクト基板及びこれを用いた電子部品検査装置
KR20110090298A (ko) * 2010-02-03 2011-08-10 (주)티에스이 피치변환가능 테스트 소켓

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Publication number Publication date
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