KR20170051451A - 인쇄 회로 기판에서의 피시험 장치의 아래 존재하는 내장 직렬 데이터 테스트 루프백을 구현하기 위한 구조 및 구현 방법 - Google Patents

Abstract

특정 필요에 따라 인쇄 회로 기판 내의 공지된 직렬 루프백 회로를 피 시험 장치의 바로 아래에 배치(임베딩)하기 위해 여러 구현법의 방법 및 구조물이 제공된다. 마이크로-비아와 트레이스는 피시험 장치(DUT)로의 접속을 위해 루프백 회로 내에 형성되는 송신기 부품(TX)과 수신기 부품(RX)을 포함하는 부품을 연결한다. 연결은 부품들 사이의 직선 길이에 근접한 최단 전기 길이를 갖는 커플링 커패시터에 의해 수행되고, 상기 거리는 상기 최단 직선 길이에 2 제곱근(square root)을 곱한 길이이고, 수신기 부품이 DUT 아래에 배치되는 구조물.

Description

인쇄 회로 기판에서의 피시험 장치의 아래 존재하는 내장 직렬 데이터 테스트 루프백을 구현하기 위한 구조 및 구현 방법{A STRUCTURE AND IMPLEMENTATION METHOD FOR IMPLEMENTING AN EMBEDDED SERIAL DATA TEST LOOPBACK, RESIDING DIRECTLY UNDER THE DEVICE UNDER TEST WITHIN A PRINTED CIRCUIT BOARD}

본 발명은 토마스 P 워릭(Thomas P. Warwick), 제임스 V 러셀(James V. Russell)에 의해 2014년 8월 29일 출원된 미국 가출원번호 62/043,570호의 정식(non-provisional) 출원이다.

본 발명은 루프백 회로의 통상적인 산업 관행(practice)을 사용하여 초고속 직렬 데이터 전송 장치(집적 회로)의 자동 테스트를 위한 구조 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 마이크로 비아 및 트레이스를 사용하여 피시험 장치에 인터페이싱하는 인쇄 회로 기판의 표면 바로 아래에 상업적으로 이용 가능한 구성요소를 배치하고 커플링 커패시터를 이용하여 최대한 짧은 전기적 경로로 이들 구성요소를 루프백 회로에 연결하기 위한 구조 및 방법에 관한 것이다.

루프백 회로는 다양한 형태로 이용가능하다. 세 가지의 가장 일반적인 루프백 회로는 릴레이 커패시터 회로, 레지스터 탭 커패시터 회로, 인덕터 탭 커패시터 회로를 사용한다(Thomas P. Warwick, R&D Circuits Vendor Presentation, International Test Conference, Anaheim, CA. 2012 년 9 월; Thomas P. Warwick, "Mitigating the Effects of The DUT Interface board and Test System Parasitics in Gigabit-Plus Measurements", International Test Conference, Charlotte, NC, 2003"). 도 1 내지 도 5는 직렬 루프백 테스트에 사용되는 종래의 일반적인 패시브 회로의 개략적인 구현을 도시한다. 각각의 회로 유형은 자동화된 테스트 환경에서 실행될 수 있는 테스트 유형과 관련된 일련의 이점과 단점을 제공한다. 각각의 회로는 구현을 위해서 일련의 비아 및 인쇄 회로 기판을 필요로 한다. 이 중 릴레이 회로는 물리적으로 가장 크고 레지스터 탭-캐패시터 회로는 가장 작다.

도 13은 종래 기술의 도 1 - 도 5의 개략도의 물리적 구현의 1/2 단면을 나타낸 설명도 이다. 전송 전기 신호(Tx)는 DUT(Device Under Test)[37)에서 시작하여 DUT Tx에서 비아(via)/백드릴(backdrill) 구조[43), 연결 인쇄 회로 기판 트레이스(connecting printed circuit board trace) 및 비아(via)/백드릴(backdrill)을 통해 루프백 회로로 라우팅(routes)된다.(42)는 도 1 또는 도 5중 어느 하나에 도시된 바와 같이 특정 루프백 구조이다. DIB(Device Interface Board)[39)의 하부에 있는 중앙 구성요소는 중요한(critical) 커플링 커패시터 5 또는 6이며, 왼쪽 및 오른쪽 구성요소는 탭 구성요소인데, 도 1에서 레지스터은(7)/[8) 또는(9)/[10), 도 5에서 인덕터(17)/[18) 또는(19)/[20) 이다.

세 가지의 가장 일반적인 루프백 회로는 릴레이 커패시터 회로, 레지스터 탭 커패시터 회로, 인덕터 탭 커패시터 회로를 사용한다(Inventor Presentation, International Test Conference, Anaheim, CA, 2012년 9월). 각 회로 유형은 자동화된 테스트 환경에서 실행될 수 있는 테스트 유형과 관련하여 일련의 이점과 단점을 제공한다. 각 회로는 실제 구현을 위해서 일련의 비아 및 인쇄 회로 기판 공간(real estate)을 필요로한다. 이 중 릴레이 회로는 물리적으로 가장 크고 레지스터 탭-캐패시터 회로가 가장 작다.

19 GBPS를 상회하는 데이터율을 테스트하는 루프백 회로에 대한 종래 기술 제안에 대해 다음 문제가 발생한다.

(1) 루프백 회로의 크기 및 필요한 수 : 19 GBS 이상으로 작동하는 대부분의 장치는 동일한 속도의 회로 보드 공간을 필요로하는 복수의 저속 루프백 회로가 있는 4 ~ 400 개의 초고속 완전(full) 루프백 회로를 필요로 한다.

(2) 루프백 회로로의 긴 전송 경로의 어려움 : 루프백을 위한 가장 일반적인 테스트 전략은 루프백 회로가 송신기 및 수신기에 가능한한 가까운 것을 요구한다. 루프백 회로가 가능한한 가장 작은 경우에도 많은 루프백 회로가 필요하게 되면 이 길이도 커진다. 긴 길이는 선로 길이를 보상하기 위해 FIR 탭의 사용을 요구할 수도 있다. 이는 테스트의 유형과, 곡속으로 수행 할 수 있는 마진의 결정을 제한한다.

루프백 구조 (도 1-5와 같은 수동형 또는 릴레이를 사용하는 능동형)의 핵심적인 관심사는 그 지터 기여도(jitter contribution) 이다. 특히 데이터 속도가 증가함에 따라 물리적 구조 및 구성요소는 임피던스 불연속성을 초래하며, 이는 결과적으로 테스트 설정과 관련된 다른 비이상적인(non-ideal) 구조 (예: 소켓)와 결합 될 때, 바람직하지 않은 측정 지터를 유발할 수 있다. 두 개의 게이팅 팩터는 바람직하지 않은 지터를 결정한다. (1) 불연속의 수: (2) 불연속 사이의 거리/전기 길이. 단순하게, 간격을 두는 것은 불연속으로부터의 반사된 에너지가 전후로 바운스(bounce)되는 것을 허용하고 이는 완전히 소멸되지 않고 지터를 유발시킨다. 불연속 사이의 전기적 길이와 관련된 시간 지연(delay)이 주 기간(primary period)의 3/8 - 1/2을 초과 할 때마다, 불필요한 지터가 발생할 수 있다. 28GB에서, 이 거리는 4.4mm에서 5.9mm(Dk = 3.27)이다. 설명된 모든 선행 기술 방법은 주기의 3/8-1/ 2를 초과하며 지터 및 전기적 불연속을 초래한다.

(3)ATE-지향(oriented) 인쇄회로기판의 간격 제약(spacing constraints) : 대부분의 생산 지향 솔루션은 2x ~ 4x 장치의 다중-사이트(multi-site) 테스트를 동시에 요구한다. 루프백 회로의 실제 크기와 라우트에 필요한 길이 매칭은 중요한 영역에서의 이용가능한 인쇄 회로 기판 공간을 감소시킨다.

(4) 백 드릴링된 비아와 같은 많은 수의 불일치(mismatched) 구조의 사용 : 어떤 비아 구조라도 언더 샘플링 FIR 필터 탭에서, 특히 테스트에서, 보상 할 수 없는 수준의 임피던스 불일치가 발생한다. FIR 필터는 전송 경로 손실에 대한 보상의 일반적인 방법을 제공한다. 일반적인 루프백 회로는 주 루프백 경로에 최소 두 개의 추가적인 비아를 추가한다. 제어된 깊이의 백드릴된 비아 또는 이와 유사한 구조는 매우 큰 전기적 에너지 반사와 그에 따른 지터를 생성하는 과잉의 금속 스터브(strubs)를 제거하기 위해 절대적으로 필요하다. 제조 반복성과 우수한 상호 연결 신뢰성에 대한 필요성은 이러한 백드릴된 비아의 전기적 품질을 제한하며, ㅇ이는 14Gbps 이상에서 작동하는 직렬 링크에 대한 가장 중요한 관심이다. 각 루프백 경로는 이러한 8개의 백드릴 비아를 필요로 한다.

(5) 트레이스 손실을 줄이기 위해 비싸고 이국적인 물질(exotic materials)의 필수적 사용: 이슈 2를 보완하기 위해 고가의 고속 재료가 사용되어야만 한다. 전술한 종래 기술의 이러한 문제점을 피할 수있는 루프 백 회로 구조 및 방법을 제공하는 것이 바람직하다.

본 발명은 전술한 바와 같은 전술한 종래 기술의 문제점을 피할 수 있는 루프 백 회로 구조 및 방법을 제공하는 것을 목적으로 한다.

본 발명은 지터와 전기적 불연속을 줄일 수 있는 구조 및 방법을 제공한다. 본 발명은 여러개의 실시예와 이용가능한 방법을 갖는다.

실시예:

1. 내장 루프백 회로가 장치 인터페이스(인쇄 회로) 보드(DIB)에 통합된다.

2. 인터 포저에 통합된 내장 루프백 회로는 전술한 DIB로부터 물리적으로 탈부착된다. 이는 본 발명의 루프백 회로를 기존의 DIB에 장착해 넣을 수 있게 한다.

방법:

1. 큰 피치(0.65mm 이상)를 내장하기 위한 단일 레이어

2. 미세 피치(0.5mm 및 0.4mm)를 내장하기 위한 다중 레이어.

3. 최미세 피치(0.4mm, 0.35mm 및 0.3mm)를 내장하고 고성능을 위한 다축(수직 및 수평)(muliti-axis).

본 발명은 피시험 장치에 인터페이싱하는 인쇄 회로 기판의 표면 바로 아래에 시판중인 구성요소를 배치하기위한 일련의 구조 및 방법을 제공한다. 본 발명은 특히, 공통 패시브 테스트 회로(도1 내지 도 1 참조)를 도 13에서 장치 인터페이스 보드(DIB)(42)의 외부 표면으로부터 장치 인터페이스 보드(DIB) 내부에 내장된 피시험 장치 또는 DUT(도 14 참조)의 바로 아래의 위치로 이동한다. 대안적 구현은 피시험 장치 바로 아래의 인터포저 또는 도우터(daughter) 카드내에 공통 회로를 내장하고(도 15 참조), 이는 기존 장치 인터페이스 보드 하드웨어에 대한 재장착 접근법의 이점을 제공한다. 본 발명은 외부 커플링 커패시터를 사용하는 동안 인쇄 회로 기판 구조에서 커플링 커패시터를 사용하여 가능한 한 가장 짧은 전기 길이를 갖는 루프백 회로에 이들 부품을 연결하기 위해 마이크로 비아 및 트레이스를 사용한다. 도 11 및 도 12는 종래 기술과 본 발명 사이의 40Gbps에서 성능 개선을 도시하며, 둘 모두 도 1의 개략도를 사용하였다.

도 6 내지 도 9는 내장 루프백 회로의 상이한 구현에 대한 절반의 단면도를 도시한다. 이들은 특히 도 1 및 도 5에 도시 된 바와 같이 보다 높은 구성요소 스킴을 사용한다. 도 6 및 도 7은 구현을 도식적으로 나타낸다. 본 발명의 제 1 방법에서, 모든 루프백 구성요소는 동일한 평면에 존재한다(큰 피치 구현). 도 8은 모든 루프백 구성요소가 여러 평면에 존재하는 두 번째 방법의 구현을 도식적으로 나타낸다(미세 피치 구현). 도 9는 모든 루프백 구성요소가 수직 및 수평 방향 모두에 존재하는 세 번째 방법의 구현을 나타낸다(초미세 피치 및 최고 성능 구현).

도 16은 하향식(top-down) 레이아웃 도면이며, 본 발명의 짧은 거리 이익을 이해하는데 중요하다. 도 13은 종래의 제안들의 루프백 회로가 긴 전송 경로를 생성하는 피시험 대상 장치로부터 떨어져서 설치되어야 한다는 것을 보여 주는 반면, 도 16은 본 발명의 전송 경로가 Tx와 Rx 장치 핀 위치 사이의 직선 거리의 1.41배 곱해진 거리 내에 있고 따라서 지터와 전기 불연속이 줄어든다.

본 발명에 따르면 전술한 목적이 달성될 수 있다.

도 1 내지 도 5는 종래 루프백 회로 제안을 도시 한 것으로,
도 1은 현재 전자 산업에서 일반적으로 구현되는 루프백 회로의 직렬 데이터 링크를 테스트하기 위한 레지스터성 탭 내장형 루프백 회로의 도면,
도 2는 임피던스 정합 및 감쇠 레지스터 (11) 및 (12)을 갖는 레지스터성 탭 내장형 루프백 회로를 나타내는 도면으로(Warwick, ITC 2012 참조), 여기서 점선 박스 영역은 시험중인 장치의 Tx (1), (2) 및 Rx (3), (4) 단자를 나타내는 도면,
도 3은 용량성 결합 내장형 루프백 회로에 대한 것으로, 점선 박스 영역이 시험중인 장치의 Tx (1), (2) 및 Rx (3), (4) 단자를 나타내는, 도 1의 단순화된 버전으로, DC 또는 직렬 포트의 저주파 테스트를 허용하지 않음,
도 4는 감쇠 레지스터을 갖는 용량성 결합 내장형 루프백 회로에 대한 것으로, 점선 박스 영역은 시험중인 장치의 Tx (1), (2) 및 Rx (3), (4) 단자를 나타내고, 이는 도 2의 단순화된 버전임,
도 5는 10Gbps 미만의 수동 회로에 대한 인턱티브 탭 내장형 루프백 회로를나타낸 도면으로, 점선 박스 영역은 시험중인 장치의 Tx (1), (2) 및 Rx (3), (4) 단자를 나타냄,
도 6은 본 발명의 내장형 루프백 회로의 내장 루프백 회로의 제1 실시예의 단면도로서 모든 구성요소는 동일평면 상에 있고 탭 레지스터기(7-10) 및 탭 인덕터 (17-20)가 상호교환될 수 있고, 탭 인덕터에는 에어 코어 캐비티를 필요로 함,
도 7은 도 6의 실시예의 변형예로서, 부품가 내장형 루프백 회로의 동일 평면 상에 있는 경우의 단면도,
도 8은 미세 피치 구현을 제공하는 제3 실시예의 단면도로서 내장된 구성요소는 두개의 레이어를 이용하여 미세 피치를 구현하고 있고, 탭 레지스터기(7-10) 및 탭 인덕터(17-20)는 상호교환가능하고(도 5), 탭 인턱터는 에어 코어 캐비티를 필요로 함,
도 9는 다수의 레이어를 채용한 내장형 루프백 회로를 위한 본 발명의 제4 실시예를 나타낸 도면으로서 미세 피치 구현을 허용하며, 탭 구성요소는 수직으로 배향되고, 탭 레지스터(7-10) 및 탭 인덕터(17-20)가 상호교환가능하고 탭 인덕터는 에어 코어 캐비티를 필요로 함,
도 10은 두꺼운 인쇄 회로 기판에서 도 9의 실시예보다 더 미세한 피치를 제공하는 내장형 루프백 회로에 대한 본 발명의 제 5 실시예를 나타낸 도면,
도 11은 종래 기술의 최상의 구현을 사용한 40Gbps에서의 데이터 아이 오프닝(data eye opening)을 나타낸 도면,
도 12는 본 발명의 방법 1 구현을 사용하여 40Gbps에서의 데이터 아이 오프닝을 나타낸 도면,
도 13은 질렬 데이터 루프백 시험을 위해 도 1 내지 도 5에서의 회로를 구현하는 종래의 방법을 나타낸 도면,
도 14는 도 1 내지 도 5의 회로를 구현하기 위한 통합된 내장형 루프백 회로를 나타낸 도면,
도 15는 도 1 내지 도 5의 회로를 구현하기 위한 탈착가능한 내장형 루프백 회로를 나타낸 도면,
도 16은 도 1의 회로와 도 6 및 도 7에서의 큰 피치를 위한 제1 방법을 사용한 내장형 컴포넌트 루프백 회로의 평면도를 나타낸 도면.

도면을 참조하면, 모든 도면은 다음의 구성요소 번호를 사용한다:

테스트 요소 하의 장치에 대한 송신 P 접속 1

테스트 요소 하의 장치에 대한 송신 N 접속 2

테스트 요소 하의 장치에 대한 수신 P 접속 3

테스트 요소 하의 장치에 대한 수신 N 접속 4

루프백(주 경로) 요소의 차등P측(differential P side) 커플링 커패시터 5

루프백(주 경로) 요소의 차등 N측 커플링 커패시터 6

송신 P 요소를 위한 측정/탭 레지스터 7

수신 N 요소를 위한 측정/탭 레지스터 8

송신 M 요소를 위한 측정/탭 레지스터 9

수신 N 요소를 위한 측정/탭 레지스터 10

루프백 요소의 P측, 주 경로에 대한 감쇄 레지스터 11

루프백 요소의 N측, 주 경로에 대한 감쇄 레지스터 12

송신 P 요소 상의 측정을 위한 테스트 장비 접속 13

송신 N 요소 상의 측정을 위한 테스트 장비 접속 14

수신 P 요소 상의 측정을 위한 테스트 장비 접속 15

수신 N 요소 상의 측정을 위한 테스트 장비 접속 16

송신 P 요소를 위한 측정/탭 인덕터 17

수신 P 요소를 위한 측정/탭 인덕터 18

송신 N 요소를 위한 측정/탭 인덕터 19

수신 N 요소를 위한 측정/탭 인덕터 20

접속 트레이스: 커패시터 5/6은 전송 단, 트레이스 21의 중간 또는 수신단 요소(도시된 바와 같이)에 있을 수 있음 21

트레이스 요소 21의 임피던스 제어를 위한 상부 그라운드 플랜 22

트레이스 요소 21의 임피던스 제어를 위한 하부 그라운드 플랜 23

수신 탭 레지스터 또는 인덕터 요소를 위한 접속 마이크로-트레이스 24

송신 탭 레지스터 또는 인덕터 요소를 위한 접속 마이크로-트레이스 25

송신 요소를 위한 루프백 회로로부터 테스트 패드하의 장치로의 접속비아 26

수신 요소를 위한 루프백 회로로부터 테스트 패드하의 장치로의 접속비아 27

트레이스 24 요소에 수신 탭 부품을 연결하는 마이크로 비아 28

트레이스 25 요소에 수신 탭 부품을 연결하는 마이크로 비아 29

외부 접속으로의 마이크로 비아 또는 접속 트레이스 24 - 외부 또는 내부(15/16) 요소 30

외부 접속을 위한 마이크로 비아 또는 접속 트레이스 25 - 외부 또는 내부(15/16) 요소 31

내장 부품의 레이어를 포함하는 비전도성 유전체 물질. 이 레이어는 트레이스 21 요소의 임피던스를 제어하는데 도움을 줌 32

탭 부품으로부터 트레이스 24를 절연하기 위한 박막의 비도전성 유전체 레이어. 이 레이어는트레이스 21 요소의 임피던스를 제어하는데 도움을 줌 33.

외부 접속으로부터 구조 엘리먼트까지 트레이스 24를 절연하기 위한 박막 비도전성 유전체 레이어 34

외부 접속으로부터 구조 요소까지 부품 레이어를 절연하기 위한 박막의 비도전성 유전체 레이어 35

제2 비도전성 유전체 레이어 f4 또는 내장 탭 레지스터를 하우징하는 엘리먼트 36. 직렬 데이터 링크를 갖는 예시적인 DUT 요소 37. 설명을 위해, 피시험 장치(DUT)는 BGA 패키지(Ball Grid Array Package)로 도시되고 있다. 집적회로 패키지로서 도시된 피시험 장치는 웨이퍼 / 다이 형태일 수 있다. 정확한 형태는 개시의 외적인 것으로 기술된 방법은 웨이퍼 프로빙(probing), 최종 패키지 테스트, 번인(burn-in), 및 특성화(characterization)를 포함하되 이에 한정되는 것은 아니며 임의의 테스트 형태에 적용될 수 있다. DUT 특성을 측정할 목적으로 DUT와 시험 장비 사이의 인터페이스 보드에 DUT를 유지하는 예시적인 전기 인터페이스 및 기계적 클램핑 기구(소켓 또는 프로브 헤드) 및 기능성 요소 38. 가장 간단한 형태로 이는 솔더(solder) 인터페이스이다. 소켓 또는 프로브 헤드는 설명을 위한 것으로 본 개시 내용의 외적인 것이다.

DUT를 시험 장비 요소에 전기적으로 연결하는 예시적인 "장치 인터페이스 보드(DIB)" 39. 다른 일반적인 이름으로 다음이 포함되지만 이에 한정되는 것은 아니다. "로드 보드", "퍼포먼스 보드", "퍼스널리티 보드", "프로브 카드", "페밀리 보드", "마더 보드", "도우터 카드". 거의 모든 경우, DIB는 인쇄 회로 기판 제조 및 조립 방법을 사용하여 제조된다. 도 13에 있어서, 항목 39는 "종래 기술"의 DIB를 나타낸다. 도 14에서, 항목 39는 DIB 내에 포함된 내장 루프백 회로를 도시한다. 도 15에서, 아이템 39는, 루프백 회로는 인터 포저/도우터 카드에 별도로 포함되므로, 내장 루프백 회로를 포함하지 않는다.

테스트 회로의 DC / 저주파수 부분을 관련 테스트 장비에 연결하는 DIB에서의 전기적 연결 라우팅. 도 1, 2 및 5-10에서 이들은 항목 13, 14, 15 및 16 요소 40을 나타낸다.

도 1 내지 5 내의 커플링 커패시터 5 및 6에 대한 고주파 경로 및 인터페이스를 위한 고성능 인터페이스 비아 41. 이러한 비아들은 회로 성능을 방해하는 전도성 금속 스터브를 제거하기 위해 제어된 깊이의 백드릴을 필요로 한다. 이 백드릴의 품질은 지터 성능에 직접적인 영향을 끼친다. 이 항목은 종래 기술에 특정되며 비교의 목적을 위해 도시된다.

종래 기술 요소에서의 루프백 회로(도 1 내지 도 5)의 위치(location) 42. 자동화 웨이퍼 프로브 테스트 및 자동화 패키지 테스트에 요구되는 복잡한 기계적 인터페이스는 루프백 회로 위치를 물리적으로 피시험 장치로부터 약간의 거리만큼 멀어지게 한다. 전형적인 거리는 3"에서 5"까지이며, 중간의 복잡도를 갖는 장치에 가장 좋은 위치는 2"이다. 이 항목은 종래 기술에만 해당되며 비교 목적으로 도시된다.

테스트 장치 인터페이스 요소하의 장치에 의해 생성된 비아 필드로부터 탈출을 허용하는 고주파 경로에 대한 고성능 인터페이스 비아 43. 이들 비아는 회로 성능을 방해하는 전도성 금속 스터브를 제거하기 위해 제어된 깊이의 백드릴을 필요로 한다. 이 백드릴의 품질은 지터 성능에 직접적인 영향을 끼친다. 이 항목은 종래 기술에만 해당되며 비교 목적으로 도시된다.

내장 루프백 회로 요소를 포함하는 인터포저 또는 도우터 카드 44. 인터포저는 설명된 3 가지 내장 루프백 방법 또는 관련 회로도 중 임의의 것을 사용할 수 있다. 인터포저 접근법은, 현재 내장 루프백을 사용하지 않는 DIB (도 13에 설명된 DIB 포함)에 내장 루프백이 새로 장착되는 것을 허용한다. 이는 기존의 DIB/종래 기술을 위한 저가의 업그레이드 경로를 허용한다. 또한 최종 사용자가 장치를 미션 모드 테스트 평가에 연결하고자 하는 특성화(characterization)에 있어서 테스트 이점을 갖는다.

DIB 요소에 대한 인터포저의 인터페이스 메커니즘 45. 인터페이스 메커니즘은 솔더 방법, 신터링 페이스트 방법, 전기 전도성 엘라스토머 또는 금속 스프링 접촉 프로브의 사용을 포함하지만 이에 한정되는 것은 아니다.

(도 16) 시험중 장치(DUT) Tx 단자를 Tx 탭 부품(즉, 도 1의 레지스터 7, 9)에 연결하는 패드 및 마이크로-비아. 패드 및 비아는 도 1에 개략적으로 도시되며, 노드 1, 2 요소 46.

(도 16) 시험중 장치(DUT) Rx 단자를 Rx 탭 부품(즉, 도 1의 레지스터 7, 9)에 연결하는 패드 및 마이크로-비아, 이 경우 커플링 커패시터 5, 6 요소 47.

(도 16) Tx 마이크로비아 1, 2로부터 커플링 커패시터 5, 6로의 상호연결 트레이스. 이 레이아웃에서, 커플링 커패시터는 상호연결 트레이스의 일단에 위치한다. 이는 본 개시의 필수적인 사항은 커패시터는 이 상호연결 트레이스 요소 48의 어느 곳에라도 배치 될 수 있다.

(도 16) Tx 마이크로-비아와 Rx 마이크로-비아 요소 사이의 직선 거리 49. 이는 이론상 최단 루프백 트레이스 길이를 나타낸다. 실제 고려사항 - 대부분의 다른 DUT 상호접속 포인트와 접속 비아 - 는 대부분 직선 거리가 사용되는 것을 방지한다. 그러나 전기 연결을 라우팅하는 요구 사항은 직선 거리에 비해 1.41배 만큼 길이를 증가시킨다.

(도 16) Rx DC 및 저주파 측정 요소를 위한 탭 부품에 대한 마이크로 비아 연결 50. 이들은 도 1에서 노드 15, 16으로 도시됨

(도 16) Tx DC 및 저주파 측정 요소를 위한 탭 부품에 대한 마이크로 비아 연결 51. 이들은 도 1에서 노드 13, 14로 도시됨

이제 도 6 및 도 7을 참조하면, 제 1 구조는 모든 구성요소를 인쇄 회로 기판의 단일 내장 레이어에 위치시킨다. 이런 구현은 0.65mm 이상의 핀 그리드 배열 용이다. 도 6의 좌측 상단은 테스트하의 장치로부터의 송신 신호를 위한 인터페이스 패드(1/2)를 도시한다. 피시험 장치는 고속 인터페이스 방법을 통해이 패드에 접속하는데, 이는 매우 중요하지만 본 발명의 주변적인 것이다. 비아(마이크로 비아)(26)는 패드를 레지스터로 표시된 탭 컴포넌트(7/8)에 연결한다. 이는 인덕터(17/19)일 수있다. 인덕터의 사용은 에어 캐비티를 생성하기 위해 U형 캡을 필요로 한다. 탭 부품(7/8)는 마이크로 비아(29)로 라우팅 한 다음 트레이스(25)와 비아(31)을 통해 트레이스 또는 회로에 연결된다. 이것으로 송신 측 탭이 완료된다.

트레이스(21)는 주 루프백 경로이고, 비아(26)와 부품(7/8)의 단자를 주 커플링 커패시터에 연결한다. 커패시터(5/6)는 비아(27)와 수신 인터페이스 패드(3/4)를 연결하는 것에 의해 루프백 경로를 완성한다. 도 6과 도 7은 수신 패드(3/4)와 비아(27) 아래에 위치한 주 커플링 커패시터를 나타낸다. 주 커플링 커패시터는 전송 패드(1/2) 및 비아(26)의 아래에 또는 주 루프백 트레이스(21)의 중간에 배치될 수도 있다.

수신측의 탭은 비아(마이크로 비아)(27) 아래에 직접 연결되는 레지스터로 표시된 탭 부품(9/10)을 나타낸다. 이는 인덕터(18/20)일 수 있다. 인덕터의 사용은 에어 캐비티를 생성하기 위해 u-형태의 캡을 필요로 한다. 탭 부품(9/10)은 마이크로 비아(28)로 라우팅되고 다음으로 트레이스(24) 및 비아(30)를 통해 트레이스 또는 회로에 연결된다. 이것으로 수신 측 탭이 완료된다.

탭 부품의 위치는 비아(26,27)에 위치될 필요는 없다. 탭 부품은 주 결합 커패시터의 단자의 바로 옆에 배치되는 것이 더 바람직하다. 그러나 이는 핀 그리드 어레이 피치가 1mm 이상인 장치에서만 가능하다.

도 8에 도시된 내장 직렬 루프백 구조에 대한 제2 구현은, 두 개의 부품 레이어를 사용하고, 주 루프백 경로 아래의 레이어 상에 탭 부품를 배치한다. 이는 더 두꺼운 내장 구조를 생성하지만 XY 풋 프린트는 작아진다. 도 8은 작은 XY 풋 프린트로 인하여 미세 피치 그리드 배열(0.5mm 이하)에서 내장 루프백이 가능함을 도시한다.

내장 직렬 루프백 구조(도 9 참조)에 대한 제3 구현은 두 개의 부품 레이어를 사용하고 주 루프백 경로 아래의 레이어에 탭 부품를 배치한다. 이 경우 탭 부품(예: 레지스터)가 수직 방향으로 회전된다. 이는 더 두꺼운 내장 구조를 생성하지만 XY 풋 프린트가 작아지게 된다. 또한 수직 성분은 도 6 내지 도 8에서의 마이크로 비아(29/28)와 접속 트레이스(25/24)와 연관된 기생 연결(parasitic connection)을 감소시킨다. 도 9는 또한 미세 피치 그리드 어레이(0.5mm 이하)의 내장 루프백을 허용합니다.

모든 도면은 비아(31/30)와 비아(26/27)의 정렬을 나타낸다. 이는 구조물이 큰 인쇄 회로 기판(도 10)에 완전히 통합될 때 구조물의 필수요건은 아니다. 루프백 구조가 도우터 카드로 독립적으로 사용되거나 기존 인쇄 회로 기판에 장착될 경우 구조의 중요한 부분이 된다.

도 6은 모든 부품이 동일 평면 상에 있고, 탭 레지스터(7-10) 및 탭 인덕터 (17-20)가 상호교환될 수 있고, 탭 인덕터가 에어 코어 공동을 요구하는, 본 발명의 내장 루프백 회로의 제1 실시예의 단면도이다(도 1이 예로서 사용된다). 5 개의 패시브 토폴로지 중 어느 것이든 회로 단면도(1/2)에 이용될 수 있다. 이 방법에서 모든 부품은은 동일 평면 상에 있다. 탭 레지스터(7-10) 및 탭 인덕터(17-20)는 상호교환가능하다(예를 들면 도 5). 탭 인덕터는 에어 코어 캐비티를 필요로 한다. 이 토폴로지의 중요 특징은 전기 길이가 테스트중인 집적 회로의 핀 할당에만 의존한다는 것이다. 대부분의 경우, 루프백 경로는 종래 기술에서 논의된 기준인 4.4mm보다 작을 것이다.

도 7은 도 6의 실시예의 변형예로서, 부품이 내장 루프백 회로에 대해 단면도(1/2) 상에서 동일평면 이온(coplanar ions)에 있고(도 1은 예로서 이용됨),여기서 모든 부품이 동일펴연에 있고, 탭 레지스터(7-10)와 탭 인덕터(17-20)(예를 들어, 도 5)는 상호 교환 될 수 있고, 탭 인덕터는 에어 코어 공동을 필요로하고, 트레이스(21)는 부품 단자의 중앙에 도시된다. 도 6과 유사하게, 이 구현은 4.4mm 기준보다 작게 된다.

도 8은 미세 피치 구현을 허용하도록 다층 레이어를 채용한 내장 루프백 회로에 대한 본 발명의 제4 실시예이고, 탭 부품은 수직으로 배향되고, 탭 레지스터(7-10)와 탭 인덕터(17-20)는 상호교환 될 수 있으며, 탭 인덕터는 에어 코어 공동을 필요로 한다. 제3 방법은 제1 및 제2 방법에 비해서 마이크로-비아의 요건을 감소하는 것으로 성능상의 이득을 갖는다. 제1 방법과 마찬가지로 루프백 전기 길이는 집적 회로 핀 할당에 의존한다. 대부분의 경우, 이는 28 GBPS에 있어서 4.4mm 기준보다 작다.

도 10은 두꺼운 인쇄 회로 기판에서 도 9의 실시예보다 더 미세한 피치를 제공하는 내장 루프백 회로에 대한 본 발명의 제4 실시예이다.

도 11: 이는 종래 기술에서의 최선의 이용가능한 구현을 사용하여 40Gbps에서의 데이터 아이 오프닝(data eye opening)을 나타낸다(데이터 아이는 직렬 데이터 링크의 품질과 저하를 결정하기 위한 것이다. 이는 각 클럭 주기를의 분할하고 오버레이하는 오실로스코프 캡처이다). 종래 기술 구현의 최대 "눈 높이(eye high)"(A)는 초기 진폭의 26%이다. 최대 "눈 폭(eye width)"은 이 기간의 76%(또는 0.76UI)이다. 도 11은 도 1에 도시된 회로를 사용한다. 또한, 집적 회로 Tx 출력 및 Rx 입력과 관련된 비 이상적인 기생 파라미터의 공통 세트를 가정한다.

도 12: 이는 본 발명의 제1 방법 구현을 사용하여 40Gbps에서의 데이터 아이 오프닝을 도시한다. 종래 기술 구현에 대한 최대 "눈 높이"(A)는 초기 진폭의 71%이다. 최대 "눈 폭"은 이 기간의 91%(또는 0.91UI)이다. 도 11에 비교하여, 아이 오프닝은 여러 인자(multiple factor)에 의해 2.73배 향상되고 아이 폭은 여러 요인에 의해 1.2배 향상되었다. 도 12는 도 1에 도시된 회로를 사용한다. 또한, 도 11에서 사용된 집적 회로 Tx 출력 및 Rx 입력과 관련된 비 이상적인 기생 파라미터의 동일한 공통 세트를 가정한다.

도 13: 이는 직렬 데이터 루프백 테스트에 있어서 도 1 내지 도 5의 회로를 구현하기위한 "종래 기술" 방법을 나타낸다. 전기 신호는 DUT(Device Under Test)(37)의 Tx 핀에서 발생하여 DUT 인터페이스(38)(솔더, 소켓 또는 프로브 헤드), 좌측 비아/백드릴 구조(43), PC 보드 트레이스, 좌측 비아/드릴 구조(41)를 통해 테스트 회로(42)로 이동한다. 42의 중심 부품은 크리티컬 커플링 커패시터를 나타내며, 왼쪽 및 오른쪽 부품은 직렬 링크의 저주파수 테스트를 허용하는 탭 요소(레지스터 또는 인덕터)를 제공한다. 40은 탭 부품을 테스트 장비에 연결하는 PC 보드 트레이스를 나타낸다. 고속 신호는 우측 비아/백드릴 구조(41), PC 보드 트레이스, 좌측 비아/백드릴 구조(43) 및 DUT 인터페이스(38)(솔더, 소켓 또는 프로브 헤드)를 통해 DUT(37)의 Rx 핀으로 돌아간다.

도 14: 이는 도 1 내지 도 5의 회로를 구현하기 위한 집적된 내장 루프백 회로를 도시한다. 피치 요구에 따라, 이는 도 6-9에서 설명된 바와 같이 3 가지 구현 방법 중 하나를 사용할 수 있다. 전기 신호는 DUT(Device UnderTest)(37)의 Tx 핀에서 발생하고, DUT 인터페이스(38)(솔더, 소켓 또는 프로브 헤드) 및 좌측 마이크로 비아를 통해 직접 DUT 아래의 테스트 회로로 이동한다. Tx 신호 경로를 커플 링 커패시터의 왼쪽 단자에 연결하는 테스트 회로에는 매우 짧은 PCB 트레이스가 존재한다. 커플링 커패시터의 오른쪽 단자는 전기적 인터페이스(38)를 통해 신호를 DUT의 Rx 핀에 되돌리는 제2 마이크로 비아에 연결된다. 40은 탭 부품을 테스트 장비에 연결하는 PCB 트레이스를 나타낸다. 탭 부품 단자는 저주파 테스트 장비 인터페이스에 연결하기 위해 정규(그러나 블라인드) 비아에 연결하는 마이크로 비아를 사용한다. 고주파 경로에는 종래 기술에서 사용된 8개의 비아/백드릴 구조와 비교하여 매우 짧은 길이의 단 4 개의 마이크로 비아만 존재한다. 루프백 짧은 트레이스가 Tx와 Rx 핀 사이의 직접적인 직선 연결이 될 때, 이는 두 개의 DUT 핀 사이에서 가능한 최단 연결이다. 이는 일반적으로 가능하지는 않지만 짧은 연결은 종종 이론적인 직선 거리에 매우 가깝다.

도 15: 이는 도 1 내지 도 5의 회로를 구현하기 위한 탈착가능한 내장 루프백 회로를 도시한다. 피치 요구에 따라, 이는 도 6-9에서 설명된 바와 같이 3 가지 구현 방법 중 하나를 사용할 수있다. 탈착(detachable) 가능한 방법은 내장 루프백 회로를 장착시키는 이점을 제공합니다. 전기 신호는 DUT(Device Under Test)(37)의 Tx 핀에서 발생하고 DUT 인터페이스(38)(솔더, 소켓 또는 프로브 헤드) 및 좌측 마이크로 비아를 통해 직접 DUT 아래의 테스트 회로로 이동한다. Tx 신호 경로를 커플링 커패시터의 왼쪽 단자에 연결하는 테스트 회로에는 매우 짧은 PCB 트레이스가 존재한다. 커플링 커패시터의 오른쪽 단자는 전기적 인터페이스(38)를 통해 신호를 DUT의 Rx 핀에 되돌리는 제2 마이크로 비아에 연결된다. 이 모든 것은 일반적으로 "인터포즈(interpose)", "도우터 카드(daughter card)"또는 "퍼스널리티 카드(personality board)"라고 언급되는 탈착가능한 인쇄 회로 기판(44)에 존재한다. 45는 인터포저와 장치 인터페이스 보드 (DIB) 사이의 전기 인터페이스를 나타낸다. 40은 탭 부품을 테스트 장비에 연결하는 PCB 트레이스를 나타낸다. 탭 부품 단자는 블라인드 비아에 연결하는 마이크로 비아를 이용하여 인터페이스(45)를 통해 인터포저(44)를 통과해 저주파 테스트 장비 연결(40)을 위해 DIB(39)의 정규 비아로 라우팅한다. 비아 구조 및 인쇄 회로 기판 트레이스 길이의 단축과 같은 고속 이점은 도 14에서와 같이 도 15에서도 동일하다.

도 16: 이는 도 1의 회로와, 도 6 및 도 7에서의 큰 피치용의 제1 방법을 이용한 내장 부품 루프백 회로의 평면도이다. 전체적으로 두 개의 내장 루프백 회로가 도시된다. 왼쪽 회로에만 참조번호가 부여되고, 오른쪽 회로는 보다 시각적인 선명함을 제공한다(이 레이아웃은 실제 구현에서 가져온 것임). Tx 차동 신호는 DUT(Device Under Test)에서 마이크로 비아(46)(도 6, 7의 마이크로 비아(26))로 전파된다. 신호는 고속 트레이스(46)를 통해 커플링 커패시터(5,6)로 이동한다. 이어서 신호는 도 1에서 회로 노드(4,6)에 해당하는 마이크로 비아(47)를 통해 AC 커플링 후 DUT로 돌아간다. Tx 탭 부품(7,9)는 마이크로 비아(51)(도 6, 7의 마이크로 비아(29))와 도 1의 회로 노드(13,14)를 통해 DC/저주파수 테스트 장비에 연결된다. Rx 탭 부품(8,10)은 마이크로 비아(50)(도 6, 7의 마이크로 비아(28))와 도 1의 회로 노드(15,16)를 통해 DC/저주파 테스트 장비에 연결된다. Tx 및 Rx 저주파수 테스트 및 테스트 장비에 연결하기 위한 나머지 이스케이프(escape) 구조는 물리적으로 이 구조 아래에 있다. 점선(49)은 Tx와 Rx 포트 사이의 직선 거리를 나타낸다. 이는 주어진 집적 회로 장치에 대해 Tx와 Rx 사이의 이론적인 최단 거리 제한을 나타낸다. 그리드 상의 연결되지 않은, 라벨되지 않은 패드는 비아가 필요한 다른 신호를 나타낸다. 이들은 직선 경로와 방해하고 그 주변으로 라우팅을 위해 물리적 고속 경로로 필요로 한다. 이는 직선 거리에 1.4121(2의 루트)의 새로운 최대 한계까지 신호 경로 거리를 증가시킨다.

본 발명이 특정 실시예에 대해 설명하였지만 본 발명은 이에 한정되는 것은 아니며 첨부된 특허청구범위에 포함된 다른 실시예가 존재할 수 있다는 것은 자명하다.

Claims (23)

1. 피시험 장치(device under test)와 인터페이스하는 인쇄 회로 기판의 표면 바로 아래에 부품(components)를 배치하기 위한 구조물(structure)에 있어서,
   전송기 부품(TX) 및 수신기 부품(RX)를 포함하는 부품을 연결하는 마이크로-비아 및 트레이스를 포함하되, 마이크로 비아 및 트레이스는 피시험 장치로의 연결을 위해 루프백 회로내에 형성되고, 상기 연결은 상기 부품들 사이의 직선 길이에 근접한 최단의 전기적 길이를 갖고 커플링 커패시터에 의해 수행되고, 상기 거리는 상기 최단 직선 길이에 2 제곱근(square root)을 곱한 길이이고, 수신기 부품이 DUT 아래에 배치되는 구조물.
   
2. 제1항에 있어서,
   상기 수신기는 상기 마이크로 비아 및 회로(schematic) 노드를 통해 상기 DUT의 아래에 존재하고 상기 DUT에 연결되는 탭 부품을 구비하고, Tx 및 Rx 저주파 테스트 및 상기 DUT로의 연결을 위한 익스케이프 구조(escape structures)의 나머지는, Tx와 Rx 포트 사이의 직선 거러로 물리적으로 구조물 아래에 있고, 상기 직선 거리는 주어진 집적 회로 장치에 있어서의 Tx와 Rx 사이의 최단 거리 제한을 나타내고, 상기 직선 거리에 1.4121(제곱근)을 곱한 새로운 최대 제한까지 신호 경로 거리를 증가시키는 구조물.
   
3. 제1항에 있어서,
   상업적으로 이용가능한 패시브 부품이, 집적 회로 내의 직렬 데이터 경로를 테스트하기 위한 목적으로 고성능 루프백 경로를 형성하도록 인쇄 회로 기판(내장)의 내부에 배치되는 구조물.
   
4. 제1항에 있어서,
   모든 루프백 부품이 동일 평면 상에 있는 구조물.
   
5. 제1항에 있어서,
   모든 루프백 부품는 다수의 평면 레이어를 사용하는 것을 특징으로 하는 구조물.
   
6. 제1항에 있어서,
   상기 루프백 부품은 루프백 부품에 대해 수평 및 수직 방향 모두를 사용하는 것을 특징으로하는 구조물.
   
7. 제1항에 있어서,
   주 루프백 경로에 대해 용량성 커플링을 갖는 저항성 또는 유도성 탭 부품을 사용하는 것을 특징으로하는 구조물.
   
8. 제1항에 있어서,
   주 루프백 경로에 대해 용량성 커플링을 갖는 하이브리드 파이(pi) 감쇠 필터를 이용하는 구조물.
   
9. 제1항에 있어서,
   주 루프백 경로에 대해서 용량성 커플링(capacitive coupling) 만을 이용하는 구조물.
   
10. 제1항에 있어서,
    모든 인덕터에 대해 에어 코어 공동을 사용하는 구조물.
    
11. 제1항에 있어서,
    임의의 크기, 허용 오차 또는 온도 계수를 갖는 2개의 단자, 표면 실장 레지스터, 인덕터 또는 커패시터를 사용하는 구조물.
    
12. 제1항에 있어서,
    용량성 커플링을 갖는 최단 외부 루프백 경로를 제공하는 구조물.
    
13. 제1항에 있어서,
    구조물은 독립형(stand-alone) 인쇄 회로 기판, 인터 포저, 도우터 카드인 구조물.
    
14. 제1항에 있어서,
    구조물은 더 두껍고 더 큰 인쇄 회로 기판에 완전히 집적되는 구조물.
    
15. 제1항 및 제11항에 있어서,
    구조물은 임의의 상호접속 기술을 사용하여 기존의 인쇄 회로 기판에 제공(retrofitted)될 수 있는 구조물.
    
16. 제1항에 있어서,
    구조물은 피시험 장치의 아래에 모든 회로를 배치하는 것에 의해 인쇄 회로 기판 상의 X축 및 Y 축을 차지하지 않는 것을 구조물.
    
17. 피시험 장치에 인터페이싱하는 인쇄 회로 기판의 표면 바로 아래에 부품을 배치하는 방법에 있어서,
    피시험 장치(DUT)에 접속하기 위해 루프백 회로에 형성된 송신기 부품(TX) 및 수신기 부품(RX)를 포함하는 부품와 함께 마이크로 비아 및 트레이스를 사용하는 단계를 포함하고,
    상기 접속 단계는 상기 부품과 상기 DUT 사이의 직선에 근접하는 가능한한 가장 짧은 전기 길이를 갖는 커플링 커패시터에 의해 달성되며, 상기 거리는 상기 짧은 직선의 길이에 2의 제곱근을 곱한 길이를 가져 상기 수신기 부품이 DUT 아래에 배치되는 방법.
    
18. 제17항에 있어서,
    큰 피치에 대해 단일층 임베딩(single layer embedding)이 제공되는 방법.
    
19. 제18항에 있어서,
    상기 피치는 0.65mm 이상인 방법
    
20. 제17항에 있어서,
    미세 피치를 위해 다층 임베딩이 제공되는 방법.
    
21. 제19항에 있어서,
    상기 피치는 0.5mm 또는 0.4mm인 방법.
    
22. 제17항에 있어서,
    미세 피치를 위해 다축(multi-axis), 수직 및 수평 방향의 임베딩이 제공되는 방법.
    
23. 제22항에있어서,
    상기 피치는 고성능을 위해 0.4mm, 0.35mm 및 0.3mm인 방법.

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