KR20190105337A

KR20190105337A - 반도체 메모리 장치

Info

Publication number: KR20190105337A
Application number: KR1020180025758A
Authority: KR
Inventors: 이현의; 유혜승; 윤원주
Original assignee: 삼성전자주식회사
Priority date: 2018-03-05
Filing date: 2018-03-05
Publication date: 2019-09-17
Also published as: US20190271742A1; CN110232946A; CN110232946B; US10908212B2

Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 제1 방향을 따라 배치되는 제1 범프들, 제1 범프들과 평행하게 제1 방향을 따라 배치되는 제2 범프들, 제1 범프들에 연결되는 제1 레지스터들, 그리고 제2 범프들에 연결되는 제2 레지스터들을 포함한다. 제1 레지스터들 및 제2 레지스터들은 사각형의 형태로 순차적으로 연결되어 시프트 레지스터를 형성한다.

Description

반도체 메모리 장치{MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치에 관한 것이다.

반도체 제조 기술이 발전하면서, 반도체 메모리 장치들의 고속화, 집적화, 그리고 저전력화가 지속되고 있다. 반도체 메모리 장치들의 고속화, 집적화, 그리고 저전력화는 기존 반도체 메모리 장치들에서 의도하지 않은 오동작을 유발할 수 있다. 예를 들어, 반도체 메모리 장치들의 고속화, 집적화 그리고 저전력화는 반도체 메모리 장치들 내부의 전압들이 목표 레벨들에 도달하는 것을 저해할 수 있다.

반도체 메모리 장치들의 고속화는 클럭 신호에 동기되어 변화하는 내부 전압들이 목표 레벨들에 도달하기 전에 클럭 신호의 다음 사이클이 시작되는 오동작을 유발할 수 있다. 반도체 메모리 장치들의 집적화는 반도체 메모리 장치들 내부의 배선들 사이의 간격이 좁아짐에 따라 커플링이 강화되고, 커플링에 의해 내부 전압들이 목표 레벨들에 도달하지 못하는 오동작을 유발할 수 있다.

반도체 메모리 장치들의 저전력화는 내부 전압들을 목표 레벨들로 구동하는 구동력을 저해함으로써, 내부 전압들이 목표 레벨들에 도달하지 못하는 오동작을 유발할 수 있다. 따라서, 반도체 메모리 장치들의 고속화, 집적화, 그리고 저전력화에 따른 오동작들을 방지하는 새로운 구조들을 갖는 반도체 메모리 장치들이 요구되고 있다.

본 발명의 목적은 고속화, 집적화 및 저전력화가 진행됨에 따라 발생하는 오동작들을 방지하는 반도체 메모리 장치들을 제공하는 데에 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향을 따라 배치되는 제1 범프들, 제1 범프들과 평행하게 제1 방향을 따라 배치되는 제2 범프들, 제1 범프들에 연결되는 제1 레지스터들, 그리고 제2 범프들에 연결되는 제2 레지스터들을 포함한다. 제1 레지스터들 및 제2 레지스터들은 사각형의 형태로 순차적으로 연결되어 시프트 레지스터를 형성한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향을 따라 배치되는 제1 범프들, 제1 범프들과 평행하게 제1 방향을 따라 배치되는 제2 범프들, 제1 범프들에 연결되는 제1 레지스터들, 그리고 제2 범프들에 연결되는 제2 레지스터들을 포함한다. 제1 레지스터들 및 제2 레지스터들 각각의 출력은 제1 레지스터들 중 가장 인접한 제1 레지스터 및 제2 레지스터들 중 가장 인접한 제2 레지스터 중 하나의 입력과 연결된다. 제1 레지스터들 및 제2 레지스터들은 시프트 레지스터를 형성한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향을 따라 배치되는 제1 범프들, 제1 범프들과 평행하게 제1 방향을 따라 배치되는 제2 범프들, 제2 범프들과 평행하게 제1 방향을 따라 배치되는 제3 범프들, 제3 범프들과 평행하게 제1 방향을 따라 배치되는 제4 범프들, 제1 범프들에 연결되는 제1 레지스터들, 제2 범프들에 연결되는 제2 레지스터들, 제3 범프들에 연결되는 제3 레지스터들, 그리고 제4 범프들에 연결되는 제4 레지스터들을 포함한다. 제1 레지스터들, 제2 레지스터들, 제3 레지스터들, 그리고 제4 레지스터들 각각의 출력은 제1 레지스터들 중 가장 인접한 제1 레지스터, 제2 레지스터들 중 가장 인접한 제2 레지스터, 제3 레지스터들 중 가장 인접한 제3 레지스터, 그리고 제4 레지스터들 중 가장 인접한 제4 레지스터의 입력 중 하나의 입력과 연결된다. 제1 레지스터들, 제2 레지스터들, 제3 레지스터들 및 제4 레지스터들은 시프트 레지스터를 형성한다.

본 발명에 따르면, 시프트 레지스터를 형성하는 레지스터들을 연결하는 배선들의 길이가 감소된다. 따라서, 내부 전압들이 목표 레벨에 도달하는 시간을 줄임으로써 고속화 및 저전력화에 따른 오동작들을 방지하는 반도체 메모리 장치가 제공된다. 또한, 커플링이 감소됨으로써 집적화에 따른 오동작들을 방지하는 반도체 메모리 장치가 제공된다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 시스템을 보여준다.
도 2는 제1 내지 제4 반도체 메모리 장치들 각각의 범프들의 배치도를 보여준다.
도 3은 제1 채널의 제1 데이터 워드에 대해 범프들이 배치되는 예를 보여준다.
도 4는 제1 채널의 제1 데이터 워드의 범프들이 반도체 메모리 장치에 구현되는 예를 보여준다.
도 5는 제1 채널의 제1 데이터 워드의 제1 그룹의 범프들과 연관된 입력 및 출력 블록들이 루프백 체인을 형성하는 예를 보여준다.
도 6은 제1 채널의 제1 데이터 워드의 제1 그룹의 범프들과 연관된 입력 및 출력 블록들이 다른 형태의 루프백 체인을 형성하는 예를 보여준다.
도 7은 하나의 레지스터 입력을 갖는 제10 레지스터를 포함하는 입력 및 출력 블록의 예를 보여준다.
도 8은 두 개의 레지스터 입력들을 갖는 제7 레지스터를 포함하는 입력 및 출력 블록의 예를 보여준다.
도 9는 도 6의 루프백 체인의 수정 예에 따른 루프백 체인을 보여준다.
도 10은 제1 채널의 주소 워드에 대해 범프들이 배치되는 예를 보여준다.
도 11은 제1 채널의 주소 워드의 주소 그룹의 범프들과 연관된 입력 및 출력 블록들이 루프백 체인을 형성하는 예를 보여준다.
도 12는 제1 채널의 주소 워드의 주소 그룹의 범프들과 연관된 입력 및 출력 블록들이 다른 형태의 루프백 체인을 형성하는 예를 보여준다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 시스템을 보여준다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 시스템(100)을 보여준다. 도 1을 참조하면, 반도체 메모리 시스템(100)은 제1 내지 제4 반도체 메모리 장치들(110~140), 그리고 반도체 논리 장치(150)를 포함한다. 제1 반도체 메모리 장치(110)는 제1 범프들(112)을 포함한다. 제1 범프들(112)은 제1 관통 실리콘 비아들(111)(Through Silicon Vias)을 통해 제1 반도체 메모리 장치(110)의 내부 구성 요소들과 연결될 수 있다.

제2 반도체 메모리 장치(120)는 제2 범프들(122)을 포함한다. 제2 범프들(122)은 제2 관통 실리콘 비아들(121)을 통해 제2 반도체 메모리 장치(120)의 내부 구성 요소들과 연결될 수 있다. 제2 관통 실리콘 비아들(121)은 제1 반도체 메모리 장치(110)의 제1 범프들(112)과 연결될 수 있다.

제3 반도체 메모리 장치(130)는 제3 범프들(132)을 포함한다. 제3 범프들(132)은 제3 관통 실리콘 비아들(131)을 통해 제3 반도체 메모리 장치(130)의 내부 구성 요소들과 연결될 수 있다. 제3 관통 실리콘 비아들(131)은 제2 반도체 메모리 장치(120)의 제2 범프들(122)과 연결될 수 있다.

제4 반도체 메모리 장치(140)는 제4 범프들(142)을 포함한다. 제4 범프들(142)은 제4 관통 실리콘 비아들(141)을 통해 제4 반도체 메모리 장치(140)의 내부 구성 요소들과 연결될 수 있다. 제4 관통 실리콘 비아들(141)은 제3 반도체 메모리 장치(130)의 제3 범프들(132)과 연결될 수 있다.

제1 내지 제4 반도체 메모리 장치들(110~140)은 반도체 논리 장치(150)의 위에 적층될 수 있다. 반도체 논리 장치(150)는 내부 배선들(151), 제5 범프들(152), 그리고 제6 범프들(153)을 포함한다. 내부 배선들(151)은 제4 반도체 메모리 장치(140)의 제4 범프들(142)과 연결될 수 있다. 내부 배선들(151)은 제4 범프들(142)을 제5 범프들(152)과 전기적으로 연결할 수 있다.

즉, 반도체 논리 장치(150)의 위에 적층된 제1 내지 제4 반도체 메모리 장치들(110~140)은 제5 범프들(152)을 통해 액세스될 수 있다. 제6 범프들(153)은 반도체 논리 장치(150)의 구성 요소들과 연결될 수 있다. 즉, 반도체 논리 장치(150)의 구성 요소들은 제6 범프들(153)을 통해 액세스될 수 있다.

예를 들어, 반도체 논리 장치(150)의 구성 요소들은 제1 내지 제4 반도체 메모리 장치들(110~140)에 저장된 데이터를 이용하여 다양한 논리 동작들을 수행할 수 있다. 예를 들어, 반도체 논리 장치(150)는 데이터의 검색, 데이터의 처리 등을 수행할 수 있다. 반도체 논리 장치(150)이 논리 동작들은 제6 범프들(153)을 통해 요청되고, 논리 동작들의 결과는 제6 범프들(153)을 통해 출력될 수 있다.

예시적으로, 제1 내지 제4 반도체 메모리 장치들(110~140) 및 반도체 논리 장치(150)는 반도체 다이들(dies)일 수 있다. 제1 내지 제4 반도체 메모리 장치들(110~140) 및 반도체 논리 장치(150)는 하나의 패키지로 패키징될 수 있다.

예시적으로, 반도체 메모리 시스템(100)에서 반도체 논리 장치(150)는 부가적일 수 있다. 반도체 논리 장치(150)를 제외하고, 제1 내지 제4 반도체 메모리 장치들(110~140)이 반도체 메모리 시스템(100)을 형성하고, 하나의 패키지로 패키징될 수 있다.

도 2는 제1 내지 제4 반도체 메모리 장치들(110~140) 각각의 범프들(112, 122, 132 또는 142)의 배치도(200)를 보여준다. 예시적으로, 고대역폭 메모리(High Bandwidth Memory, HBM)의 표준에 따른 볼 아웃(Ball Out)의 예가 도 2에 도시된다.

도 1 및 도 2를 참조하면, 범프들(112, 122, 132 또는 142)은 둘 이상의 채널들로 구분될 수 있다. 제1 채널에 대해, 제1 내지 제4 데이터 워드들(211~214, CH1_DW1~CH1_DW4) 및 주소 워드(215, CH1_AW)가 도 2에 도시된 바와 같이 배치될 수 있다.

제2 채널에 대해, 제1 내지 제4 데이터 워드들(221~224, CH2_DW1~CH2_DW4) 및 주소 워드(225, CH2_AW)가 도 2에 도시된 바와 같이 배치될 수 있다. 제3 채널에 대해, 제1 내지 제4 데이터 워드들(231~234, CH3_DW1~CH3_DW4) 및 주소 워드(235, CH3_AW)가 도 2에 도시된 바와 같이 배치될 수 있다.

제4 채널에 대해, 제1 내지 제4 데이터 워드들(241~244, CH4_DW1~CH4_DW4) 및 주소 워드(245, CH4_AW)가 도 2에 도시된 바와 같이 배치될 수 있다. 제5 채널에 대해, 제1 내지 제4 데이터 워드들(251~254, CH5_DW1~CH5_DW4) 및 주소 워드(255, CH5_AW)가 도 2에 도시된 바와 같이 배치될 수 있다.

제6 채널에 대해, 제1 내지 제4 데이터 워드들(261~264, CH6_DW1~CH6_DW4) 및 주소 워드(265, CH4_AW)가 도 2에 도시된 바와 같이 배치될 수 있다. 제7 채널에 대해, 제1 내지 제4 데이터 워드들(271~274, CH7_DW1~CH7_DW4) 및 주소 워드(275, CH7_AW)가 도 2에 도시된 바와 같이 배치될 수 있다. 제8 채널에 대해, 제1 내지 제4 데이터 워드들(281~284, CH8_DW1~CH8_DW4) 및 주소 워드(285, CH8_AW)가 도 2에 도시된 바와 같이 배치될 수 있다.

반도체 메모리 장치(110, 120, 130 또는 140)와 통신하는 용도 외에, 테스트, 전원 공급 등과 같은 부가 기능을 위한 부가 범프들(290)이 도 2에 도시된 바와 같이 배치될 수 있다.

도 2의 배치도(200)는 범프들(112, 122, 132 또는 142)이 배치되는 물리적 위치들을 보여준다. 예를 들어, 반도체 메모리 장치(110, 120, 130 또는 140)의 하부면에서, 배치도(200)는 제1 방향 및 제2 방향에 따른 좌표계를 가정할 때에 범프들이 배치되는 좌표계 상의 위치들을 가리킬 수 있다.

제1 내지 제8 채널들에서, 데이터 워드들을 위한 범프들 및 주소 워드를 위한 범프들은 동일하게 배치될 수 있다. 따라서, 굵은 선으로 표시된 바와 같이, 제1 채널에 대한 제1 내지 제4 데이터 워드들(211~214, CH1_DW1~CH1_DW4) 및 주소 워드(215, CH1_AW)만이 아래에서 설명된다.

도 3은 제1 채널의 제1 데이터 워드(211, CH1_DW1)에 대해 범프들이 배치되는 예를 보여준다. 도 3을 참조하면, 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 범프들은 제1 내지 제4 그룹들(310~340), 전원 범프들(VDD) 및 접지 범프들(VSS)을 포함할 수 있다.

제1 그룹(310)은 제1행의 범프들 및 제2 행의 범프들을 포함할 수 있다. 제1 그룹(310)의 제1행의 범프들은 제1 방향을 따라 제8 데이터 범프(DQ8), 제6 데이터 범프(DQ6), 리던던트 데이터 범프(RD), 제4 데이터 범프(DQ4), 제2 데이터 범프(DQ2), 그리고 제1 데이터 마스크 범프(DM1)를 포함한다.

제1 그룹(310)의 제2행의 범프들은 제1 데이터 바이트 반전 범프(DBI1), 제7 데이터 범프(DQ7), 제5 데이터 범프(DQ5), 패리티 범프(PAR), 제3 데이터 범프(DQ3), 그리고 제1 데이터 범프(DQ1)를 포함할 수 있다.

제1 내지 제8 데이터 범프들(DQ1~DQ8)은 데이터 신호들을 통신하는 데에 사용될 수 있다. 리던던트 데이터 범프(RD)는 리던던트 데이터 신호를 통신하는 데에 사용될 수 있다. 제1 데이터 마스크 범프(DM1)는 자신이 속한 제1 그룹(310)의 데이터 범프들(DQ1~DQ8)과 연관된 데이터 마스크 신호를 통신하는 데에 사용될 수 있다.

제1 데이터 바이트 반전 범프(DBI1)는 자신이 속한 제1 그룹(310)의 데이터 범프들(DQ1~DQ8)과 연관된 데이터 바이트 반전 신호를 통신하는 데에 사용될 수 있다. 패리티 범프는 패리티 신호를 통신하는 데에 사용될 수 있다.

제1행의 범프들 및 제2 행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다. 예를 들어, 제1 방향을 따라 제2 행의 제1 데이터 바이트 반전 범프(DBI1)가 배치되고, 그리고 제1 방향을 따라 제1행의 제8 데이터 범프(DQ8)가 배치될 수 있다.

제1 방향을 따라 제2행의 제7 데이터 범프(DQ7)가 배치되고, 그리고 제1 방향을 따라 제1행의 제6 데이터 범프(DQ6)가 배치될 수 있다. 마찬가지로, 제1 그룹(310)의 제1행의 범프들과 제2행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

제2 그룹(320)의 범프들은 제1행의 범프들 및 제2행의 범프들을 포함할 수 있다. 제2 그룹(320)의 제1행의 범프들은 제16 데이터 범프(DQ16), 제14 데이터 범프(DQ14), 제1 쓰기 데이터 스트로브 범프(WDQS1), 제12 데이터 범프(DQ12), 제10 데이터 범프(DQ10), 그리고 제2 데이터 마스크 범프(DM2)를 포함할 수 있다.

제2 그룹(320)의 제2행의 범프들은 제2 데이터 바이트 반전 범프(DBI2), 제15 데이터 범프(DQ15), 제13 데이터 범프(DQ13), 제2 쓰기 데이터 스트로브 범프(WDQS2), 제11 데이터 범프(DQ11), 그리고 제9 데이터 범프(DQ9)를 포함할 수 있다.

제9 내지 제16 데이터 범프들(DQ9~DQ16), 제2 데이터 마스크 범프(DM2), 그리고 제2 데이터 바이트 반전 범프(DBI2)는 제1 그룹(310)의 제1 내지 제8 데이터 범프들(DQ1~DQ8), 제1 데이터 마스크 범프(DM1), 그리고 제1 데이터 바이트 반전 범프(DBI1)를 참조하여 설명된 바와 같이 사용될 수 있다.

제1 및 제2 쓰기 데이터 스트로브 범프들(WDQS1, WDQS2)은 상보적 신호인 제1 및 제2 쓰기 데이터 스트로브 신호들을 통신하는 데에 사용될 수 있다. 제1 그룹(310)을 참조하여 설명된 바와 같이, 제2 그룹(320)에서 제1행의 범프들 및 제2행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

제3 그룹(330)의 범프들은 제1행의 범프들 및 제2행의 범프들을 포함할 수 있다. 제3 그룹(330)의 제1행의 범프들은 제24 데이터 범프(DQ24), 제22 데이터 범프(DQ22), 제1 읽기 데이터 스트로브 범프(RDQS1), 제20 데이터 범프(DQ20), 제18 데이터 범프(DQ18), 그리고 제3 데이터 마스크 범프(DM3)를 포함할 수 있다.

제3 그룹(330)의 제2행의 범프들은 제3 데이터 바이트 반전 범프(DBI3), 제23 데이터 범프(DQ23), 제21 데이터 범프(DQ21), 제2 읽기 데이터 스트로브 범프(RDQS2), 제19 데이터 범프(DQ19), 그리고 제17 데이터 범프(DQ17)를 포함할 수 있다.

제17 내지 제24 데이터 범프들(DQ17~DQ24), 제3 데이터 마스크 범프(DM3), 그리고 제3 데이터 바이트 반전 범프(DBI3)는 제1 그룹(310)의 제1 내지 제8 데이터 범프들(DQ1~DQ8), 제1 데이터 마스크 범프(DM1), 그리고 제1 데이터 바이트 반전 범프(DBI1)를 참조하여 설명된 바와 같이 사용될 수 있다.

제1 및 제2 읽기 데이터 스트로브 범프들(RDQS1, RDQS2)은 상보적 신호인 제1 및 제2 읽기 데이터 스트로브 신호들을 통신하는 데에 사용될 수 있다. 제1 그룹(310)을 참조하여 설명된 바와 같이, 제3 그룹(330)에서 제1행의 범프들 및 제2행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

제4 그룹(340)의 범프들은 제1행의 범프들 및 제2행의 범프들을 포함할 수 있다. 제4 그룹(340)의 제1행의 범프들은 제32 데이터 범프(DQ32), 제30 데이터 범프(DQ30), 리던던트 데이터 범프(RD), 제28 데이터 범프(DQ28), 제26 데이터 범프(DQ26), 그리고 제4 데이터 마스크 범프(DM4)를 포함할 수 있다.

제4 그룹(340)의 제4행의 범프들은 제4 데이터 바이트 반전 범프(DBI4), 제31 데이터 범프(DQ31), 제29 데이터 범프(DQ29), 데이터 에러 범프(DERR), 제27 데이터 범프(DQ27), 그리고 제25 데이터 범프(DQ25)를 포함할 수 있다.

제17 내지 제24 데이터 범프들(DQ17~DQ24), 제3 데이터 마스크 범프(DM3), 제3 데이터 바이트 반전 범프(DBI3), 그리고 리던던트 데이터 범프(RD)는 제1 그룹(310)의 제1 내지 제8 데이터 범프들(DQ1~DQ8), 제1 데이터 마스크 범프(DM1), 제1 데이터 바이트 반전 범프(DBI1), 그리고 리던던트 데이터 범프(RD)를 참조하여 설명된 바와 같이 사용될 수 있다.

데이터 에러 범프(DERR)는 데이터에서 에러가 발생하였음을 가리키는 데이터 에러 신호를 통신하는 데에 사용될 수 있다. 제1 그룹(310)을 참조하여 설명된 바와 같이, 제3 그룹(330)에서 제1행의 범프들 및 제2행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

도 3은 범프들이 배치되는 물리적 위치들을 보여준다. 예를 들어, 도 3에 도시된 범프들의 위치들은 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 위치에서 제1 방향 및 제2 방향에 따른 좌표계를 가정할 때에 범프들이 배치되는 좌표계 상의 위치들을 가리킬 수 있다.

제1 채널의 제2 내지 제4 데이터 워드들(212~214, CH1_DW2~CH1_DW4)의 범프들은 번호들이 달라지는 것을 제외하면 도 3에 도시된 것과 동일하게 배치된다. 즉, 제2 내지 제2 데이터 워드들(212~214, CH1~DW2~CH1_DW4) 각각의 범프들은 제1 내지 제4 그룹들로 분할될 수 있다. 마찬가지로, 각 채널의 범프들의 배치들은 동일하므로, 임의의 채널의 임의의 데이터 워드의 범프들은 제1 내지 제4 그룹들로 분할될 수 있다.

도 4는 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 범프들이 반도체 메모리 장치(400)에 구현되는 예를 보여준다. 예를 들어, 반도체 메모리 장치(400)는 도 1의 제1 내지 제4 반도체 메모리 장치들(110, 120, 130, 140) 중 하나의 일부일 수 있다.

도 4를 참조하면, 반도체 메모리 장치(400)의 하부면(401)에 제1 데이터 마스크 범프(DM1), 제1 내지 제4 데이터 범프들(DQ1~DQ4), 패리티 범프(PAR), 리던던트 데이터 범프(RD), 제5 내지 제8 데이터 범프들(DQ5~DQ8), 그리고 제1 데이터 바이트 반전 범프(DBI1)가 배치될 수 있다.

도 3을 참조하여 설명된 바와 같이, 제1행의 범프들(DQ8, DQ6, RD, DQ4, DQ2, DM1)과 제2행의 범프들(DBI1, DQ7, DQ5, PAR, DQ3, DQ1)은 제1 방향을 따라 교대로 배치될 수 있다.

범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)은 반도체 메모리 장치(400)의 내부(403)에서 제3 방향을 따라 신장되는 관통 실리콘 비아들(411~422)과 각각 연결될 수 있다.

제1행의 범프들(DQ8, DQ6, RD, DQ4, DQ2, DM1)에 연결되는 관통 실리콘 비아들(411, 413, 415, 417, 419, 421) 및 제2행의 범프들(DBI1, DQ7, DQ5, PAR, DQ3, DQ1)과 연결되는 관통 실리콘 비아들(412, 414, 416, 418, 410, 422)은 제1 방향을 따라 교대로 배치될 수 있다.

관통 실리콘 비아들(411~422)은 반도체 메모리 장치(400)의 상부면(402)의 패드들(431~442)과 연결될 수 있다. 패드들(431~442)에 다른 반도체 메모리 장치의 범프들이 연결될 수 있다.

제1행의 범프들(DQ8, DQ6, RD, DQ4, DQ2, DM1)에 연결되는 패드들(431, 433, 435, 437, 439, 441) 및 제2행의 범프들(DBI1, DQ7, DQ5, PAR, DQ3, DQ1)과 연결되는 패드들(432, 434, 436, 438, 440, 442)은 제1 방향을 따라 교대로 배치될 수 있다.

반도체 메모리 장치(400)의 내부(403)에, 관통 실리콘 비아들(411~422)과 각각 연결되는 입력 및 출력 블록들(451~462)이 제공될 수 있다. 입력 및 출력 블록들(451~462)은 범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)을 통해 신호들을 수신하고 증폭하거나 또는 내부 신호들을 증폭하여 범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)을 통해 출력할 수 있다.

범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)을 통해 출력되는 신호들 또는 입력되는 신호들이 부하(load)에 의해 감쇠하는 것을 방지하기 위하여, 입력 및 출력 블록들(451~462)은 관통 실리콘 비아들(411~422)과 인접하여 배치될 수 있다. 즉, 입력 및 출력 블록들(451~462)의 위치들은 범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)의 위치들과 유사하거나 또는 실질적으로 동일할 수 있다.

반도체 메모리 장치(400)에 전원이 공급되면, 반도체 메모리 장치(400)는 외부 장치와 트레이닝을 수행할 수 있다. 트레이닝은 특정한 패턴을 갖는 데이터를 전송하고, 전송의 결과에 따라 전송 타이밍들을 조절하는 것을 포함하다.

제1 채널의 제1 데이터 워드(211, CH1_DW1)의 범프들 중 데이터 범프들(DQ1~DQ32), 데이터 마스크 범프들(DM1~DM4), 그리고 데이터 바이트 반전 범프들(DBI1~DBI4)이 트레이닝의 대상이 될 수 있다. 즉, 제1 내지 제4 그룹들(310~340)에서, 동일한 위치의 범프들이 트레이닝의 대상이 될 수 있다.

트레이닝 시에 특정한 패턴을 갖는 데이터를 수신 또는 출력하기 위하여, 반도체 메모리 장치(400)는 루프백 체인을 포함할 수 있다. 예를 들어, 도 3을 참조하여 설명된 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 범프들에서, 루프백 체인은 제1 내지 제4 그룹들(310~340) 각각에 대해 제공될 수 있다. 마찬가지로, 임의의 채널의 임의의 데이터 워드의 범프들에서, 루프백 체인은 제1 내지 제4 그룹들 각각에 대해 제공될 수 있다.

예를 들어, 트레이닝 대상인 입력 및 출력 블록들(451~455, 456~462) 각각은 적어도 하나의 레지스터를 포함할 수 있다. 트레이닝 대상인 입력 및 출력 블록들(451~455, 456~462)의 레지스터들은 루프백 체인을 형성할 수 있다. 루프백 체인은 선형 피드백 시프트 레지스터(LFSR, Linear Feedback Shift Register) 또는 다중 입력 시프트 레지스터(MISR, Multiple Input Shift Register)로 조직화할 수 있다.

선형 피드백 시프트 레지스터는 출력을 위한 의사 랜덤 패턴을 생성할 수 있다. 다중 입력 시프트 레지스터는 입력되는 패턴을 저장하고 처리할 수 있다.

도 5는 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 제1 그룹(310)의 범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)과 연관된 입력 및 출력 블록들(451~462)이 루프백 체인(470)을 형성하는 예를 보여준다.

도 5를 참조하면, 제1행의 입력 및 출력 블록들(451, 453, 455, 457, 459, 461)과 제2행의 입력 및 출력 블록들(452, 454, 456, 458, 460, 462)은 제1 방향을 따라 교대로 배치될 수 있다.

패리티 범프(PAR)에 대응하는 입력 및 출력 블록(456)과 리던던트 데이터 범프(RD)에 대응하는 입력 및 출력 블록(457)은 트레이닝 대상이 아닐 수 있다. 따라서, 입력 및 출력 블록들(456, 457)은 루프백 체인을 형성하는 레지스터를 갖지 않을 수 있다.

제1 데이터 마스크 범프(DM1), 제1 내지 제8 데이터 범프들(DQ1~DQ8), 그리고 제1 데이터 바이트 반전 범프(DBI1)에 각각 대응하는 입력 및 출력 블록들(451~455, 458~462)은 각각 제1 내지 제10 레지스터들(A1~A10)을 포함할 수 있다.

제1 내지 제10 레지스터들(A1~A10)은 순차적으로 연결되어 루프백 체인을 형성할 수 있다. 예를 들어, 제1 레지스터(A1)의 출력은 제10 레지스터(A10) 및 제7 레지스터(A7)의 입력들에 연결될 수 있다. 제10 레지스터(A10)의 출력은 제9 레지스터(A9)의 입력에 연결될 수 있다.

제9 레지스터(A9)의 출력은 제8 레지스터(A8)의 입력에 연결되고, 제8 레지스터(A8)의 출력은 제7 레지스터(A7)의 입력에 연결될 수 있다. 제7 레지스터(A7)의 출력은 제6 레지스터(A6)의 입력에 연결되고, 제6 레지스터(A6)의 출력은 제5 레지스터(A5)의 입력에 연결될 수 있다.

제5 레지스터(A5)의 출력은 제4 레지스터(A4)의 입력에 연결되고, 제4 레지스터(A4)의 출력은 제3 레지스터(A3)의 입력에 연결될 수 있다. 제3 레지스터(A3)의 출력은 제2 레지스터(A2)의 입력에 연결되고, 제2 레지스터(A2)의 출력은 제1 레지스터(A1)의 입력에 연결될 수 있다.

도 5는 입력 및 출력 블록들(451~462)이 배치되는 물리적 위치들을 보여준다. 예를 들어, 반도체 메모리 장치(400)의 내부(403)에서, 제1 방향 및 제2 방향에 따른 좌표계를 가정할 때에 입력 및 출력 블록들(451~462)이 배치되는 실제 위치들이 도 5에 도시될 수 있다.

도 5에 도시된 루프백 체인(470)에서, 제1 레지스터(A1)로부터 제7 레지스터(A7) 또는 제10 레지스터(A10)로 연결되는 배선의 길이는 루프백 체인(470)에 속한 다른 배선들의 길이보다 길다. 따라서, 제1 레지스터(A1)로부터 제7 레지스터(A7) 또는 제10 레지스터(A10)로 연결되는 배선은 루프백 체인(470)의 성능을 제한하는 주요 경로(critical path)일 수 있다.

예를 들어, 주요 경로의 길이가 증가할수록 주요 경로의 부하가 증가한다. 따라서, 주요 경로의 전압 레벨을 목표 레벨로 조절하는 데에 더 긴 시간 또는 더 높은 전압이 요구된다. 또한, 주요 경로의 길이가 증가할수록, 주요 경로가 인접한 다른 배선들과 형성하는 커플링이 증가한다. 따라서, 주요 경로의 전압 레벨을 목표 레벨로 조절하는 데에 더 긴 시간 또는 더 높은 전압이 요구된다.

도 5에 도시된 루프백 체인(470)의 성능(예를 들어, 동작 속도, 필요 전압 등)은 주요 경로가 존재함에 따라 제한될 수 있다.

도 6은 제1 채널의 제1 데이터 워드(211, CH1_DW1)의 제1 그룹(310)의 범프들(DM1, DQ1~DQ4, PAR, RD, DQ5~DQ8, DBI1)과 연관된 입력 및 출력 블록들(451~462)이 다른 형태의 루프백 체인(480)을 형성하는 예를 보여준다.

도 6을 참조하면, 제1행의 입력 및 출 블록들(451, 453, 455, 457, 459, 461)과 제2행의 입력 및 출력 블록들(452, 454, 456, 458, 460, 462)은 제1 방향을 따라 교대로 배치될 수 있다

패리티 범프(PAR)에 대응하는 입력 및 출력 블록(456)과 리던던트 데이터 범프(RD)에 대응하는 입력 및 출력 블록(457)은 트레이닝 대상이 아닐 수 있다. 따라서, 입력 및 출력 블록들(456, 457)은 루프백 체인(480)을 형성하는 레지스터를 갖지 않을 수 있다.

제1 레지스터(A1)의 출력은 제2 레지스터(A2)의 입력에 연결되고, 제2 레지스터(A2)의 출력은 제4 레지스터(A4)의 입력에 연결될 수 있다. 제4 레지스터(A4)의 출력은 제6 레지스터(A6)의 입력에 연결되고, 제6 레지스터(A6)의 출력은 제8 레지스터(A8)의 입력에 연결될 수 있다.

제8 레지스터(A8)의 출력은 제10 레지스터(A10)의 입력 및 제7 레지스터(A7)의 입력에 연결될 수 있다. 제10 레지스터(A10)의 출력은 제9 레지스터(A9)의 입력에 연결될 수 있다.

제9 레지스터(A9)의 출력은 제7 레지스터(A7)의 입력에 연결되고, 제7 레지스터(A7)의 출력은 제5 레지스터(A5)의 입력에 연결될 수 있다. 제5 레지스터(A5)의 출력은 제3 레지스터(A3)의 입력에 연결되고, 제3 레지스터(A3)의 출력은 제1 레지스터(A1)의 입력에 연결될 수 있다.

예를 들어, 레지스터들(A1~A10)은 사각형의 형태로 순차적으로 연결되어 루프백 체인(480)을 형성할 수 있다. 제1행의 레지스터들(A1, A3, A5, A7, A9)은 제1 방향을 따라 순차적으로 연결될 수 있다. 제2행의 레지스터들(A2, A4, A6, A8, A10)은 제1 방향의 반대 방향을 따라 순차적으로 연결될 수 있다.

제1행의 레지스터들(A1, A3, A5, A7, A9) 중 제1 방향을 따라 마지막 레지스터(A1)의 출력은 제2행의 레지스터들(A2, A4, A6, A8, A10) 중 제1 방향을 따라 마지막 레지스터(A2)의 입력에 연결될 수 있다.

제2행의 레지스터들(A2, A4, A6, A8, A10) 중 제1 방향의 반대 방향을 따라 마지막 레지스터(A10)의 출력은 제1행의 레지스터들(A1, A3, A5, A7, A9) 중 제1 방향의 반대 방향을 따라 마지막 레지스터(A9)의 입력에 연결될 수 있다.

레지스터들(A1~A10) 각각의 출력은 제1행의 레지스터들(A1, A3, A5, A7, A9) 중 가장 인접한 레지스터의 입력 및 제2행의 레지스터들(A2, A4, A6, A8, A10) 중 가장 인접한 레지스터의 입력 중 적어도 하나에 연결될 수 있다.

도 6에 도시된 바와 같이 루프백 체인(480)이 형성되면, 루프백 체인(480) 내의 배선들 중에서 다른 배선들의 길이들보다 현저하기 긴 길이를 갖는 배선, 즉 주요 경로(critical path)가 존재하지 않는다. 따라서, 루프백 체인(480)의 성능은 배선에 관계없이 최적화될 수 있다.

도 6을 참조하여 설명된 바와 같이 루프백 체인(480)이 구성되면, 루프백 체인(480)에 의해 생성되는 패턴 또는 루프백 체인(480)에 의해 생성되는 비교 결과가 도 5를 참조하여 설명된 루프백 체인(480)의 패턴 및 비교 결과와 달라질 수 있다. 따라서, 도 6의 루프백 체인(480)을 적용하기 위하여, 패턴 또는 비교 결과의 변경을 반영하도록 트레이닝 알고리즘이 수정될 수 있다.

다른 예로서, 도 5를 참조하여 설명된 루프백 체인(470)과 동일한 패턴 또는 비교 결과를 생성하기 위하여, 도 6의 루프백 체인(480)에서 범프들 및 범프들과 연관된 입력 및 출력 블록들의 물리적 위치들이 변경될 수 있다.

예를 들어, 제9 레지스터(A9)를 포함하는 입력 및 출력 블록(461)은 제1 데이터 마스크 범프(DM1)와 연관되도록 수정될 수 있다. 제10 레지스터(A10)를 포함하는 입력 및 출력 블록(462)은 제1 데이터 바이트 반전 범프(DBI1)와 연관되도록 수정될 수 있다.

제8 레지스터(A8)를 포함하는 입력 및 출력 블록(460)은 제8 데이터 범프(DQ8)와 연관되도록 수정될 수 있다. 제6 레지스터(A6)를 포함하는 입력 및 출력 블록(458)은 제7 데이터 범프(DQ7)와 연관되도록 수정될 수 있다. 제4 레지스터(A4)를 포함하는 입력 및 출력 블록(454)은 제6 데이터 범프(DQ6)와 연관되도록 수정될 수 있다.

제2 레지스터(A2)를 포함하는 입력 및 출력 블록(452)은 제5 데이터 범프(DQ5)와 연관되도록 수정될 수 있다. 제1 레지스터(A1)를 포함하는 입력 및 출력 블록(451)은 제4 데이터 범프(DQ4)와 연관되도록 수정될 수 있다. 제3 레지스터(A3)를 포함하는 입력 및 출력 블록(453)은 제3 데이터 범프(DQ3)와 연관되도록 수정될 수 있다.

제5 레지스터(A5)를 포함하는 입력 및 출력 블록(455)은 제2 데이터 범프(DQ2)와 연관되도록 수정될 수 있다. 제7 레지스터(A7)를 포함하는 입력 및 출력 블록(459)은 제1 데이터 범프(DQ1)와 연관되도록 수정될 수 있다.

상술된 바와 같이 루프백 체인(480)이 수정되면, 루프백 체인(480)이 생성하는 패턴 및 비교 결과는 도 5의 루프백 패턴(470)이 생성하는 패턴 및 비교 결과와 동일할 수 있다.

도 7은 하나의 레지스터 입력을 갖는 제10 레지스터(A10)를 포함하는 입력 및 출력 블록(462)의 예를 보여준다. 예를 들어, 하나의 레지스터 입력을 갖는 레지스터들(A1~A6, A8, A9)을 포함하는 다른 입력 및 출력 블록들(451~455, 458, 460, 461) 또한 도 7에 도시된 것과 동일한 구조를 가질 수 있다.

도 6 및 7을 참조하면, 입력 및 출력 블록(462)은 입력 드라이버(511), 입력 로직(512), 출력 드라이버(513), 출력 로직(514), 제1 다중화기(515), 제2 다중화기(516), 그리고 레지스터(A10)를 포함한다.

입력 드라이버(511) 및 출력 드라이버(513)는 관통 실리콘 비아(422)를 통해 제1 데이터 바이트 반전 범프(DBI1)에 연결될 수 있다. 입력 드라이버(511)는 제1 데이터 바이트 반전 범프(DBI1)로부터 전달되는 데이터 바이트 반전 신호를 증폭하여 입력 로직(512)에 전달할 수 있다.

입력 로직(512)은 입력 드라이버(511)로부터 전달된 신호를 병렬화할 수 있다. 예를 들어, 입력 로직(512)은 쓰기 데이터 스트로브 신호(WDQS1 또는 WDQS2)의 하강 에지에 동기되는 값을 하강 데이터 바이트 반전 신호(DBI1_F)로 출력할 수 있다. 입력 로직(512)은 쓰기 데이터 스트로브 신호(WDQS1 또는 WDQS2)의 상승 에지에 동기되는 값을 상승 데이터 바이트 반전 신호(DBI1_R)로 출력할 수 있다.

출력 로직(514)은 제1 다중화기(515)로부터 하강 데이터 바이트 반전 신호(DBI1_F)를 수신하고, 제2 다중화기(516)로부터 상승 데이터 바이트 반전 신호(DBI_R)를 수신할 수 있다.

출력 로직(514)은 하강 데이터 바이트 반전 신호(DBI1_F) 및 상승 데이터 바이트 반전 신호(DBI_R)를 읽기 데이터 스트로브 신호(RDQS1 또는 RDQS2)의 하강 에지 및 상승 에지에 동기된 값들로 직렬화할 수 있다. 출력 드라이버(513)는 출력 로직(514)으로부터 전달되는 신호를 증폭하여 제1 데이터 바이트 반전 범프(DBI1)로 출력할 수 있다.

입력 로직(512)으로부터 전달되는 하강 데이터 바이트 반전 신호(DBI1_F) 및 상승 데이터 바이트 반전 신호(DBI_R)는 반도체 메모리 장치(400)의 코어(CORE) 및 레지스터(A10)로 전달될 수 있다. 예를 들어, 코어(CORE)는 데이터를 저장하고 그리고 저장된 데이터를 읽을 수 있는 메모리 셀들을 포함할 수 있다.

레지스터(A10)는 제1 내지 제8 구성 요소들(521~528)을 포함할 수 있다. 제1 구성 요소(521)는 다중 입력 시프트 레지스터(MISR) 활성 신호(MISR_EN) 및 레지스터 입력(REG_IN)을 수신할 수 있다. 레지스터 입력(REG_IN)은 도 6의 루프백 체인(480)의 이전 레지스터의 출력, 예를 들어, 제8 레지스터(A8)의 출력일 수 있다. 제1 구성 요소(521)는 MISR 활성 신호(MISR_EN) 및 레지스터 입력(REG_IN)에 대해 부정 논리곱 연산을 수행할 수 있다.

제2 구성 요소(522)는 하강 데이터 바이트 반전 신호(DBI1_F) 및 선형 피드백 시프트 레지스터(LFSR) 활성 신호(LFSR_EN)를 수신할 수 있다. 제2 구성 요소(522)는 하강 데이터 바이트 반전 신호(DBI1_F)와 LFSR 활성 신호(LFSR_EN)에 대해 부정 논리곱 연산을 수행할 수 있다.

제3 구성 요소(523)는 제1 및 제2 구성 요소들(521, 522)의 출력들에 대해 배타적 논리합 연산을 수행할 수 있다. 제4 구성 요소(524)는 입력(D) 및 출력(Q)을 가지며, 클럭 신호(CLK)에 동기되어 제3 구성 요소(523)의 출력을 전달하는 플립플롭일 수 있다.

예를 들어, 제4 구성 요소(524)의 출력은 루프백 체인(480)에서 데이터 바이트 반전 범프(DBI1)의 입력 및 출력 블록(462)의 레지스터(A10)에서 생성되는 하강 신호, 예를 들어, 시프트 레지스터 하강 데이터 바이트 반전 신호(SR_DBI_F)일 수 있다.

제5 구성 요소(525)는 시프트 레지스터 하강 데이터 바이트 반전 신호(SR_DBI_F) 및 MISR 활성 신호(MISR_EN)에 대해 부정 논리곱 연산을 수행할 수 있다. 제6 구성 요소(526)는 상승 데이터 바이트 반전 신호(DBI1_R) 및 LFSR 활성 신호(LFSR_EN)에 대해 부정 논리곱 연산을 수행할 수 있다.

제7 구성 요소(527)는 제5 및 제6 구성 요소들(525, 526)의 출력들에 대해 배타적 논리합 연산을 수행할 수 있다. 제8 구성 요소(528)는 입력(D) 및 출력(Q)을 가지며, 클럭 신호(CLK)에 동기되어 제7 구성 요소(527)의 출력을 전달하는 플립플롭일 수 있다.

예를 들어, 제8 구성 요소(528)의 출력은 루프백 체인(480)에서 데이터 바이트 반전 범프(DBI1)의 입력 및 출력 블록(462)의 레지스터(A10)에서 생성되는 상승 신호, 예를 들어, 시프트 레지스터 상승 데이터 바이트 반전 신호(SR_DBI_R)일 수 있다. 또한, 제8 구성 요소(528)의 출력은 레지스터 출력(REG_OUT)일 수 있다. 레지스터 출력(REG_OUT)은 루프백 체인(480)에서 다음 레지스터(A9)에 연결될 수 있다.

제1 다중화기(515)는 선택 신호(SEL)가 제1 값을 가질 때에 시프트 레지스터 하강 데이터 바이트 반전 신호(SR_DBI_F)를 하강 데이터 바이트 반전 신호(DBI1_F)로 출력할 수 있다. 제1 다중화기(515)는 선택 신호(SEL)가 제2값을 가질 때에 코어(CORE)로부터 전달되는 하강 데이터 바이트 반전 신호(DBI1_F)를 출력할 수 있다.

제2 다중화기(516)는 선택 신호(SEL)가 제1 값을 가질 때에 시프트 레지스터 상승 데이터 바이트 반전 신호(SR_DBI_R)를 상승 데이터 바이트 반전 신호(DBI1_R)로 출력할 수 있다. 제2 다중화기(516)는 선택 신호(SEL)가 제2값을 가질 때에 코어(CORE)로부터 전달되는 상승 데이터 바이트 반전 신호(DBI1_R)를 출력할 수 있다.

예시적으로, MISR 활성 신호(MISR_EN) 및 LFSR 활성 신호(LFSR_EN)가 제1 값들을 가질 때, 루프백 체인(480)은 MISR로 동작할 수 있다. MISR 활성 신호(MISR_EN)가 제2값을 갖고 LFSR 활성 신호(LFSR_EN)가 제1 값을 가질 때에, 루프백 체인(480)은 LFSR로 동작할 수 있다.

도 8은 두 개의 레지스터 입력들을 갖는 제7 레지스터(A7)를 포함하는 입력 및 출력 블록(459)의 예를 보여준다. 도 6 및 8을 참조하면, 입력 및 출력 블록(459)은 입력 드라이버(511), 입력 로직(512), 출력 드라이버(513), 출력 로직(514), 제1 다중화기(515), 제2 다중화기(516), 그리고 레지스터(A7)를 포함한다.

예시적으로, 입력 및 출력 블록(459)은 제6 데이터 범프(DQ6)와 연관된다. 따라서, 도 7에서 제1 데이터 바이트 반전 범프(DBI1)와 연관되어 명명된 참조 기호들은 제6 데이터 범프(DQ6)와 연관된 참조 기호들로 대체된다. 예를 들어, 도 8에서 하강 데이터 신호(DQ6_F), 상승 데이터 신호(DQ6_R), 시프트 레지스터 하강 데이터 신호(SR_DQ6_F), 그리고 시프트 레지스터 상승 데이터 신호(SR_DQ6_R)가 사용될 수 있다.

레지스터(A7)는 제1 내지 제9 구성 요소들(521~529)을 포함할 수 있다. 도 7의 레지스터(A10)와 비교하면, 제1 구성 요소(521)는 MISR 활성 신호(MISR_EN) 및 제1 레지스터 입력(REG_IN1)에 대해 부정 논리곱 연산을 수행할 수 있다.

제1 레지스터 입력(REG_IN1)은 루프백 체인(480)의 시프트 레지스터를 형성하는 주 경로(main path)를 통해 전달되는 입력일 수 있다. 예를 들어, 제8 레지스터(A8)에서 제10 레지스터(A10), 제9 레지스터(A9), 그리고 제7 레지스터(A7)를 연결하는 경로가 루프백 체인(480)의 주 경로(main path)일 수 있다. 따라서, 제1 레지스터 입력(REG_IN1)으로서 제9 레지스터(A9)의 출력이 전달될 수 있다.

도 7의 레지스터(A10)와 비교하면, 레지스터(A7)에 제9 구성 요소(529)가 추가된다. 제9 구성 요소(529)는 시프트 레지스터 하강 데이터 신호(SR_DQ6_F) 및 제2 레지스터 입력(REG_IN2)에 대해 배타적 논리합 연산을 수행할 수 있다.

제2 레지스터 입력(REG_IN2)은 루프백 체인(480)의 시프트 레지스터를 형성하는 주 경로(main path)에 더하여, 루프백 체인(480)에 선형 피드백(Linear Feedback) 또는 다중 입력(Multiple Input)과 연관된 부가 기능을 위해 제공되는 부가 경로(additional path)를 통해 전달되는 입력일 수 있다.

예를 들어, 제8 레지스터(A8)에서 제10 레지스터(A10), 제9 레지스터(A9), 그리고 제7 레지스터(A7)를 연결하는 경로가 루프백 체인(480)의 주 경로(main path)일 수 있다. 제8 레지스터(A8)에서 제7 레지스터(A7)를 연결하는 경로가 루프백 체인(480)의 부가 경로(additional path)일 수 있다. 따라서, 제2 레지스터 입력(REG_IN2)으로서 제8 레지스터(A8)의 출력이 전달될 수 있다.

도 7의 레지스터(A10)와 비교하면, 제5 구성 요소(525)는 제9 구성 요소(529)의 출력 및 MISR 활성 신호(MISR_EN)에 대해 부정 논리곱 연산을 수행할 수 있다. 제8 구성 요소(528)의 출력은 레지스터 출력(REG_OUT)으로서 제7 레지스터(A7)로 전달될 수 있다. 언급된 것들 외의 구성 요소들은 도 7을 참조하여 설명된 것과 동일한 구조 및 연결 관계를 갖는다. 따라서, 중복되는 설명은 생략된다.

도 9는 도 6의 루프백 체인(480)의 수정 예에 따른 루프백 체인(490)을 보여준다. 도 9를 참조하면, 제1행의 입력 및 출력 블록들(451, 453, 455, 457, 459, 461, 463)과 제2행의 입력 및 출력 블록들(452, 454, 456, 458, 460, 462, 464)은 제1 방향을 따라 교대로 배치될 수 있다.

도 6과 비교하면, 제1행에 제1 데이터 반전 범프(DQ#1)와 연관된 데이터 입력 및 출력 블록(463)이 추가되고, 제2행에 제2 데이터 반전 범프(DQ#2)와 연관된 데이터 입력 및 출력 블록(464)이 추가될 수 있다. 데이터 입력 및 출력 블록(463)은 제11 레지스터(A11)를 포함하고, 데이터 입력 및 출력 블록(464)은 제12 레지스터(A12)를 포함할 수 있다.

도 6과 비교하면, 제10 레지스터(A10)의 출력은 제12 레지스터(A12)의 입력에 연결될 수 있다. 제12 레지스터(A12)의 출력은 제11 레지스터(A11)의 입력에 연결될 수 있다. 제11 레지스터(A11)의 출력은 제9 레지스터(A9)의 입력에 연결될 수 있다.

도 10은 제1 채널의 주소 워드(215, CH1_AW)에 대해 범프들이 배치되는 예를 보여준다. 도 10을 참조하면, 제1 채널의 주소 워드(215, CH1_AW)의 범프들은 주소 그룹(350), 전원 범프들(VDD) 및 접지 범프들(VSS)을 포함할 수 있다.

주소 그룹(350)은 제1 내지 제4행의 범프들을 포함할 수 있다. 제1행의 범프들은 제1 방향을 따라 제8 열 주소 범프(C8), 제6 열 주소 범프(C6), 클럭 인에이블 범프(CKE), 제4 열 주소 범프(C4), 제2 열 주소 범프(C2), 그리고 예비 범프(ARFU)를 포함한다.

제2행의 범프들은 제1 방향을 따라 리던던트 열 범프(RC), 제7 열 주소 범프(C7), 제5 열 주소 범프(C5), 예비 범프(ARFU), 제3 열 주소 범프(C3), 그리고 제1 열 주소 범프(C1)를 포함할 수 있다.

제3행의 범프들은 제1 방향을 따라 예비 범프(ARFU), 제6 행 주소 범프(R6), 제1 클럭 범프(CK1), 제4 행 주소 범프(R4), 제2 행 주소 범프(R2), 그리고 예비 범프(ARFU)를 포함한다.

제4행의 범프들은 제1 방향을 따라 주소 에러 범프(AERR), 리던던트 행 범프(RR), 제5 행 주소 범프(R5), 제2 클럭 범프(CK2), 제3 행 주소 범프(R3), 그리고 제1 행 주소 범프(R1)를 포함할 수 있다.

제1 내지 제8 열 주소 범프들(C1~C8)은 열 주소 신호들을 통신하는 데에 사용될 수 있다. 제1 내지 제6 행 주소 범프들(R1~R6)은 행 주소 신호들을 통신하는 데에 사용될 수 있다. 리던던트 열 범프(RC)는 리던던트 열 주소 신호를 통신하는 데에 사용될 수 있다.

리던던트 행 범프(RR)는 리던던트 행 주소 신호를 통신하는 데에 사용될 수 있다. 제1 및 제2 클럭 범프들(CK1, CK2)은 주소 신호들을 수신하는 데에 사용되며 상보적인 제1 및 제2 클럭 신호들을 통신하는 데에 사용될 수 있다.

주소 에러 범프(AERR)는 주소 신호들에 에러가 존재함을 가리키는 주소 에러 신호를 통신하는 데에 사용될 수 있다. 예비 범프들(ARFU)는 사용되지 않거나 또는 상세한 설명에서 언급된 신호들 외의 다른 신호 또는 추가적인 신호를 통신하는 데에 사용될 수 있다.

제1행의 범프들 및 제2 행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다. 예를 들어, 제1 방향을 따라 제2행의 리던던트 열 범프(RC)가 배치되고, 그리고 제1 방향을 따라 제1행의 제8 열 주소 범프(C8)가 배치될 수 있다.

제1 방향을 따라 제2행의 제7 열 주소 범프(C7)가 배치되고, 그리고 제1 방향을 따라 제1행의 제6 열 주소 범프(C6)가 배치될 수 있다. 마찬가지로, 제1행의 범프들과 제2행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

제3행의 범프들 및 제4 행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다. 예를 들어, 제1 방향을 따라 제4행의 주소 에러 범프(AERR)가 배치되고, 그리고 제1 방향을 따라 제3행의 예비 범프(ARFU)가 배치될 수 있다.

제1 방향을 따라 제4행의 리던던트 행 범프(RR)가 배치되고, 그리고 제1 방향을 따라 제3행의 제6 행 주소 범프(R6)가 배치될 수 있다. 마찬가지로, 제3행의 범프들과 제4행의 범프들은 제1 방향을 따라 교대로 배치될 수 있다.

제1행의 범프들과 제3행의 범프들은 제1 방향을 따라 동일한 위치들에 배치될 수 있다. 제2행의 범프들과 제4행의 범프들은 제1 방향을 따라 동일한 위치들에 배치될 수 있다.

도 10은 범프들이 배치되는 물리적 위치들을 보여준다. 예를 들어, 도 10에 도시된 범프들의 위치들은 제1 채널의 주소 워드(215, CH1_AW)의 위치에서 제1 방향 및 제2 방향에 따른 좌표계를 가정할 때에 범프들이 배치되는 좌표계 상의 위치들을 가리킬 수 있다. 각 채널의 주소 워드의 범프들은 도 10에 도시된 것과 동일하게 배치될 수 있다.

도 11은 제1 채널의 주소 워드(215, CH1_AW)의 주소 그룹(350)의 범프들(C1~C8, CKE, R1~R6, RC, CK1, CK2, RR, AERR, ARFU)과 연관된 입력 및 출력 블록들(631~654)이 루프백 체인(600)을 형성하는 예를 보여준다.

도 11을 참조하면, 제1행의 입력 및 출력 블록들(631, 633, 635, 637, 639, 641)과 제2행의 입력 및 출력 블록들(632, 634, 636, 638, 640, 642)은 제1 방향을 따라 교대로 배치될 수 있다. 제3행의 입력 및 출력 블록들(643, 645, 647, 649, 651, 653)과 제4행의 입력 및 출력 블록들(644, 646, 648, 650, 652, 654)은 제1 방향을 따라 교대로 배치될 수 있다.

예시적으로, 예비 범프들(ARFU)에 대응하는 입력 및 출력 블록들(631, 636, 643)은 제공되지 않고 생략될 수 있다. 예시적으로, 예비 범프들(ARFU)에 대응하는 입력 및 출력 블록들(631, 636, 643), 리던던트 열 범프(RC) 및 리던던트 행 범프(RR)에 대응하는 입력 및 출력 블록들(642, 652), 제1 및 제2 클럭 범프들(CK1, CK2)에 대응하는 입력 및 출력 블록들(648, 649), 그리고 주소 에러 범프(AERR)에 대응하는 입력 및 출력 블록(654)은 루프백 체인(600)을 형성하는 레지스터를 갖지 않을 수 있다.

제1 내지 제4 열 주소 범프들(C1~C4), 클럭 인에이블 범프(CKE), 그리고 제5 내지 제8 열 주소 범프들(C5~C8)에 각각 대응하는 입력 및 출력 블록들(632~635, 637~641)은 각각 제1 내지 제9 레지스터들(B1~B9)을 포함할 수 있다.

제1 내지 제4 행 주소 범프들(R1~R4), 그리고 제5 및 제6 행 주소 범프들(651, 650)에 각각 대응하는 입력 및 출력 블록들(644~647, 650, 651)은 각각 제10 내지 제15 레지스터들(B10~B15)을 포함할 수 있다.

제1 레지스터(B1)의 출력은 제2 레지스터(B2)의 입력, 제3 레지스터(B3)의 입력 및 제15 레지스터(B15)의 입력에 연결될 수 있다. 제15 레지스터(B15)의 출력은 제14 레지스터(B14)의 입력에 연결될 수 있다. 제14 레지스터(B14)의 출력은 제13 레지스터(B13)의 입력에 연결될 수 있다.

제13 레지스터(B13)의 출력은 제12 레지스터(B12)의 입력에 연결될 수 있다. 제12 레지스터(B12)의 출력은 제11 레지스터(B11)의 입력에 연결될 수 있다. 제11 레지스터(B11)의 출력은 제10 레지스터(B10)의 입력에 연결될 수 있다. 제10 레지스터(B10)의 출력은 제9 레지스터(B9)의 입력에 연결될 수 있다.

제9 레지스터(B9)의 출력은 제8 레지스터(B8)의 입력에 연결될 수 있다. 제8 레지스터(B8)의 출력은 제7 레지스터(B7)의 입력에 연결될 수 있다. 제7 레지스터(B7)의 출력은 제6 레지스터(B6)의 입력에 연결될 수 있다. 제6 레지스터(B6)의 출력은 제5 레지스터(B5)의 입력에 연결될 수 있다.

제5 레지스터(B5)의 출력은 제4 레지스터(B4)의 입력에 연결될 수 있다. 제4 레지스터(B4)의 출력은 제3 레지스터(B3)의 입력에 연결될 수 있다. 제3 레지스터(B3)의 출력은 제2 레지스터(B2)의 입력에 연결될 수 있다. 제2 레지스터(B2)의 출력은 제1 레지스터(B1)의 입력에 연결될 수 있다.

도 11의 루프백 체인(600)에서, 제1 레지스터(B1)의 출력과 제15 레지스터(B15)의 입력을 연결하는 배선 또는 제10 레지스터(B10)의 출력을 제9 레지스터(B9)의 입력과 연결하는 배선의 길이가 다른 배선들의 길이보다 더 길다. 따라서, 제1 레지스터(B1)의 출력과 제15 레지스터(B15)의 입력을 연결하는 배선 또는 제10 레지스터(B10)의 출력을 제9 레지스터(B9)의 입력과 연결하는 배선은 루프백 체인(600)의 성능을 제한하는 주요 경로(critical path)로 작용할 수 있다.

도 12는 제1 채널의 주소 워드(215, CH1_AW)의 주소 그룹(350)의 범프들(C1~C8, CKE, R1~R6, RC, CK1, CK2, RR, AERR, ARFU)과 연관된 입력 및 출력 블록들(631~654)이 다른 형태의 루프백 체인(610)을 형성하는 예를 보여준다.

도 12를 참조하면, 제1행의 입력 및 출력 블록들(631, 633, 635, 637, 639, 641)과 제2행의 입력 및 출력 블록들(632, 634, 636, 638, 640, 642)은 제1 방향을 따라 교대로 배치될 수 있다. 제3행의 입력 및 출력 블록들(643, 645, 647, 649, 651, 653)과 제4행의 입력 및 출력 블록들(644, 646, 648, 650, 652, 654)은 제1 방향을 따라 교대로 배치될 수 있다.

예시적으로, 예비 범프들(ARFU)에 대응하는 입력 및 출력 블록들(631, 636, 643)은 제공되지 않고 생략될 수 있다. 예시적으로, 예비 범프들(ARFU)에 대응하는 입력 및 출력 블록들(631, 636, 643), 리던던트 열 범프(RC) 및 리던던트 행 범프(RR)에 대응하는 입력 및 출력 블록들(642, 652), 제1 및 제2 클럭 범프들(CK1, CK2)에 대응하는 입력 및 출력 블록들(648, 649), 그리고 주소 에러 범프(AERR)에 대응하는 입력 및 출력 블록(654)은 루프백 체인(610)을 형성하는 레지스터를 갖지 않을 수 있다.

제1 레지스터(B1)의 출력은 제2 레지스터(B2)의 입력과 연결될 수 있다. 제2 레지스터(B2)의 출력은 제4 레지스터(B4)의 입력, 제1 레지스터(B1)의 입력, 그리고 제10 레지스터(B10)의 입력과 연결될 수 있다. 제4 레지스터(B4)의 출력은 제5 레지스터(B5)의 입력과 연결될 수 있다.

제5 레지스터(B5)의 출력은 제7 레지스터(B7)의 입력과 연결될 수 있다. 제7 레지스터(B7)의 출력은 제9 레지스터(B9)의 입력과 연결될 수 있다. 제9 레지스터(B9)의 출력은 제8 레지스터(B8)의 입력과 연결될 수 있다. 제8 레지스터(B8)의 출력은 제3 레지스터(B3)의 입력과 연결될 수 있다.

제3 레지스터(B3)의 출력은 제11 레지스터(B11)의 입력과 연결될 수 있다. 제11 레지스터(B11)의 출력은 제13 레지스터(B13)의 입력과 연결될 수 있다. 제13 레지스터(B13)의 출력은 제15 레지스터(B15)의 입력과 연결될 수 있다. 제15 레지스터(B15)의 출력은 제14 레지스터(B14)의 입력과 연결될 수 있다.

제14 레지스터(B14)의 출력은 제12 레지스터(B12)의 입력과 연결될 수 있다. 제12 레지스터(B12)의 출력은 제10 레지스터(B10)의 입력과 연결될 수 있다. 제10 레지스터(B10)의 출력은 제1 레지스터(B1)의 입력과 연결될 수 있다.

도 12에 도시된 바와 같이, 제1 내지 제4행들에 속한 레지스터들 중 특정한 열의 레지스터의 출력은 제1행의 레지스터들 중 가장 인접한 제1 레지스터, 제2행의 레지스터들 중 가장 인접한 레지스터, 제3행의 레지스터들 중 가장 인접한 제3 레지스터, 그리고 제3행의 레지스터들 중 가장 인접한 제4 레지스터 중 적어도 하나에 연결될 수 있다.

도 12에 도시된 바와 같이 루프백 체인(610)이 형성되면, 루프백 체인(610)의 성능을 제안하는 주요 경로가 제거된다. 따라서, 루프백 체인(610)의 성능이 향상된다.

제2 내지 제9 레지스터들(B2~B9), 그리고 제11 내지 제15 레지스터들(B11~B15)과 같이 하나의 입력 및 하나의 출력을 갖는 레지스터는 도 7을 참조하여 설명된 제10 레지스터(A10)와 동일한 구조를 가질 수 있다. 하나의 입력 및 하나의 출력을 갖는 레지스터를 포함하는 입력 및 출력 블록은 도 7을 참조하여 설명된 것과 동일한 구조를 가질 수 있다.

다른 예로서, 하나의 입력 및 하나의 출력을 갖는 레지스터에 대응하는 입력 및 출력 블록은 도 7에 도시된 구조에서 출력 드라이버(513), 출력 로직(514), 그리고 제1 및 제2 다중화기들(515, 516)이 제거된 구조를 가질 수 있다.

제1 및 제10 레지스터들(B1, B10)과 같이 두 개의 입력들 및 하나의 출력을 갖는 레지스터는 도 8을 참조하여 설명된 제7 레지스터(A7)와 동일한 구조를 가질 수 있다. 두 개의 입력들 및 하나의 출력을 갖는 레지스터를 포함하는 입력 및 출력 블록은 도 8을 참조하여 설명된 것과 동일한 구조를 가질 수 있다.

다른 예로서, 두 개의 입력들 및 하나의 출력을 갖는 레지스터에 대응하는 입력 및 출력 블록은 도 8에 도시된 구조에서 출력 드라이버(513), 출력 로직(514), 그리고 제1 및 제2 다중화기들(515, 516)이 제거된 구조를 가질 수 있다.

예시적으로, 도 12에서, 제1 레지스터(B1), 제2 레지스터(B2), 그리고 제4 레지스터(B4)를 연결하는 경로가 주 경로(main path)일 수 있다. 제2 레지스터(B2)의 출력을 제1 레지스터(B1)의 입력에 연결하는 경로 그리고 제2 레지스터(B2)의 출력을 제10 레지스터(B10)의 입력에 연결하는 경로는 부가 경로들(additional paths)일 수 있다.

도 6을 참조하여 설명된 바와 같이, 도 12를 참조하여 설명된 루프백 체인(610)을 적용하기 위하여, 트레이닝 알고리즘이 수정되거나 또는 루프백 체인(610)의 범프들의 위치들이 수정될 수 있다.

도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 시스템(700)을 보여준다. 도 13을 참조하면, 반도체 메모리 시스템(700)은 제1 내지 제4 반도체 메모리 장치들(110~140), 반도체 논리 장치(150), 처리 장치(760), 인터포저(770), 그리고 패키지 기판(780)을 포함할 수 있다.

제1 내지 제4 반도체 메모리 장치들(110~140) 및 반도체 논리 장치(150)는 도 1을 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략된다. 반도체 논리 장치(150)는 제5 범프들(152) 및 제6 범프들(153)을 통해 인터포저(770)에 연결될 수 있다.

처리 장치(760)는 제1 처리 범프들(761) 및 제2 처리 범프들(762)을 통해 인터포저(770)와 연결될 수 있다. 처리 장치(760)는 중앙 처리부(CPU), 그래픽 처리부(GPU), 시스템-온-칩(System-on-Chip) 등을 포함할 수 있다.

반도체 논리 장치(150) 및 처리 장치(760)는 인터포저(770)의 위에 적층될 수 있다. 인터포저(770)는 패키지 기판(780)의 위에 적층될 수 있다. 인터포저(770)는 제1 인터포저 범프들(774) 및 제2 인터포저 범프들(775)을 통해 기판(780)과 연결될 수 있다.

인터포저(770)는 반도체 논리 장치(150)의 제5 범프들(152)을 제1 내부 배선들(661)을 통해 처리 장치(760)의 제2 처리 범프들(762)과 연결할 수 있다. 인터포저(770)는 반도체 논리 장치(150)의 제6 범프들(153)을 제2 내부 배선들(772)을 통해 제1 인터포저 범프들(774)과 연결할 수 있다. 인터포저(770)는 처리 장치(760)의 제1 처리 범프들(761)을 제3 내부 배선들(773)을 통해 제2 인터포저 범프들(775)과 연결할 수 있다.

기판(780)은 기판 범프들(781)을 통해 외부 장치와 연결될 수 있다 기판(780)은 내부 배선들을 통해 제1 인터포저 범프들(774) 및 제2 인터포저 범프들(775)을 기판 범프들(781)과 연결할 수 있다. 기판(780)의 위에, 제1 내지 제4 반도체 메모리 장치들(110~140), 반도체 논리 장치(150), 처리 장치(760), 그리고 인터포저(770)를 둘러싸는 하우징(782)이 형성될 수 있다.

상술된 실시 예들에서, 고대역폭 메모리(High Bandwidth Memory, HBM)의 예를 참조하여 본 발명의 기술적 사상이 설명되었다. 그러나 고대역폭 메모리(HBM)는 예시적인 것에 불과하며, 본 발명의 기술적 사상을 한정하지 않는다. 본 발명의 기술적 사상은 범프들의 위치들에 따라 분산 배치된 레지스터들을 연결하여 루프백 체인을 형성하는 임의의 메모리에 적용될 수 있다.

상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 반도체 메모리 시스템
110~140: 제1 내지 제4 반도체 메모리 장치들
150: 반도체 논리 장치
451~462: 입력 및 출력 블록들
470, 480, 490, 600, 610: 루프백 체인
A1~A10, B1~B15: 레지스터들
511: 입력 드라이버
512: 입력 로직
513: 출력 드라이버
514: 출력 로직
515, 516: 다중화기

Claims

제1 방향을 따라 배치되는 제1 범프들;
상기 제1 범프들과 평행하게 상기 제1 방향을 따라 배치되는 제2 범프들;
상기 제1 범프들에 연결되는 제1 레지스터들; 그리고
상기 제2 범프들에 연결되는 제2 레지스터들을 포함하고,
상기 제1 레지스터들 및 상기 제2 레지스터들은 사각형의 형태로 순차적으로 연결되어 시프트 레지스터를 형성하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 레지스터들은 상기 제1 방향을 따라 순차적으로 연결되는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 레지스터들 중 상기 제1 방향을 따라 마지막 제1 레지스터의 출력은 상± 제2 레지스터들 중 상기 제1 방향을 따라 마지막 제2 레지스터의 입력과 연결되는 반도체 메모리 장치.
제1항에 있어서,
상기 제2 레지스터들은 상기 제1 방향의 반대 방향을 따라 순차적으로 연결되는 반도체 메모리 장치.
제1항에 있어서,
상기 제2 레지스터들 중 상기 제1 방향의 반대 방향을 따라 마지막 제2 레지스터의 출력은 상기 제1 레지스터들 중 상기 제1 방향의 반대 방향을 따라 마지막 제1 레지스터의 입력과 연결되는 반도체 메모리 장치.
제1항에 있어서,
제1 동작 모드에서, 상기 제1 레지스터들 및 상기 제2 레지스터들은 선형 피드백 시프트 레지스터로 동작하여 의사 랜덤 패턴을 생성하도록 구성되는 반도체 메모리 장치.
제6항에 있어서,
상기 의사 랜덤 패턴은 상기 제1 범프들 및 상기 제2 범프들을 통해 외부 장치로 출력되는 반도체 메모리 장치.
제1항에 있어서,
제2 동작 모드에서, 상기 제1 레지스터들 및 상기 제2 레지스터들은 다중 입력 시프트 레지스터로 동작하여 입력 패턴을 처리하도록 구성되는 반도체 메모리 장치.
제1 방향을 따라 배치되는 제1 범프들;
상기 제1 범프들과 평행하게 상기 제1 방향을 따라 배치되는 제2 범프들;
상기 제1 범프들에 연결되는 제1 레지스터들; 그리고
상기 제2 범프들에 연결되는 제2 레지스터들을 포함하고,
상기 제1 레지스터들 및 상기 제2 레지스터들 각각의 출력은 상기 제1 레지스터들 중 가장 인접한 제1 레지스터 및 상기 제2 레지스터들 중 가장 인접한 제2 레지스터 중 하나의 입력과 연결되고,
상기 제1 레지스터들 및 상기 제2 레지스터들은 시프트 레지스터를 형성하는 반도체 메모리 장치.
제1 방향을 따라 배치되는 제1 범프들;
상기 제1 범프들과 평행하게 상기 제1 방향을 따라 배치되는 제2 범프들;
상기 제2 범프들과 평행하게 상기 제1 방향을 따라 배치되는 제3 범프들;
상기 제3 범프들과 평행하게 상기 제1 방향을 따라 배치되는 제4 범프들;
상기 제1 범프들에 연결되는 제1 레지스터들;
상기 제2 범프들에 연결되는 제2 레지스터들;
상기 제3 범프들에 연결되는 제3 레지스터들; 그리고
상기 제4 범프들에 연결되는 제4 레지스터들을 포함하고,
상기 제1 레지스터들, 상기 제2 레지스터들, 상기 제3 레지스터들, 그리고 상기 제4 레지스터들 각각의 출력은 상기 제1 레지스터들 중 가장 인접한 제1 레지스터, 상기 제2 레지스터들 중 가장 인접한 제2 레지스터, 상기 제3 레지스터들 중 가장 인접한 제3 레지스터, 그리고 상기 제4 레지스터들 중 가장 인접한 제4 레지스터의 입력 중 하나의 입력과 연결되고,
상기 제1 레지스터들, 상기 제2 레지스터들, 상기 제3 레지스터들 및 상기 제4 레지스터들은 시프트 레지스터를 형성하는 반도체 메모리 장치.