CN113496750A - 包括测试控制信号发生电路的存储器件和存储系统 - Google Patents

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Abstract

本申请提供一种包括测试控制信号发生电路的存储器件和存储系统。存储系统包括经由通道彼此耦接的多个存储器件，并且存储器件中的每个包括：测试时钟输入焊盘，其适用于接收外部测试时钟；时钟发生电路，其适用于响应于复位信号而基于参考时钟和外部测试时钟来产生输入时钟和输出时钟；测试数据处理电路，其适用于响应于输入时钟和输出时钟而将测试数据并行化以产生并行化的测试数据，以及将并行化的测试数据传送至存储区域；以及测试控制信号发生电路，其适用于通过响应于输入时钟和输出时钟而将并行化的测试数据串行化来产生内部测试数据，以及将内部测试数据传送至通道。

Description

包括测试控制信号发生电路的存储器件和存储系统
相关申请的交叉引用
本申请要求于2020年3月20日提交的申请号为10-2020-0034301的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种存储器件和存储系统，更具体地，涉及产生测试控制信号并且经过通道向彼此传送测试控制信号的多个存储器件以及包括所述存储器件的存储系统。
背景技术
随着半导体存储器技术的快速发展，在封装半导体存储器件中需要高级别的集成度和性能。为了应对这种需求，研究人员和业界正在开发与其中竖直层叠有多个半导体存储芯片的三维结构有关的各种技术，以代替其中利用导线或凸块将半导体存储芯片平面地布置在印刷电路板(PCB)上的二维结构。
此外，随着半导体存储器件的操作速率的增大，已广泛使用系统级封装(SIP)形式的半导体存储系统，在系统级封装(SIP)形式中诸如中央处理单元(CPU)或图形处理单元(GPU)的存储器控制器和半导体存储器件被集成到一个封装体中。由于层叠结构或SIP结构的半导体存储器件的焊盘没有暴露在外部，因此难以通过利用测试设备的引脚来执行直接测试。
因此，半导体存储器件可以设置有用于测试的附加焊盘。不可避免地，集成且小型化的半导体存储器件可容纳的测试焊盘的数量是有限的。因此，需要一种能够利用有限数量的测试焊盘来测试半导体存储器件的技术。
发明内容
本发明的实施例针对一种存储系统，该存储系统包括经由其间的通道来传送测试控制信号的多个存储器件，以减少用于测试的焊盘的数量。
根据本发明的一个实施例，一种存储系统包括：经由通道彼此耦接的多个存储器件；其中，多个存储器件中的每个包括：测试时钟输入焊盘，其适用于接收外部测试时钟；时钟发生电路，其适用于响应于复位信号而基于参考时钟和外部测试时钟来产生输入时钟和输出时钟；测试数据处理电路，其适用于响应于输入时钟和输出时钟而将测试数据并行化以产生并行化的测试数据，并将并行化的测试数据传送至存储区域；以及测试控制信号发生电路，其适用于通过响应于输入时钟和输出时钟而将并行化的测试数据串行化来产生内部测试数据，以及将内部测试数据传送至通道。
根据本发明的另一实施例，一种存储系统包括：第一存储器件和第二存储器件，二者适用于经由通道来向彼此传送测试控制信号和从彼此接收测试控制信号，并且适用于通过相应的测试时钟输入焊盘来接收相应的外部测试时钟，其中，第一存储器件包括：测试数据输入焊盘，其适用于接收外部测试数据；第一测试数据处理电路，其适用于响应于相应的外部测试时钟而将外部测试数据并行化以产生并行化的外部测试数据，以及将并行化的外部测试数据传送至存储区域；以及第一测试控制信号发生电路，其适用于响应于相应的外部测试时钟而将并行化的外部测试数据串行化以产生串行化的数据以及分别将串行化的数据和相应的外部测试时钟的延迟时钟作为内部测试数据和内部测试时钟传送至通道。
根据本发明的另一实施例，一种存储系统，其包括以级联结构布置的第一存储器件和一个或更多个第二存储器件，其中，第一存储器件适用于：基于测试数据来对其中的元件进行测试以输出其测试结果；以及基于相应的外部时钟来产生一个或更多个内部时钟，并且基于所述测试数据来产生内部数据，以及其中，第二存储器件中的每个适用于：基于从前一级提供的内部数据来对其中的元件进行测试，以经由第一存储器件输出其测试结果；以及基于从前一级提供的内部时钟和相应的外部时钟来产生当前级的一个或更多个内部时钟，并且基于前一级的内部数据来产生当前级的内部数据。
附图说明
图1是示出被配置用于测试操作的存储系统的平面图。
图2是示出根据本发明的实施例的存储系统的平面图。
图3是示出诸如图2所示的存储器件的多个实例的多个存储器件的截面图。
图4是示出图3的第一存储器件和第二存储器件的框图。
图5是示出根据本发明的实施例的存储器件的框图。
图6是示出诸如图5所示的测试数据处理电路的示意图。
图7是示出根据本发明的实施例的存储器件的操作的波形图。
具体实施方式
下面参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，因此不应被解释为局限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。在整个说明书中，对“一个实施例”或“另一实施例”等的引用不一定是针对同一实施例，并且对任何这类短语的不同引用不一定是针对同一实施例。如本文所使用的术语“实施例”未必指所有实施例。
图1是示出被配置用于测试操作的存储系统100的平面图。
参考图1，存储系统100可以具有系统级封装(SIP)结构。存储系统100可以包括控制器110和多个存储器件120至125。
控制器110可以包括中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用程序处理器(AP)和存储器控制器芯片等。各种类型的处理单元(即，处理器)中的任何一种可以以片上系统(SoC)的形式被包括在控制器110中。换言之，控制器110可以表示其中集成了不同系统的一个芯片。
存储器件120至125中的每一个可以包括多个集成电路芯片。集成电路芯片可以彼此层叠并且经由穿通硅通孔(TSV)电连接。换言之，存储器件120至125可以以高带宽存储器(HBM)的形式形成，所述高带宽存储器(HBM)的带宽通过增加输入/输出单元的数量而增大。
然而，本发明的构思和精神不限于此，并且存储器件120至125不仅可以包括诸如动态随机存取存储(DRAM)器件的易失性存储器件，还可以包括非易失性存储器件，诸如快闪存储器件、相变随机存取存储(PCRAM)器件、电阻式随机存取存储(ReRAM)器件、铁电随机存取存储(FeRAM)器件、磁性随机存取存储(MRAM)器件或者自旋转移力矩随机存取存储(STTRAM)器件等。可替代地，存储器件120至125中的每一个可以由两个或多个易失性存储器件和/或非易失性存储器件的组合来形成。
控制器110和存储器件120至125可以层叠在插入层(interposer)上方。控制器110和存储器件120至125可以通过形成在插入层中的信号路径来彼此通信。为了与控制器110进行通信，存储器件120至125可以包括PHY接口PHY0至PHY5，所述PHY接口PHY0至PHY5通过微凸块耦接到插入层。然而，因为微凸块的物理尺寸非常小并且微凸块的数量等于或大于约1000，所以可能难以通过PHY接口PHY0至PHY5来测试存储器件120至125。
因此，存储器件120到125可以包括直接访问(DA)接口DA0至DA5，其分别用于从外部直接访问和测试存储器件120到125。接口DA0至DA5可以通过具有比微凸块相对更大的物理尺寸和更少的数量的直接访问焊盘DA而进行交互并且用于测试。
参考图1，DA接口DA0至DA5可以分别被分配给存储器件120至125。随着存储系统100中所包括的存储器件120至125的数量增加，DA接口DA0至DA5的数量也可以增加。由于DA接口DA0至DA5的数量增加，可能会为外部接口分配额外的通道，从而增加了成本。在某些存储系统中，由于封装布线(package routing)方面的问题，可能难以实现用于DA接口的引脚。
图2是示出根据本发明的实施例的存储系统200的平面图。存储系统200可以包括控制器210和多个存储器件220至225。
如图1所描述的，存储器件220至225可以以高带宽存储器(HBM)的形式形成。下面参考图3详细描述存储器件220至225的结构。参考图2，主要描述存储系统200的结构与图1的存储系统100的结构之间的差异。
存储器件220至225可以分别通过测试时钟输入焊盘来接收相应的外部测试时钟TCK0至TCK5。在这种情况下，测试时钟输入焊盘可以包括直接访问焊盘。换言之，存储器件220至225可以通过DA接口来接收相应的外部测试时钟TCK0至TCK5。
在存储器件220至225之中的至少一个存储器件，即，第一存储器件220或第六存储器件225可以通过测试数据输入焊盘来接收外部测试数据TDATA。第一存储器件220或第六存储器件225可以从外部测试数据TDATA产生测试控制信号，并且可以通过通道CH将其传送到其他存储器件221至224中的每一个。通道CH可以包括形成在插入层中的信号路径。换言之，存储器件220至225可以通过PHY接口来传送和接收测试控制信号。
图3是示出图2所示的存储器件220和221的截面图。
图3示出其中层叠有第一存储器件220和第二存储器件221的结构。存储系统200还可以包括封装衬底310和层叠在封装衬底310上方的插入层320。第一存储器件220和第二存储器件221可以层叠在插入层320上方或者可以通过微凸块而电连接。
第一存储器件220可以包括彼此层叠的多个集成电路芯片330和340。集成电路芯片330和340可以通过被形成为竖直地穿透其内部的穿通硅通孔(TSV)和微凸块而电连接以传送和接收信号。
集成电路芯片330和340可以分别包括基底裸片330和多个核心裸片340。核心裸片340可以包括数据储存空间，诸如用于储存数据的存储单元阵列和存储器寄存器。另一方面，用于在核心裸片340与控制器210之间传送信号的电路可以设置在基底裸片330中。虽然图3仅示出了第一存储器件220的结构，但是第二存储器件221也可以以类似的结构形成。
如上所述，第一存储器件220可以通过与微凸块耦接的PHY接口360和370与第二存储器件221通信。另外，第一存储器件220和第二存储器件221可以通过由直接访问焊盘形成的DA接口350和380来接收相应的外部测试时钟。
图4是示出图3所示的第一存储器件220和第二存储器件221的框图。图4示出了第一存储器件220和第二存储器件221的基底裸片。
根据本发明的实施例，存储器件220至225中的每一个可以包括用于接收外部测试时钟的测试时钟输入焊盘。第一存储器件220和第二存储器件221可以分别包括第一测试时钟输入焊盘410和第二测试时钟输入焊盘460，并且可以接收第一外部测试时钟TCLK0和第二外部测试时钟TCLK1。第一测试时钟输入焊盘410和第二测试时钟输入焊盘460可以包括直接访问焊盘。
第一存储器件220还可以包括测试数据输入焊盘420、第一测试数据处理电路430、第一测试控制信号发生电路440和第一选择电路450。
第一存储器件220可以通过测试数据输入焊盘420来接收外部测试数据TDATA。测试数据输入焊盘420可以包括直接访问焊盘。
第一测试数据处理电路430可以响应于第一外部测试时钟TCLK0而将外部测试数据TDATA并行化并且将并行化的数据传送至存储区域。在此，存储区域可以表示第一存储器件220的核心裸片340。
第一测试控制信号发生电路440可以通过响应于第一外部测试时钟TCLK0而将并行化的测试数据PDATA0串行化来产生第一内部测试数据IDATA0。此外，第一测试控制信号发生电路440可以通过将第一外部测试时钟TCLK0延迟来产生第一内部测试时钟ICLK0。第一存储器件220可以经由通道CH1将第一内部测试数据IDATA0和第一内部测试时钟ICLK0传送至第二存储器件221。
此外，第一测试数据处理电路430可以将从存储区域传送来的数据进行组合以输出第一测试结果信号P/F1。第一选择电路450可以将在第一测试结果信号P/F1和经由通道CH1传送的测试结果信号之中选择的信号输出作为测试结果TOUT。
第一选择电路450可以包括多路复用器。当从第一测试数据处理电路430输入第一测试结果信号P/F1时，第一选择电路450可以被切换为将第一测试结果信号P/F1输出作为测试结果TOUT。当未从测试数据处理电路430输入第一测试结果信号P/F1时，第一选择电路450可以将经由通道CH1传送的测试结果信号输出作为测试结果TOUT。
第二存储器件还可以包括第二测试数据处理电路470、第二测试控制信号发生电路480和第二选择电路490。
第二测试数据处理电路470可以响应于第一内部测试时钟ICLK0和第二外部测试时钟TCLK1而将第一内部测试数据IDATA0并行化并将其传送至存储区域。在此，存储区域可以表示第二存储器件221的核心裸片。
第二测试控制信号发生电路480可以通过响应于第一内部测试时钟ICLK0和第二外部测试时钟TCLK1而将并行化的测试数据PDATA1串行化来产生第二内部测试数据IDATA1。另外，第二测试控制信号发生电路480可以通过将第二外部测试时钟TCLK1延迟来产生第二内部测试时钟ICLK1。第二存储器件221可以经由通道CH2将第二内部测试数据IDATA1和第二内部测试时钟ICLK1传送至第三存储器件222。
第二测试数据处理电路470可以将从存储区域传送来的数据进行组合以输出第二测试结果信号P/F2。第二选择电路490可以经由通道CH1将在第二测试结果信号P/F2和经由通道CH2传送的测试结果信号之中选择的信号传送至第一存储器件220。
第一存储器件220可以基于经由测试数据输入焊盘420输入的外部测试数据TDATA来产生第一内部测试数据IDATA0，以及可以经由通道CH1将所产生的第一内部测试数据IDATA0传送至第二存储器件221。为了测试操作，可以在第一存储器件220中将外部测试数据TDATA并行化。第一存储器件220可以将并行化的数据串行化以及将串行化的数据传送至第二存储器件221。
第一存储器件220可以通过将第一外部测试时钟TCLK0延迟将外部测试数据TDATA并行化以及然后将并行化的数据串行化所花费的时间来产生第一内部测试时钟ICLK0。换言之，第一存储器件220可以通过反映在第一内部测试数据IDATA0中发生的延时(latency)来产生第一内部测试时钟ICLK0。第一存储器件220可以将第一内部测试时钟ICLK0与第一内部测试数据IDATA0一起传送至第二存储器件221。
第二存储器件221可以基于第一内部测试时钟ICLK0来接收第一内部测试数据IDATA0。第二存储器件221还可以调整定时并且将第二内部测试数据IDATA1和第二内部测试时钟ICLK1传送至第三存储器件222。通过这种方式，经由测试数据输入焊盘420输入的外部测试数据TDATA可以经由通道CH被传送至存储器件220至225。存储器件220至225可以以链式结构或级联结构耦接，以减少测试数据输入焊盘420的数量。
存储器件220至225可以经由相应的测试时钟输入焊盘来接收相应的外部测试时钟TCLK0至TCLK5。因此，可以防止在存储器件220至225中使用的外部测试时钟TCLK0至TCLK5的信号质量的劣化。存储器件220至225可以基于内部测试时钟来稳定地接收经由通道传送的内部测试数据，以及可以基于相应的外部测试时钟TCLK0至TCLK5来快速处理所接收的数据。存储器件220至225可以包括用于内部测试时钟与相应的外部测试时钟TCLK0至TCLK5之间的域交叉(domain crossing)的结构。
图5是示出根据本发明的实施例的存储器件500的框图。
存储器件500可以包括测试时钟输入焊盘510、时钟发生电路520、测试数据处理电路530、测试控制信号发生电路540和选择电路550。
存储器件500可以经由测试时钟输入焊盘510来接收外部测试时钟TCLK。测试时钟输入焊盘510可以包括直接访问焊盘。
时钟发生电路520可以响应于复位信号RESET而基于参考时钟RCLK和外部测试时钟TCLK来产生输入时钟ICK和输出时钟OCK。当复位信号RESET被激活时，时钟发生电路520可以将参考时钟RCLK和外部测试时钟TCLK作为输入时钟ICK和输出时钟OCK传送。时钟发生电路520可以包括逻辑门，该逻辑门将参考时钟RCLK和外部测试时钟TCLK分别与复位信号RESET进行组合。
测试数据处理电路530可以响应于输入时钟ICK和输出时钟OCK而将测试数据TDATA并行化以及将并行化的测试数据传送至存储区域。测试数据处理电路530可以响应于输入时钟ICK而将测试数据TDATA并行化并储存，以及可以响应于输出时钟OCK而输出并行化的测试数据PDATA。测试数据处理电路530可以参考图6来更具体地描述。
测试控制信号发生电路540可以响应于输入时钟ICK和输出时钟OCK而将并行化的测试数据PDATA串行化以产生内部测试数据IDATA，以及可以经由通道CH将所产生的内部测试数据IDATA传送至其他存储器件。测试控制信号发生电路540可以经由通道CH来将测试时钟TCLK和通过将复位信号RESET延迟所获得的延迟复位信号分别作为内部测试时钟ICLK和内部复位信号IRESET传送。
测试数据处理电路530可以将从存储区域传送来的数据进行组合以输出测试结果信号P/F。选择电路550可以将在测试结果信号P/F和经由通道CH传送的信号之中选择的信号输出作为测试结果TOUT。
存储器件500可以对应于图2中所示的存储器件220至225中的任意一个。当存储器件500是第一存储器件220时，存储器件500可以包括测试数据输入焊盘并且可以接收外部测试数据作为测试数据TDATA。另外，存储器件500可以接收经由测试时钟输入焊盘510输入的外部测试时钟TCLK作为参考时钟RCLK。
当存储器件500是第二存储器件221时，存储器件500可以接收经由通道CH传送的内部测试数据IDATA作为测试数据TDATA。另外，存储器件500可以接收经由通道CH传送的内部测试时钟ICLK和内部复位信号IRESET作为参考时钟RCLK和复位信号RESET。
图6是示出图5所示的测试数据处理电路530的示意图。
图6示出了接收被串行输入的测试数据TDATA并输出两个并行数据PDATA的测试数据处理电路530的示例。然而，本发明的构思和精神不限于该特定布置；相反，可以根据配置和布置来确定可以输出的并行数据PDATA的数量。参考图6，测试数据处理电路530可以包括计数器RC、储存器F/F以及第一输出组件631和第二输出组件632。
计数器RC可以包括第一环形计数器611和第二环形计数器612。第一环形计数器611可以对输入时钟ICK进行计数，以顺序地将同步于输入时钟ICK的输入脉冲信号IP1和IP2激活。第二环形计数器612可以对输出时钟OCK进行计数以顺序地将同步于输出时钟OCK的输出脉冲信号OP1和OP2激活。
储存器F/F可以包括第一触发器621和第二触发器622。随着输入脉冲信号IP1和IP2被顺序地激活，被串行输入到第一触发器621和第二触发器622的测试数据TDATA的第一数据和第二数据可以被顺序地接收和储存。
第一输出组件631可以包括第一反相器IV1和第一传输门TG1。第一输出组件631可以响应于第一输出脉冲信号OP1而将储存在第一触发器621中的数据输出为并行数据PDATA。类似地，第二输出组件632可以包括第二反相器IV2和第二传输门TG2。第二输出组件632可以响应于第二输出脉冲信号OP2而将储存在第二触发器622中的数据输出为并行数据PDATA。
尽管图6示出了将串行数据TDATA转换成并行数据PDATA的测试数据处理电路530的结构，但是将并行数据PDATA转换成串行数据IDATA的测试控制信号发生电路540也可以类似地形成。换言之，测试数据处理电路530或测试控制信号发生电路540可以响应于输入时钟ICK来储存数据，并且可以响应于输出时钟OCK而将所储存的数据转换为串行数据或并行数据以输出所述数据。因此，测试数据处理电路530和测试控制信号发生电路540可以稳定地同步并处理不同时钟域之间的数据。例如，测试数据处理电路530和测试控制信号发生电路540可以包括先进先出(FIFO)管道锁存器。
图7是示出根据本发明实施例的存储器件500的操作的波形图。
存储器件500可以经由测试时钟输入焊盘510来接收外部测试时钟TCLK。存储器件500可以接收外部测试时钟TCLK作为参考时钟RCLK，或者可以接收经由通道CH传送的内部测试时钟ICLK作为参考时钟RCLK。
时钟发生电路520可以响应于复位信号RESET而基于参考时钟RCLK和外部测试时钟TCLK来产生输入时钟ICK和输出时钟OCK。当复位信号RESET被激活时，时钟发生电路520可以将参考时钟RCLK和外部测试时钟TCLK作为输入时钟ICK和输出时钟OCK传送。
测试数据处理电路530可以响应于输入时钟ICK而将串行输入的测试数据TDATA储存在并联耦接的多个储存器中。测试数据处理电路530可以响应于输出时钟OCK而将储存在储存器中的数据输出为并行测试数据PTDATA。
测试控制信号发生电路540可以响应于输入时钟ICK而将并行测试数据PDATA串行化并储存，以及可以响应于输出时钟OCK而将所储存的数据输出为内部测试数据IDATA。在这种情况下，在将外部测试时钟TCLK输出为内部测试时钟ICLK的情况下时，测试控制信号发生电路540可以通过将复位信号RESET延迟来产生并输出内部复位信号IRESET。
在此，复位信号RESET可以被延迟直到将测试数据TDATA并行化以及然后将所获得的并行数据串行化回为串行数据所花费的时间。基于如上产生的内部复位信号IRESET，接收内部测试时钟ICLK和内部测试数据IDATA的存储器件可以执行时钟门控操作并且可以同步于内部测试数据IDATA的输入定时。因此，内部测试数据IDATA、内部测试时钟ICLK和内部复位信号IRESET可以同步并且在存储器件220至225之间传送。
存储器件可以被封装为集成在存储系统中以用作低温(cryogenic)系统。因此，可能难以将存储器件与系统分离并执行故障分析。当在低温系统中无法顺利执行故障分析时，可能很难在单个产品测试环境中实现它。本发明可以通过使存储系统中封装的多个存储器件的测试引脚的数量最小化来减少被分配给外部接口的通道的数量。因此，可以在不增加成本的情况下稳定地执行存储系统的故障分析。
根据本发明的实施例，经由有限数量的测试焊盘输入的测试数据可以经由包括存储器件的存储系统中的通道而被传送到多个存储器件。因此，可以减少被分配给存储系统的外部接口的通道的数量，并且可以在不增加成本的情况下执行存储系统的测试操作。
当在多个存储器件之间传送测试数据时，测试控制信号可以被产生并且与测试数据一起被传送。存储器件的测试操作的时序可以被调整，并且可以提高测试操作的效率以减少存储器件的制造成本。
虽然已经针对特定实施例示出和描述了本发明，但是根据本公开，对于本领域技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行各种改变和修改。本发明包含落入所附权利要求书范围内的所有改变和修改。

Claims (21)

1.一种存储系统，包括：
多个存储器件，所述多个存储器件经由通道彼此耦接；
其中，所述多个存储器件中的每个包括：
测试时钟输入焊盘，其适用于接收外部测试时钟；
时钟发生电路，其适用于响应于复位信号而基于参考时钟和所述外部测试时钟来产生输入时钟和输出时钟；
测试数据处理电路，其适用于响应于所述输入时钟和所述输出时钟而将测试数据并行化以产生并行化的测试数据，以及将所述并行化的测试数据传送至存储区域；以及
测试控制信号发生电路，其适用于通过响应于所述输入时钟和所述输出时钟而将所述并行化的测试数据串行化来产生内部测试数据，以及将所述内部测试数据传送至所述通道。
2.根据权利要求1所述的存储系统，其中，在所述多个存储器件之中的第一存储器件包括测试数据输入焊盘，并且经由所述测试数据输入焊盘来接收外部测试数据作为所述测试数据。
3.根据权利要求2所述的存储系统，其中，在所述多个存储器件之中的第二存储器件接收经由所述通道从所述第一存储器件传送来的所述内部测试数据作为所述测试数据。
4.根据权利要求1所述的存储系统，其中，所述测试控制信号发生电路分别将所述外部测试时钟和通过将所述复位信号延迟而获得的延迟复位信号作为内部测试时钟和内部复位信号而传送至所述通道。
5.根据权利要求4所述的存储系统，其中，在所述多个存储器件之中的第一存储器件接收所述外部测试时钟作为所述参考时钟。
6.根据权利要求5所述的存储系统，其中，在所述多个存储器件之中的第二存储器件分别接收经由所述通道从所述第一存储器件传送来的所述内部测试时钟和所述内部复位信号作为所述参考时钟和所述复位信号。
7.根据权利要求1所述的存储系统，其中，所述测试数据处理电路包括：
第一环形计数器，其适用于对所述输入时钟进行计数，以顺序地将同步于所述输入时钟的输入脉冲信号激活；
第二环形计数器，其适用于对所述输出时钟进行计数，以顺序地将同步于所述输出时钟的输出脉冲信号激活；
多个储存器，其适用于响应于所述输入脉冲信号而顺序地储存所述测试数据；以及
多个输出组件，其适用于响应于所述输出脉冲信号而顺序地输出储存在所述多个储存器中的数据。
8.根据权利要求1所述的存储系统，其中，所述测试数据处理电路将从所述存储区域传送来的数据进行组合以输出测试结果信号。
9.根据权利要求1所述的存储系统，其中，所述多个存储器件中的每个还包括：
选择电路，其适用于输出在经由所述测试数据处理电路和所述通道传送的测试结果信号之中选择的信号。
10.如权利要求1所述的存储系统，
其中，所述多个存储器件中的每个还包括：
基底裸片，其层叠在插入层上方；以及
多个核心裸片，其层叠在所述基底裸片上方并且经由穿通硅通孔和微凸块与所述基底裸片电连接，
其中，所述存储器件经由形成在所述插入层中的所述通道来传送和接收所述内部测试数据。
11.根据权利要求1所述的存储系统，其中，所述测试时钟输入焊盘包括直接访问焊盘。
12.一种存储系统，包括：
第一存储器件和第二存储器件，二者适用于经由通道来向彼此传送测试控制信号和从彼此接收所述测试控制信号，并且适用于通过相应的测试时钟输入焊盘来接收相应的外部测试时钟，
其中，所述第一存储器件包括：
测试数据输入焊盘，其适用于接收外部测试数据；
第一测试数据处理电路，其适用于响应于所述相应的外部测试时钟而将所述外部测试数据并行化以产生并行化的外部测试数据，以及将所述并行化的外部测试数据传送至存储区域；以及
第一测试控制信号发生电路，其适用于响应于所述相应的外部测试时钟而将所述并行化的外部测试数据串行化以产生串行化的数据以及分别将所述串行化的数据和所述相应的外部测试时钟的延迟时钟作为内部测试数据和内部测试时钟传送至所述通道。
13.根据权利要求12所述的存储系统，其中，所述第二存储器件包括：
第二测试数据处理电路，其适用于响应于所述内部测试时钟和所述相应的外部测试时钟而将所述内部测试数据并行化以产生并行化的内部测试数据，以及将所述并行化的内部测试数据传送至存储区域；以及
第二测试控制信号发生电路，其适用于响应于所述内部测试时钟和所述相应的外部测试时钟而将所述并行化的内部测试数据串行化以产生串行化数据，以及将所述串行化的数据和所述相应的外部测试时钟的延迟时钟传送至所述通道。
14.根据权利要求12所述的存储系统，其中，所述第一存储器件还包括：
时钟发生电路，其适用于响应于复位信号而基于所述相应的外部测试时钟来产生输入时钟和输出时钟。
15.根据权利要求14所述的存储系统，其中，所述第一测试数据处理电路包括：
第一环形计数器，其适用于对所述输入时钟进行计数，以顺序地将同步于所述输入时钟的输入脉冲信号激活；
第二环形计数器，其适用于对所述输出时钟进行计数，以顺序地将同步于所述输出时钟的输出脉冲信号激活；
多个储存器，其适用于响应于所述输入脉冲信号而顺序地储存所述外部测试数据；以及
多个输出组件，其适用于响应于所述输出脉冲信号而顺序地输出储存在所述多个储存器中的数据。
16.根据权利要求14所述的存储系统，其中，所述第一测试控制信号发生电路将通过延迟所述复位信号而获得的延迟复位信号作为内部复位信号传送至所述通道。
17.根据权利要求12所述的存储系统，其中，所述第一测试数据处理电路将从所述存储区域传送来的数据进行组合，并且输出测试结果信号。
18.根据权利要求12所述的存储系统，其中，所述第一存储器件还包括：
第一选择电路，其适用于输出在经由所述第一测试数据处理电路和所述通道传送的测试结果信号之中选择的信号。
19.如权利要求12所述的存储系统，
其中，所述第一存储器件和所述第二存储器件中的每个包括：
基底裸片，其层叠在插入层上方；以及
多个核心裸片，其层叠在所述基底裸片上方并且经由穿通硅通孔和微凸块与所述基底裸片电连接，
其中，所述第一存储器件和所述第二存储器件经由形成在所述插入层中的所述通道来传送和接收所述测试控制信号。
20.根据权利要求12所述的存储系统，其中，所述测试时钟输入焊盘和所述测试数据输入焊盘包括直接访问焊盘。
21.一种存储系统，其包括以级联结构布置的第一存储器件和一个或更多个第二存储器件，
其中，所述第一存储器件适用于：
基于测试数据来对其中的元件进行测试以输出其测试结果；以及
基于相应的外部时钟来产生一个或更多个内部时钟，并且基于所述测试数据来产生内部数据，以及
其中，所述第二存储器件中的每个适用于：
基于从前一级提供的内部数据来对其中的元件进行测试，以经由所述第一存储器件输出其测试结果；以及
基于从所述前一级提供的内部时钟和相应的外部时钟来产生当前级的一个或更多个内部时钟，并且基于所述前一级的所述内部数据来产生所述当前级的内部数据。
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