KR20070103840A - 멀티 칩 패키지 - Google Patents

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KR20070103840A KR1020060035673A KR20060035673A KR20070103840A KR 20070103840 A KR20070103840 A KR 20070103840A KR 1020060035673 A KR1020060035673 A KR 1020060035673A KR 20060035673 A KR20060035673 A KR 20060035673A KR 20070103840 A KR20070103840 A KR 20070103840A
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최정환
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Abstract

멀티 칩 패키지가 개시된다. 본 발명의 실시예에 따른 멀티 칩 패키지는 독립적으로 동작하는 복수의 메모리 장치들 및 DA(Direct access) 모드시 로직 테스터로부터 제1 메모리 장치로 입력되는 커맨드 및 어드레스를 상기 복수의 메모리 장치들 중 식별된 메모리 장치로 디코딩하여 출력하는 DA 모드 디코더를 구비한다. 상기 DA 모드 디코더는 제2 메모리 장치의 어드레스 핀을 통해 각 메모리 장치를 식별하기 위한 M비트 어드레스 신호를 더 입력받는다.
본 발명에 의하면 하나의 테스터로 동시에 테스트할 수 있는 멀티 칩 패키지의 수를 증가시킬 수 있어 테스트 속도를 향상시킬 수 있을 뿐만 아니라 테스트 비용도 절감할 수 있는 효과가 있다.
멀티 칩 패키지, DA 모드, 테스터, 어드레스 핀, 스크린

Description

멀티 칩 패키지{Multi-chip package}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 멀티 칩 패키지를 나타내는 도면이다.
도 2는 DA 모드시 로직 테스터와 연결된 본 발명에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 도면이다
도 4는 본 발명에 따른 멀티 칩 패키지의 내부에 설치된 DA 모드 디코더의 동작 흐름을 나타내는 플로우 차트이다.
< 도면의 참조 번호에 대한 설명 >
1 : 멀티 칩 패키지 2 : 로직 칩 #1
3 : 로직 칩 #2 4 : 로직 칩 #3
5 : NAND FLASH 6 : SRAM
7 : DRAM 10 : 메모리 셀 어레이 #1
20 : 메모리 셀 어레이 #2 30 : 메모리 셀 어레이 #N
40 : 로직 테스터 50 : DA 모드 디코더
60 : 제1 메모리 장치 70 : 제2 메모리 장치
80 : 제N 메모리 장치 10X : 로직 컨트롤러
20X : 어드레스 디코더
본 발명은 멀티 칩 패키지에 관한 것으로서, DA(Direct Access) 모드시 테스터와 연결되는 핀들의 수를 효과적으로 줄일 수 있는 멀티 칩 패키지에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱더 소형화 및 경량화되고 있다. 이에 주로 적용되는 기술 중의 하나로서 복수의 반도체 칩을 리드 프레임에 탑재하여 하나의 패키지로 구현된 멀티 칩 패키지(Multi chip package;MCP)가 알려져 있다.
멀티 칩 패키지는 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장 면적의 축소와 경량화를 위해 많이 사용되고 있다. 특히 플래시 메모리(Flash memory) 소자와 SRAM 및 DRAM 등을 하나의 패키지로 구성한 멀티 칩 패키지의 경우 여러 방면에 걸쳐 사용되고 있는 실정이다.
도 1은 멀티 칩 패키지에 관한 도면이다.
멀티 칩 패키지(1)에는 하나의 칩 내부에 각각 다른 기능을 수행하는 복수 개의 메모리(5,6,7)이 실장되어 있고, 각 메모리(5,6,7)들은 각각 독립적인 커맨 드(Command) 핀, 어드레스(Address) 핀 및 데이터(DQ) 핀을 가지고 각 로직 칩들(2,3,4)에 대해 독립적으로 동작한다.
따라서, 종래의 멀티 칩 패키지 구조하에서는 정상 모드뿐만 아니라 칩 제조 후 신뢰성을 테스트하는 DA(Direct mode) 모드에서도 일반적인 리드/라이트 동작에서 필요한 모든 핀들을 필요로 하게 된다. 그러나 테스트 장비의 핀 드라이버의 개수는 한정되어 있기 때문에, 테스트하고자 하는 메모리의 핀 수가 많을수록 동시에 테스트할 수 있는 메모리 수가 한정되는 불편함이 있었다.
본 발명이 이루고자 하는 기술적 과제는 본 발명은 테스트를 함에 있어서 하나의 로직 테스터에 연결되는 어드레스 핀을 현저하게 줄일 수 있는 멀티 칩 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 멀티칩 패키지는 독립적으로 동작하는 복수의 메모리 장치들 및 DA(Direct access) 모드시 로직 테스터로부터 제1 메모리 장치로 입력되는 커맨드 및 어드레스를 상기 복수의 메모리 장치들 중 식별된 메모리 장치로 디코딩하여 출력하는 DA 모드 디코더를 구비하며, 상기 DA 모드 디코더는 제2 메모리 장치의 어드레스 핀을 통해 각 메모리 장치를 식별하기 위한 M비트 어드레스 신호를 더 입력받는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설 명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 DA 모드시 테스터와 연결된 본 발명에 따른 멀티 칩 패키지(1)를 나타내는 도면이다.
로직 테스터(40)는 멀티 칩 패키지(1)의 성능을 테스트하기 위해 복수 개의 입출력 단자를 통해 멀티 칩 패키지(1)에 연결된다. 로직 테스터(40)의 테스트 핀은 제1 메모리 장치의 어드레스 핀들(A01 ~ A14), 커맨드 핀(CMD1), 데이터 핀(DQ1)과 제2 메모리 장치의 어드레스 핀들(A15 ~ A16) 및 각 메모리의 데이터 핀들(DQ2, DQ3)에 연결된다.
상기 제2 메모리 장치의 어드레스 핀들(A15 ~ A16)로 입력되는 어드레스 신호는 멀티 칩 패키지(1)에 실장된 각 메모리들을 식별하기 위한 신호이며, 상기 제1 메모리 장치의 어드레스 핀들(A01 ~ A14)로 입력되는 어드레스 신호는 멀티 칩 패키지(1)에 실장된 각 메모리들의 셀들을 액세스하기 위한 신호이다.
한편 상기 제1 메모리 장치는 멀티 칩 패키지(1)에 실장된 메모리 장치들 중 가장 많은 어드레스 핀을 갖는 것이 바람직하다. 다시 말해 제1 메모리 장치의 어드레스는 가장 큰 비트 값을 갖는 것이 바람직하다. 이는 DA 모드시 제2 메모리 장치의 어드레스 핀만을 이용하여 멀티 칩 패키지(1)에 실장된 메모리들을 식별하기 위함이다.
도 3는 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 도면이다.
멀티 칩 패키지(1)에 실장되어 있는 각 메모리 장치들(60,70,80)은 각각 데이터를 기입 또는 독출하기 위한 메모리 셀 어레이(10,20,30), 커맨드를 입력받아 데이터를 리드/라이트 하는데 필요한 상세 내부 신호를 생성하는 로직 컨트롤러(101,102,103)와 어드레스를 입력받아 디코딩하는 어드레스 디코더(201,202,203)를 구비한다. 또한 멀티 칩 패키지(1)는 상기 메모리 장치들(60,70,80)과는 별도로 구성되며 DA 모드시 커맨드와 어드레스를 입력받아 디코딩하여 출력하는 DA 모드 디코더(50)를 포함한다.
정상 동작시, 각 메모리 장치(60,70,80)들은 대응되는 로직 칩(40)으로부터 각각 커맨드(Command 1,2,‥,N), 어드레스(Address 1,2,‥,N), 데이터 신호(미도시)를 입력받아 데이터의 리드 및 라이트를 수행한다. 즉 각 메모리 장치들은 서로 독립적으로 동작을 수행한다. 이 경우 DA 모드 디코더(50)는 디세이블(Disable)된다.
한편 웨이퍼를 스크린하기 위한 모드 즉, DA 모드시, DA 모드 디코더(50)는 로직 테스터(40) 또는 멀티 칩 패키지(1)의 내부로부터 생성된 DA 모드 설정 신호(미도시)에 의해 인에이블된다.
인에이블된 DA 모드 디코더(50)는 로직 테스터(40)로부터 제1 메모리 장치로 출력된 어드레스와 커맨드를 수신한다. 제1 메모리 장치(60)의 로직 컨트롤러1(101)와 어드레스 디코더1(201)는 선택적으로 어드레스와 커맨드를 입력받기 위해 패스 게이트(Pass gate) 형태로 구성되는 것이 바람직하다.
DA 모드 디코더(50)는 로직 테스터(40)으로부터 제2 메모리 장치(70)로 입력 된 어드레스(이하, 'M' 비트 어드레스라 한다)를 디코딩하여 각 메모리들 장치들(60,70,80)을 선택한다. 예를 들어 멀티 칩 패키지(1)에 4개의 독립된 메모리 장치들이 실장된 경우 각 메모리 장치들의 어드레스는 2비트(00,01,10,11)로 표현될 수 있다.
이 경우 각각의 독립된 메모리 장치들은 하나의 메모리 장치의 뱅크(Bank)들과 같은 역할을 하게 된다. 따라서 DA 모드시 하나의 로직 테스터로 테스트할 수 있는 메모리의 수를 크게 증가시킬 수 있다. 예를 들어 각각 14개, 13개, 12개, 11개의 어드레스 핀을 갖는 메모리 장치를 실장한 멀티 칩 패키지(1)을 16개의 어드레스 핀으로 동시에 테스트할 수 있다.
DA 모드 디코더(50)는 입력되는 커맨드를 상기 M비트 어드레스에 의해 식별되는 메모리 장치에 상응하도록 디코딩하여 출력한다. 예를 들어, 제1 메모리 장치가 비동기식(Asynchronous) 메모리인 경우 로직 테스터(40)로부터 입력되는 클락(Clock) 신호 또는 데이터 스트로브(Data strobe) 신호 등을 불활성화시킨다.
DA 모드 디코더(50)에 의해 특정 메모리 장치가 선택되고 그에 상응하게 커맨드가 디코딩되면 DA 모드 디코더(50)는 상기 제1 메모리(60)로 입력된 어드레스를 식별된 메모리 장치의 어드레스 디코더로 출력하고, 상기 디코딩된 커맨드를 선택된 메모리의 로직 컨트롤러로 출력한다.
DA 모드 디코더(50)로부터 어드레스를 입력받은 어드레스 디코더와 커맨드를 입력받은 로직 컨트롤러는 이를 이용해 각 메모리를 액세스하게 된다. 그 후 테스트 패턴 데이터가 로직 테스터(40)로부터 선택된 메모리로 순차적으로 기입된다. 이로 인해 멀티 칩 패키지(1)에 실장된 전체 메모리를 한정된 핀만을 가지고 테스트할 수 있다.
도 4는 본 발명에 따른 멀티 칩 패키지의 내부에 설치된 DA 모드 디코더의 동작 흐름을 나타내는 플로우 차트이다.
DA 모드 디코더(50)는 DA 모드시 로직 테스터(40)로부터 어드레스와 커맨드를 입력받는다(S1). 여기서 상기 어드레스에는 각 메모리를 식별하기 위한 어드레스와 각 메모리 셀을 액세스하기 위한 어드레스가 포함된다.
DA 모드 디코더(50)는 어드레스를 디코딩하여 각 메모리 장치를 식별하고(S2) 그에 상응하게 커맨드를 디코딩한다(S3). 상기 디코딩된 결과값은 각 메모리 장치의 로직 컨트롤러 및 어드레스 디코더로 입력된다(S4).
멀티 칩 패키지(1)에 실장되는 메모리 장치는 플래시 메모리, DRAM, SRAM 등이 될 수 있으며, 특히 상기 DRAM에는 비동기식 DRAM, 동기식 DRAM, DDR, DDR2 등이 포함될 수 있다.
상기 M비트는 메모리 장치의 총 수량에 상응하게 조절되는 것이 바람직하다. 예를 들어 하나의 멀티 칩 패키지에 내장된 메모리가 4개인 경우 2비트 어드레스로 각 메모리 장치가 식별되는 것이 바람직하다.
한편, 멀티 칩 패키지(1)에 내장된 메모리가 각각 다른 메모리 용량을 갖는 경우에는 상기 M비트 어드레스의 비트 수를 줄일 수 있다. 이 경우 상기 M비트는 메모리 장치의 총 메모리 용량에 상응하게 조절되는 것이 바람직하다.
동작을 설명하면, 제1 메모리가 제2 메모리에 비해 큰 메모리 용량을 갖는 것으로 가정할 때, M비트의 최상위 비트가 1인 경우 제1 메모리 장치를 지정하고, 다음 상위 비트가 1인 경우 제2 메모리 장치를 지정하는 방식을 택하면 사용되는 어드레스 핀의 수를 더 줄일 수 있다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에는 다음과 같은 효과가 있다.
멀티 칩 패키지를 테스트함에 있어서, 어드레스 핀을 모두 사용하지 않고 전체 메모리를 테스트할 수 있으므로 하나의 로직 테스터로 동시에 테스트할 수 있는 멀티 칩 패키지의 수를 대폭적으로 늘일 수 있고, 테스트에 소요되는 시간을 줄일 수 있는 장점이 있다.

Claims (9)

  1. 독립적으로 동작하는 복수의 메모리 장치들; 및
    DA(Direct access) 모드시 로직 테스터로부터 제1 메모리 장치로 입력되는 커맨드 및 어드레스를 상기 복수의 메모리 장치들 중 식별된 메모리 장치로 디코딩하여 출력하는 DA 모드 디코더를 구비하며,
    상기 DA 모드 디코더는 제2 메모리 장치의 어드레스 핀을 통해 각 메모리 장치를 식별하기 위한 M비트 어드레스 신호를 더 입력받는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제1항에 있어서,
    상기 DA 모드 디코더는 입력되는 커맨드를 상기 M비트 어드레스에 의해 식별되는 메모리 장치에 상응하게 디코딩하여 출력하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제2항에 있어서,
    상기 제1 메모리 장치는 상기 멀티 칩 패키지의 내부에 설치된 메모리 장치들 중 가장 많은 어드레스 핀을 갖는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제1항에 있어서,
    상기 DA 모드 디코더는 상기 제1 메모리 장치로 입력되는 커맨드 및 어드레스를 디코딩하여 그에 상응하는 메모리 장치의 로직 컨트롤러 및 어드레스 디코더로 출력하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제1항에 있어서,
    상기 멀티 칩 패키지에는 플래시 메모리(Flash memory), 디램(DRAM), 에스램(SRAM)이 포함되는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제5항에 있어서,
    상기 DRAM에는 동기식(Asynchronous) DRAM과 비동기식(Synchronous) DRAM이 포함되는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제1항에 있어서,
    상기 멀티 칩 패키지에 실장된 메모리 장치들은 각각 다른 수의 어드레스 핀을 갖는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제1항에 있어서,
    상기 M비트 어드레스는 상기 멀티 칩 패키지에 실장된 메모리 장치의 총 수량에 상응하게 조절되는 것을 특징으로 하는 멀티 칩 패키지.
  9. 제1항에 있어서,
    상기 M비트 어드레스는 상기 멀티 칩 패키지에 실장된 메모리 장치의 총 메모리 용량에 상응하게 조절되는 것을 특징으로 하는 멀티 칩 패키지.
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US11393549B2 (en) 2020-03-20 2022-07-19 SK Hynix Inc. Memory device and memory system including test control signal generating circuit

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