JP2017033612A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】大容量、高速化が可能であり、異常なメモリセルが存在しても装置全体として正常に動作する半導体記憶装置を提供する。
【解決手段】インターポーザ５０１と、インターポーザ上に複数のメモリセルを有する半導体メモリチップＭＵを積層した複数のチップ積層体５０４、５０５と、インターポーザ上の各チップ積層体の間に配置され、外部の回路及び各半導体メモリチップとの間でデータを入出力するコントロールチップＣＵ５０２と、を備える。コントロールチップは、半導体メモリチップの中に異常なメモリセルを発見すると、予め実装されていて、メモリセルとは同じ又は異なる構造のメモリセルと置き換える。
【選択図】図５

Description

本発明は、半導体記憶装置及びその制御方法に関する。

近年、半導体装置の開発に伴い、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）等の種々の半導体記憶装置が開発されてきた（例えば、特許文献１、図１〜図４参照。）。
特許文献１に記載の発明は、半導体記憶装置としてのメモリモジュールに関するものであり、具体的には、インターポーザの中央にクロックドライバ装置を配置し、そのクロックドライバ装置の左右にバンクに属するシンクロナスDRAMを配置し、バンク間で対となったシンクロナスDRAMのクロック入力端子間をクロック用の配線で接続し、その配線の中点をクロックドライバ装置の出力端子と接続したものである。
尚、インターポーザとは、端子ピッチが異なるLSI（Large Scale Integration）チップとメイン基板との間を中継する部材をいう。

図１（ａ）は、従来の半導体記憶装置の構成図の一例であり、図１（ｂ）は、DIMMタイプの半導体記憶装置の概念図であり、図１（ｃ）は、RDIMMタイプの半導体記憶装置の概念図である。DIMMは、dual inline memory moduleの略であり、RDIMMは、register dual inline memory moduleの略である。以下、同様の部材には共通の符号を用いた。

図１（ａ）に示すようにメモリチップ101は、メモリセルエリア102とインターフェース103とを有し、インターフェース103を介して外部の回路からコマンドアドレスが入力され、外部の回路との間でデータが入出力される。
図１（ｂ）に示すDIMMタイプの半導体記憶装置104は、複数の半導体メモリチップ105に対し、外部の回路からのデータやコマンドが矢印のように順次各半導体メモリチップ105に入力されるようになっている。

図１（ｃ）に示すRDIMMタイプの半導体記憶装置106は、外部の回路からのアドレスやコマンドが一旦レジスタ107に保持された後、レジスタ107の両側の半導体メモリチップ105に順次入力されるようになっている。

図２（ａ）は、図１（ｂ）に示したDIMMタイプの半導体記憶装置のブロック図であり、図２（ｂ）は、図１（ｃ）に示したRDIMMタイプの半導体記憶装置のブロック図である。

図２（ａ）に示した半導体記憶装置は、DIMMタイプの半導体記憶装置104がCPU（Central Processing Unit）201のメモリコントローラ202に接続されている。メモリコントローラ202からコマンドがDIMMタイプの半導体記憶装置104に送られ、データが入出力されるようになっている。

図２（ｂ）に示した半導体記憶装置は、RDIMMタイプの半導体記憶装置106がバッファ203を介して、CPU204のメモリコントローラ205に接続されている。メモリコントローラ205からコマンドがバッファ203を介してRDIMMタイプの半導体記憶装置106に送られ、バッファ203を介してデータが入出力されるようになっている。

図３は、HBMの概念図である。HBMはHigh Bandwidth Memoryの略である。
図３に示すHBMは、複数の半導体メモリチップ105を積層した積層体と、半導体メモリチップ105と内部チャンネルで接続され、システムのメモリコントローラ303と外部チャンネルで接続されたインターフェースチップ302とで構成されたものである。

図４は、他のHBMの概念図である。
図４に示すHBMは、複数対の半導体メモリチップ105が共通の内部チャンネルで接続され、システムのメモリコントローラ403と外部チャンネルで接続されたインターフェースチップ402とで構成されたものである。

特許第３０７７８６６号公報

ところで、電子機器の小型化、高速処理化に伴い、半導体記憶装置に対し小型化、高集積化が要求されている。半導体記憶装置の高集積化には微細化技術が必要不可欠である。
しかし、微細化技術開発はムーアの法則により飽和状態に近づいており、さらなる微細化は困難になりつつあると言われている。このため、上述した技術では、メモリモジュールに用いられるメモリデバイスにおける高密度集積化が容易ではなく、メモリモジュールを用いた情報処理システムが求める大容量のメモリデバイスの実現時期が予想期日よりかなり遅くなることが懸念されている。

また、データ転送の高速化に代表される性能面においても、実際のデータ信号の本数を増加させることにより、高性能化を図る方向が主流になりつつあるが、半導体集積回路（IC：Integrated Circuit）のチップあたり1000本以上の配線が必要になり、実装面での高コスト化が懸念されている。

また、高密度実装を実現する目的で複数の半導体メモリチップを実装することがあるが、ダイボンド時のチップ割れ、接続不良、封止時のボイド等により、半導体メモリチップ内において正常に動作しない異常なメモリチップが発生するおそれがある。また、組み立て工程を経ることにより、正常に動作していたメモリセルが正常動作しなくなるおそれも存在する。

このため、複数の半導体メモリチップを実装した半導体記憶装置のパッケージにおいて、完全な良品（正常に動作しないメモリセルが存在しない状態）を得ることが困難になる。

そこで、本発明の主な目的は、大容量で高速化を図ることにあり、副次的な目的は、異常なメモリセルが存在しても半導体記憶装置全体として正常に動作することにある。

上記課題を解決するため、第１の発明は、インターポーザと、該インターポーザ上に複数のメモリセルを有する半導体メモリチップを積層した複数のチップ積層体と、前記インターポーザ上の前記各チップ積層体の間に配置され、外部の回路及び前記各半導体メモリチップとの間でデータを入出力するコントロールチップと、を備えたことを特徴とする。

第２の発明は、インターポーザと、前記インターポーザ上に配置され、内外の回路とデータを入出力するコントロールチップと、前記コントロールチップの上に複数層の半導体メモリチップが積層され、前記コントロールチップと前記各半導体メモリチップとの間でデータを入出力するチップ積層体と、を備えたことを特徴とする。

第３の発明は、複数のメモリセルを有する半導体メモリチップを積層した複数のチップ積層体と、外部の回路及び前記各半導体メモリチップとの間でデータを入出力するコントロールチップとを備えた半導体記憶装置の制御方法であって、前記半導体メモリチップの中に異常なメモリセルを発見すると、予めコントロールチップに実装され、前記メモリセルと同じまたは異なる構造のメモリセルと置き換えることを特徴とする。

本発明によれば、大容量で高速化を図ることができ、異常なメモリセルが存在しても半導体記憶装置全体として正常に動作することができる。

（ａ）は、従来の半導体記憶装置の構成図の一例であり、（ｂ）は、DIMMタイプの半導体記憶装置の概念図であり、（ｃ）は、RDIMMタイプの半導体記憶装置の概念図である。 （ａ）は、図１（ｂ）に示したDIMMタイプの半導体記憶装置のブロック図であり、（ｂ）は、図１（ｃ）に示したDIMMタイプの半導体記憶装置のブロック図である。 HBMの概念図である。 他のHBMの概念図である。 本発明の一実施形態に係る半導体記憶装置の断面図である。 図５に示した半導体記憶装置のブロック図である。 図５に示した半導体記憶装置の他のブロック図である。 図５に示した半導体記憶装置500の構造を想定して外部のシステムと接続した場合のブロック図の一例である。 図５に示した半導体記憶装置をRDIMMに実装した場合の概念図である。 （ａ）は、本発明の他の実施形態に係る半導体記憶装置の平面図であり、（ｂ）は、（ａ）のXb−Xb線拡大断面図である。 図１０に示した半導体記憶装置のブロック図である。 （ａ）は、半導体メモリチップのブロック配置図であり、（ｂ）は、（ａ）示した半導体メモリチップを用いた半導体記憶装置と外部の回路と接続したときのブロック図である。 ２チャンネル型のリードコマンドに関するオーダータグの説明図である。 ２チャンネル型のリードコマンドに関するオーダータグについての説明図である。 ２チャンネル型のリードコマンドに関するオーダータグの説明図である。 ２チャンネル型のコントロールチップCUにおけるエラービット置換の書き込み機能についてのブロック図である。 ２チャンネル型のコントロールチップCUにおけるエラービット置換の読み出し機能についてのブロック図である。 動作不良セルのアドレス登録の動作を説明するためのフローチャートの一例である。 書き込み動作の説明をするためのフローチャートの一例である。 読み出し動作の説明をするためのフローチャートの一例である。

次に本発明の実施の形態について図面を参照して説明する。
尚、実施形態１または実施形態２に記載の発明を実施形態３に記載の発明に拡張してもよいのは言うまでもない。
＜実施形態１＞
ここで、リードコマンドに関するオーダータグについて述べる。
リードコマンドが発せられると、コントロールチップCUはオーダータグを発行し、リードコマンドを読み、そのリードコマンドを半導体メモリチップMUに送る。半導体メモリチップMUは、コントロールチップCUへのオーダータグに関連したリードデータを返送する。コントロールチップCUは、オーダータグに関し、表示されたオーダーによってデータを読み出す。このタグは、異なった伝送遅延を有するマルチ内部チャネル（iCH）から読み出し調停することを容易とする。

次に、コントロールチップCUにおけるエラービット置換について述べる。
半導体メモリチップMUの異常なメモリセルであるエラーメモリセルに置き換わるスペアとしてのデータ蓄積回路がコントロールチップCUに備えられている。このデータ蓄積回路は、半導体メモリチップMUとしてのメモリセルと同様の技術、半導体メモリチップMU、もしくは半導体メモリチップMUとは同じまたは異なる技術で構成することができる。この機能は、パッケージング工程を経た後、正常動作しなくなったデバイスを半導体装置全体への影響がないようにすることができる。これは、高密度のマルチチップメモリパッケージの問題を解決することができることを意味する。実装後の特徴としては、RAS(Reliability Availability Serviceability)構造のエラーコレクション(error correction)の分野において機能するこができる点にある。

[概要]
半導体メモリチップを積層（２層、４層もしくは８層）した積層体を２個と、コントロールチップとを同一パッケージに実装することで、高集積化を実現し、内部チャンネルとして、４チャンネル用意し、半導体メモリチップを２層積層した場合は、各内部チャンネルに１個の半導体メモリチップが接続される。半導体メモリチップを４層積層した場合は、各内部チャンネルに２個の半導体メモリチップが接続される。半導体メモリチップを８層積層した場合は、各内部チャンネルに４個の半導体メモリチップが接続され、コントロールチップにおいて、４系統の内部チャンネルと１系統の外部チャンネルとが接続される。４系統の内部チャンネルをインターリーブ動作させ、外部チャンネルに接続することにより、高速化を実現することができる。

[構成]
図５は、本発明の一実施形態に係る半導体記憶装置の断面図である。
図５に示す半導体記憶装置500は、インターポーザ501と、インターポーザ501上に複数の半導体メモリセルを有する半導体メモリチップ（図ではMU:Memory Unitの略）503-00〜503-13、503-20〜503-33を積層した複数のチップ積層体504，505と、インターポーザ501上の各チップ積層体504,505の間に配置され、図示しない外部の回路及び各半導体メモリチップ503-00〜503-13、503-20〜503-33との間でデータを入出力するコントロールチップ（図ではCU）502と、を備えたものである。インターポーザ501は、図示しないメイン基板の上に搭載される。

図中、506は各半導体メモリチップ503-00〜503-13とインターポーザ501とを接続するための内部チャネルとしての配線である。507は各半導体メモリチップ503-20〜503-33とインターポーザ501とを接続するための内部チャネルとしての配線である。これらの配線506,507は、例えば、ウエハレベルファンアウトパッケージ技術にて実施されるが、TSV（through silicon via）技術を用いても、ボンディングワイヤ接続を用いてもよい。

図６は、図５に示した半導体記憶装置のブロック図である。
図６に示す半導体記憶装置は、タイプA：32ビットプリフェッチ、８層の半導体メモリチップ（図ではMU00:Type-A32〜MU13:Type-A32）503-00〜503-13と、半導体チップ（MU20:Type-A32〜MU33:Type-a32）503-20〜503-33とが、コントロールチップ（CU）502の両側に接続されている。

コントロールチップ502は、CMD/ADD601と、I/O602，603と、serDes604とを有する。CMD/ADD601は、コマンドCMDと付加ADDとを制御する回路である。I/O602，603は、左右の両半導体メモリチップ503-00〜503-13、503-20〜503-33からのデータにインターリーブをかけて入出力する機能を有する回路である。serDes（シリアライザ/デシリアライザ）604は、パラレル・データをシリアル・データに変換したり、シリアル・データをパラレル・データに戻したりする機能を有する回路である。DQ＜0：3＞は、DQ0,DQ1,DQ2,DQ3をまとめて表記したBus表記と言われるものである。尚、DQはdata input,outputの信号名である。IO width=32はインターナル入力出力バスの配線本数32を意味する。

[作用効果]
このような半導体記憶装置において、４系統の内部チャンネル（iCH-0,iCH2,iCH-3,iCH4）をインターリーブ動作させ、DQ＜0:3＞を介して外部チャンネルに接続することにより、大容量で高速化を図ることができる。

＜変形例＞
図７は、図５に示した半導体記憶装置の他のブロック図である。
図７に示した半導体記憶装置の図６に示した半導体記憶装置との相違点は、半導体メモリチップ（MU）503-00〜503-13、503-20〜503-33が64ビットプリフェッチである点である。

コントロールチップ702は、CMD/ADD701と、I/O702,703と、serDes704とを有する。CMD/ADD701、及びI/O702,703は、図６に示した、CMD/ADD601、I/O602,603、及びと同様の機能を有する。serDes704は、serDes604と同様の機能を有するが、DQ＜0：7＞は、DQ0,DQ1,DQ2,DQ3,DQ4,DQ5,DQ6,DQ7をまとめて表記したものである。

図７に示した半導体記憶装置も図６に示した半導体記憶装置のように左右の両半導体メモリチップ703-00〜703-13、703-20〜703-33からのデータにインターリーブをかけて入出力する機能を有する回路である。
このような半導体記憶装置において、４系統の内部チャンネル（iCH-0,iCH2,iCH-3,iCH4）をインターリーブ動作させ、DQ＜0:7＞を介して外部チャンネルに接続することにより、大容量で高速化を図ることができる。

＜接続例＞
図８は、図５に示した半導体記憶装置500の構造を想定して外部のシステムと接続した場合のブロック図の一例である。
一つのマルチチップパッケージ内でコントロールチップ（CU）502に、半導体メモリチップ（MU00〜MU03）503-00〜503-03、（MU10〜MU13）503-10〜503-13、（MU20〜MU23）503-20〜503-23、（MU30〜MU33）503-30〜503-33が接続され、コントロールチップ（CU）502が外部のシステム801に接続されている。

図９は、図５に示した半導体記憶装置をDIMMに実装した場合の概念図である。
図９に示すDIMM900は、プリント基板901の中央にレジスタ902が搭載され、レジスタ902を中心にして両側に図５に示した半導体記憶装置500が複数（図では９個であるが限定されない）搭載されたものである。DIMM900は、下端に電極903が形成されたコネクタが外部の電子機器のソケットに差し込まれるようになっており、外部の回路とデータを入出力できるようになっている。

＜実施形態２＞
[概要]
コントロールチップを最下層とし、コントロールチップの上に半導体メモリチップを積層（２層、４層、もしくは８層）し、同一パッケージに実装することにより高集積化を実現することができる。半導体メモリチップMUは、複数のチャンネル（２、４、もしくは８チャンネル）が実装され、それぞれのチャンネルは、内部チャンネルとしてコントロールチップに１対１で接続され、コントロールチップCUは、複数の外部チャンネルが実装されており、その系統の数は内部チャンネルの系統の数より、少ない。内部チャンネルをインターリーブ動作させ、外部チャンネルに接続することにより、高速化を実現する。内部チャンネルを、４チャンネル実装された半導体メモリチップMUを８層積層した場合、４×８＝３２系統の内部チャンネルが実装され、コントロールチップに１対１接続され、コントロールチップCUに１６系統の外部チャンネルを実装し、内部チャンネルと外部チャンネルとを２対１で接続し、内部チャンネルをインターリーブ動作させる事により、外部チャンネルの高速動作が可能になる。

[構成]
図１０（ａ）は、本発明の他の実施形態に係る半導体記憶装置の平面図であり、図１０（ｂ）は、図１０（ａ）のXb−Xb線拡大断面図である。
図１０に示した実施形態の図５に示した実施形態との相違点は、コントロールチップの上に複数層の半導体メモリチップが積層された点である。

半導体記憶装置1000は、インターポーザ1001と、インターポーザ1001上に配置され、内外の回路とデータを入出力するコントロールチップCU1002と、コントロールチップCU1002の上に複数層（図では８層であるが限定されない）の半導体メモリチップMU0（Type-B）1003-0〜MU7（Type-B）1003-7が積層され、コントロールチップCU1002と各半導体メモリチップMU0（Type-B）1003-0〜MU7（Type-B）1003-7との間でデータを入出力するチップ積層体1006と、を備えたものである。1004は配線である。

図１１は、図１０に示した半導体記憶装置のブロック図である。
図１１に示すコントロールチップ（CU）1002は、４個のCMD/ADDコントローラ1101a,1101b,1101c,1101d、16個のI/O1102aa,1102ab,1102ac,1102ad,1102ba,1102bb,1102bc,1102bd,1102ca,1102cb,1102cc,1102cd,1102da,1102db,1102dc,1102dd、及び16個のSerDes1103aa,1103ab,1103ac,1103ad,1103ba,1103bb,1103bc,1103bd,1103ca,1103cb,1103cc,1103cd,1103da,1103db,1103dc,1103ddを有する。

半導体メモリチップMU0（Type-B）1003-0は、I/O1102aa,1102abに接続され、半導体メモリチップMU1（Type-B）1003-1は、I/O1102ac,1102adに接続されている。I/O1102aaはSerDes1103abに接続され、I/O1102acは、SerDes1103abに接続されている。I/O1102abはSerDes1103acに接続され、I/O1102adは、SerDes1103adに接続されている。
SerDes1103aaは出力端子DQ＜0:7＞を介して外部チャンネルch0に接続されている。SerDes1103abは出力端子DQ＜0:7＞を介して外部チャンネルch1に接続されている。SerDes1103acは出力端子DQ＜0:7＞を介して外部チャンネルch2に接続されている。SerDes1103adは出力端子DQ＜0:7＞を介して外部チャンネルch3に接続されている。
他の半導体メモリチップMU3（Type-B）1003-3〜MU7（Type-B）1003-7もMU0（Type-B）1003-0と同様の構成を有している。

CMD/ADDコントローラ1101a〜1101dは、図６に示したCMD/ADDコントローラ601と同様の機能を有する。I/O1102aa〜1102ddは、図６に示したI/O602,603と同様の機能を有する。SerDes1103aa〜1103ddは、図７に示したSerDes705と同様の機能を有する。

図１２（ａ）は、半導体メモリチップのブロック配置図であり、図１２（ｂ）は、図１２（ａ）示した半導体メモリチップを用いた半導体記憶装置と外部の回路と接続したときのブロック図である。

半導体メモリチップMU1003は、入出力部1202と、コマンドアドレス部1203と、メモリエリア1201と、を有する。
半導体チップ積層体1006は、コントロールチップCU1004と、コントロールチップCU1004と内部チャンネルで接続された半導体メモリチップMU1003-0〜1003-7と、を有し、外部のシステムのメモリコントローラ12010に外部チャンネルを介して接続されている。

[作用効果]
このような半導体記憶装置においても実施形態１と同様に、大容量で高速化を図ることができる。

＜実施形態３＞
[概要]
コントロールチップCUには半導体メモリチップMUにおける、正常に動作しないメモリセルが存在する場合、その正常に動作しないメモリセルを発見して置き換える際のデータ保持のためのデータ保持回路と、保持回路にデータを書き込み及び読み出しを行う回路と、半導体メモリチップにおける正常に動作しないメモリセルを発見したときのアドレスを検知する回路と、が実装されている。コントロールチップCUは、所定のアドレスにデータを書き込む動作が実施された際、コントロールチップCU上のデータ保持回路にデータが書き込まれ、所定のアドレスからデータを読み出す動作が実施された際、コントロールチップCU上のデータ保持回路からデータを読み出すことができ、半導体メモリチップMU内に正常に動作しないメモリセルが存在しても半導体記憶装置全体への影響がないようにすることが可能になる。
尚、ハードウェア構成は、実施形態１もしくは実施形態２のいずれであってもよい。

コントロールチップCU上のデータ保持回路からデータを読み出しに掛る時間と、半導体メモリチップMU上のメモリセルからデータを読み出す時間とで大幅に異なるおそれがあり、複数のデータを読み出す際にその中の一つがコントロールチップCU上のデータ保持回路から読み出し、他のデータは半導体メモリチップMU上のメモリセルから読み出す際、読み出しに掛る時間がちがうことから読み出すデータの順番が異なるおそれがある。このような読み出しの問題を避けるため、データ読み出しをする際、読み出すデータに順番を示す番号を付与し、この番号により読み出す順番を所定の順番にすることが可能となる。

[構成]
本発明に係る実施形態３について図面を参照して説明する。
図１３は、２チャンネル型のリードコマンドに関するオーダータグの説明図である。
リードコマンド受付部1305のコマンドを読むアドレスコマンド制御部1308は、オーダータグ発生器1309に信号を送るとともに、制御部1312、CH-Aアドレスコマンド部1307、ROM1311及びCH-Bアドレスコマンド部1302に信号を送る。
オーダータグ発生器1309は、制御部1312、及びCH-Bアドレスコマンド部1302に信号を送る。CH-Bアドレスコマンド部1302から半導体メモリチップMUのインターフェースに信号が送られる。
CH-Aデータ入出力制御部1306は、半導体メモリチップのインターフェースを介してA,B２チャンネルの内のチャンネルAのデータをデータ出力制御部1304へ送る。
CH-Bデータ入出力制御部1303は、半導体メモリチップのインターフェースを介してA,B２チャンネルの内のチャンネルBのデータをデータ出力制御部1304へ送る。
ROM1311及び制御部1312からレジスタもしくはSRAM1310に信号が送られると、データ出力制御部1304から読み出したデータが出力される。

図１４は、２チャンネル型のリードコマンドに関するオーダータグについての説明図である。
図１４において上側が内部の読み出しコマンド/アドレスの入力を示し、下側が内部データの出力を示す。
最初のリードコマンドが与えられると、タグ00が割り与えられ、所定の間隔を隔てて、２番目のリードコマンドが与えられるとタグ01が割り当てられる。所定の間隔を隔てて、３番目のリードコマンドが与えられると、CH-Aが付加されタグ10が割り当てられる。所定の間隔を隔てて、リードコマンドが与えられると、タグ11が割り与えられる。

一方、最初のリードコマンドが与えられると、半導体メモリチップMUからのデータアクセス時間後にCH-Aからタグ00とともにデータが出力される。
２番目のリードコマンドが与えられると、半導体メモリチップMUからのデータアクセス時間後にCH-Bからタグ01とともにデータが出力される。
３番目のリードコマンドが与えられると、半導体メモリチップMUからのデータアクセス時間後にCH-Aからタグ10とともにデータが出力される。この３番目のアドレスは正常動作しないメモリセルが含まれることがコントロールチップCUにて判断され、コントロールチップCUに実装されているリペアブロック（SRAM またはレジスタ）からタグ10とともに所定のデータが出力される。このリペアブロックからのアクセス時間は半導体メモリチップMUからのアクセス時間と比べ、短いことが予想される。
４番目のドコマンドが与えられると、半導体メモリチップMUからのデータアクセス時間後にCH-Aからタグ11とともにデータが出力される。

図１５は、２チャンネル型のリードコマンドに関するオーダータグの説明図である。
CH-Aに読み出しデータとタグ、CH-Bの読み出しデータとタグ、及びリペアブロックの読み出しデータとタグがタグに関するディストリビュータに入力されると、読み出しデータとタグ00、読み出しデータとタグ01、読み出しデータとタグ10、及び読み出しデータとタグ11とが読み出しデータシーケンサに入力され、タグカウンタによりデータの読み出しの順番が決められ、所定の順番にてデータ出力される。

図１６は、２チャンネル型のコントロールチップCUにおけるエラービット置換の書き込み機能についてのブロック図である。
データ入出力制御部1601にデータが入力されると、データ入出力制御部1601は、CH-Bデータ入出力制御部1303、レジスタもしくはSRAM1310、及びCH-Aデータ入出力制御部1306にデータを送る。CH-Bデータ入出力制御部1303は、半導体メモリチップMUのインターフェースとデータの入出力を行い、CH-Aデータ入出力制御部1306は、半導体メモリチップMUのインターフェースとデータの入出力を行う。

一方、アドレスコマンド制御部1602に入力されると、アドレスがコントロールチップCUのリペアブロック1301の制御部1312と、ROMもしくはレジスタ1311と、CH-Aアドレスコマンド部1307、及びCH-Bアドレスコマンド部1302に送られる。ROMもしくはレジスタ1311及び制御部1312からレジスタもしくはSRAM1310にデータが書き込まれる。

ここで、レジスタもしくはSRAM1310は、半導体メモリチップMUにおける異常セルとしてのエラーメモリセルが書き込まれたデータを蓄積する。これは、レジスタもしくはSRAM（このブロック）1310が半導体メモリチップMUのリペアメモリセルとして機能することを意味する。さらに、このブロックはコントロールチップCUの機能をテストするのに有利である。
ROMもしくはレジスタ1311は、半導体メモリチップMUのエラーセルのアドレスを蓄積する。制御部1312は、アクセスしたアドレスと蓄積したアドレスとを比較し、一致した場合、制御部1312は、入力データが書き込まれるレジスタもしくはSRAM1310を制御する。

図１７は、２チャンネル型のコントロールチップCUにおけるエラービット置換の読み出し機能についてのブロック図である。
図１７に示したブロック図の図１６に示したブロック図との相違点は、太矢印の方向が逆向きになった点である。
すなわち、CH-Aデータ入出力制御部1306にデータが入力されると、レジスタもしくはSRAM1310及びCH-Bデータ入出力制御部1303からデータ入力/出力制御部1601に読み出しデータが送られる。

ここで、レジスタもしくはSRAM1310は、半導体メモリチップMUにおける異常なセルとしてのエラーメモリセルのデータが蓄積される。これは、レジスタもしくはSRAM1310は半導体メモリチップMUのリペアメモリセルとして機能するためである。さらに、このレジスタもしくはSRAM1310のブロックは、コントロールチップCUとして機能することができる。
ROMもしくはレジスタ1311は、半導体メモリチップMUにおけるエラーセルのアドレスを保存する。制御部1312は、アクセスしたアドレスと保存したアドレスとを比較し、一致した場合、制御部1312は、レジスタもしくはSRAM1310から読み出す機能を有する。

[動作１]
図１８は、動作不良セルのアドレス登録の動作を説明するためのフローチャートの一例である。
まず、アドレス入力を行う。半導体メモリチップMUにデータ書き込みを行わせる（ステップS1）。
さらに、アドレス入力を行う。半導体メモリチップMUにデータ読み出しを行わせる（ステップS2）。
書き込んだデータと読み出したデータとを比較する（ステップS3）。
書き込んだデータと読み出したデータとが一致した場合（ステップS3/一致）、アドレスを変更してステップS1に戻る（ステップS4）。
書き込んだデータと読み出したデータとが不一致の場合（ステップS3/不一致）、半導体メモリチップMUの動作不良セルのアドレスを登録し、コントロールチップCU内のROM/レジスタに保存し、ステップS4に進む（ステップS5）。
以上より、動作不良セルのアドレス登録が完了する。

[動作２]
図１９は、書き込み動作の説明をするためのフローチャートの一例である。
まず、アドレスとデータとをコントロールチップCUに入力し（ステップS10）、所定の半導体メモリチップMUにデータを書き込み（ステップS11）、入力されたアドレスとコントロールチップCU内にて登録されているアドレスとの一致を確認する（ステップS12）。
次にコントロールチップCU内のSRAMまたはレジスタにデータを書き込む（ステップS13）。
以上より、書き込み動作が完了する。

[動作３]
図２０は、読み出し動作の説明をするためのフローチャートの一例である。
まず、アドレスをコントロールチップCUに入力する（ステップS20）。
次に所定の半導体メモリチップMUに読み出しコマンドを入力する（ステップS21）。
所定の半導体メモリチップMUからのデータ読み出し、コントロールチップCUに転送する（ステップS22）。
一方、入力されたアドレスとコントロールチップCU内にて登録されているアドレスとを比較する（ステップS25）。
入力されたアドレスとコントロールチップCU内にて登録されているアドレスとが一致した場合（ステップS25/一致）、コントロールチップCU内のSRAMもしくはレジスタからデータを読み出し（ステップS26）、コントロールチップCUからデータを出力する（ステップS27）。
入力されたアドレスとコントロールチップCU内にて登録されているアドレスとが不一致の場合（ステップS25/不一致：S23）、コントロールチップCUから所定の半導体メモリチップMUから読み出したデータを出力する（ステップS24）。
以上より、読み出し動作が完了する。

[作用効果]
これらの動作により、異常なメモリセルが存在していても、直ちに異常なメモリセルを発見して正常なメモリセルと交換するので、半導体記憶装置全体として正常に動作することができる。

＜まとめ＞
本発明に係る半導体記憶装置の第一の構造として、半導体メモリチップを積層した積層体２個と、コントロールチップを同一パッケージに実装することで高集積化が実現される。内部チャンネルとして、４チャンネル用意し、半導体メモリチップを２層積層した場合、各内部チャンネルに１個の半導体メモリチップが接続される。半導体メモリチップを４層積層した場合、各内部チャンネルに２個の半導体メモリチップが接続される。半導体メモリチップを８層積層した場合、各内部チャンネルに４個の半導体メモリチップが接続される。コントロールチップにおいて、４系統の内部チャンネルと、１系統の外部チャンネルとが接続され、４系統の内部チャンネルをインターリーブ動作させ、外部チャンネルに接続することにより、データ処理の高速化を実現することができる。

本発明に係る半導体記憶装置の第二の構造として、コントロールチップを最下層とし、その上に半導体メモリチップを積層し、同一パッケージに実装することにより高集積化が実現される。半導体メモリチップは複数のチャンネルが実装され、それぞれのチャンネルは内部チャンネルとしてコントロールチップに１対１接続され、コントロールチップは複数の外部チャンネルが実装されており、その系統の数は内部チャンネルの系統の数より、少ない。内部チャンネルをインターリーブ動作させ、外部チャンネルに接続することにより、高速化を実現することができる。内部チャンネルを４チャンネル実装された半導体メモリチップを８層積層した場合には、４×８＝３２系統の内部チャンネルが実装され、コントロールチップに１対１接続され、コントロールチップに16系統の外部チャンネルを実装し、内部チャンネルと外部チャンネルとを２対１で接続し、内部チャンネルをインターリーブ動作させる事により、外部チャンネルを高速動作させることができる。

コントロールチップには、半導体メモリチップにおける正常に動作しないメモリセルを発見すると同じまたは異なる構造の半導体メモリチップに置き換えるため、データ保持のための回路とデータを書き込み及び読み出しを行う回路と、半導体メモリチップにおける正常に動作しないメモリセルのアドレスを検知する回路とが実装されている。

ここで、半導体メモリチップを異なる構造の半導体メモリチップにする場合の技術的意義について述べる。メモリセルが正常に動作しない原因としては、相性問題やプロセスや構造等種々挙げられるため、同一構造のメモリセルではなく異なる構造のメモリセルに置き換えることでリスクを低下させるためである。異なる構造の半導体メモリチップとは、例えばDRAMに対してSRAMが挙げられるが、本発明はこれに限定されるものではない。
所定のアドレスにデータを書き込む動作が実施された際、コントロールチップ上のデータ保持回路にデータが書き込まれ、所定のアドレスからデータを読み出す動作が実施された際、コントロールチップ上のデータ保持回路からデータを読み出すことができ、半導体メモリチップ内に正常に動作しないメモリセルが存在しても半導体記憶装置全体への影響がないようにすることが可能になる。

コントロールチップ上のデータ保持回路からデータを読み出しに掛る時間とメモリチップ上のメモリセルからデータを読み出す時間とで大幅に異なるおそれがあり、複数のデータを読み出す際にその中の一つがコントロールチップ上のデータ保持回路から読み出し、他のデータはメモリチップ上のメモリセルから読み出す際、読み出しに掛る時間が異なるため、読み出すデータの順番が異なるおそれがある。このような問題を避けるため、データ読み出しをする際、読み出すデータに順番を示す番号を付与し、この番号により読み出す順番を所定の順番にすることができることが可能となる。

ここで、コントロールチップと複数の半導体メモリチップとが複数の内部チャンネルにて接続されているが、コントロールチップと外部の回路と接続する外部チャンネルの数と内部チャンネルの数との比は１：２または１：４であるのが好ましい。
チップ積層体は、複数系統の内部チャンネルでコントロールチップと接続され、１系統の外部チャンネルにてコントロールチップが外部の回路と接続可能であり、コントロールチップは、複数の系統の内部チャンネルをインターリーブ動作させ、１系統の外部チャンネルにてデータの読み出し及び書き込みを実施するようにしてもよい。

チップ積層体の積層数がＭ（Ｍは自然数）であり、半導体メモリチップはＮ（Ｎは自然数）系統の内部チャンネルを有し、Ｍ×Ｎ系統の内部チャンネルは前記コントロールチップと１対１接続され、コントロールチップはＬ（Ｌは自然数）系統の外部チャンネルで外部の回路と接続可能であり、Ｍ×Ｎ＞Ｌであるのが好ましい。

また、コントロールチップは、データを保持するアドレス領域が異なることにより、データの読み出しに必要な時間が異なる場合、データを読み出す順番を示す番号をデータに付与することにより、所定の順番にて読み出し可能にするようにしてもよい。

尚、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

１０１ メモリチップ
１０２ メモリセルエリア
１０３ インターフェース
１０４ ＤＩＭＭタイプの半導体記憶装置
１０５、５０３−００〜５０３−１３、５０３−２０〜５０３−３３ 半導体メモリチップ（ＭＵ）
１０６ ＲＤＩＭＭタイプの半導体記憶装置
１０７ レジスタ
５００ 半導体記憶装置
５０１ インターポーザ
５０２、７０２ コントロールチップ（ＣＵ）
５０４、５０５ チップ積層体
５０６、５０７ 配線
６０１ ＣＭＤ／ＡＤＤ
６０２、６０３ Ｉ／Ｏ
６０４ ｓｅｒＤｅｓ

Claims (8)

1. インターポーザと、
   該インターポーザ上に複数のメモリセルを有する半導体メモリチップを積層した複数のチップ積層体と、
   前記インターポーザ上の前記各チップ積層体の間に配置され、外部の回路及び前記各半導体メモリチップとの間でデータを授受するコントロールチップと、
   を備えたことを特徴とする半導体記憶装置。
2. インターポーザと、
   前記インターポーザ上に配置され、内外の回路とデータを授受するコントロールチップと、
   前記コントロールチップの上に複数層の半導体メモリチップが積層され、前記コントロールチップと前記各半導体メモリチップとの間でデータを授受するチップ積層体と、
   を備えたことを特徴とする半導体記憶装置。
3. 前記コントロールチップと前記複数の半導体メモリチップとが複数の内部チャンネルにて接続され、前記コントロールチップと外部の回路と接続する外部チャンネルの数と前記内部チャンネルの数との比が１：２または１：４であることを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記チップ積層体は、複数系統の内部チャンネルで前記コントロールチップと接続され、１系統の外部チャンネルにて前記コントロールチップが外部の回路と接続可能であり、前記コントロールチップは、前記複数の系統の内部チャンネルをインターリーブ動作させ、前記１系統の外部チャンネルにてデータの読み出し及び書き込みを実施するようにしたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
5. 前記チップ積層体の積層数がＭ（Ｍは自然数）であり、前記半導体メモリチップはＮ（Ｎは自然数）系統の内部チャンネルを有し、Ｍ×Ｎ系統の内部チャンネルは前記コントロールチップと１対１接続され、前記コントロールチップはＬ（Ｌは自然数）系統の外部チャンネルで外部の回路と接続可能であり、Ｍ×Ｎ＞Ｌであることを特徴とする請求項１から４のいずれか一項記載の半導体記憶装置。
6. 前記コントロールチップは、前記半導体メモリチップの中に異常なメモリセルを発見すると、予め実装され、前記メモリセルとは同じまたは異なる構造のメモリセルと置き換えるようにしたことを特徴とする請求項１から５のいずれか一項記載の半導体記憶装置。
7. 前記コントロールチップは、前記データを保持するアドレス領域が異なることにより、前記データの読み出しに必要な時間が異なる場合、前記データを読み出す順番を示す番号を前記データに付与することにより、所定の順番にて読み出し可能にするようにしたことを特徴とする請求項１から６のいずれか一項記載の半導体記憶装置。
8. 複数のメモリセルを有する半導体メモリチップを積層した複数のチップ積層体と、外部の回路及び前記各半導体メモリチップとの間でデータを授受するコントロールチップとを備えた半導体記憶装置の制御方法であって、
   前記半導体メモリチップの中に異常なメモリセルを発見すると、予め前記コントロールチップに実装され、前記メモリセルと同じまたは異なる構造のメモリセルと置き換えることを特徴とする半導体記憶装置の制御方法。

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