CN107767912B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。

Description

半导体装置
相关申请
本申请案享受将日本专利申请2016-162762号(申请日：2016年8月23日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
已知有在设置于半导体基板上的接口芯片上，通过硅贯通电极(TSV:Through-Silicon Via:硅穿孔)而积层核心芯片的半导体装置。
发明内容
本发明的实施方式提供一种能够提高动作可靠性的半导体装置。
实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行来自多个第1输入输出电路及多个第2输入输出电路的数据的向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降而取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
附图说明
图1是本实施方式的存储器系统的框图。
图2是表示实施方式的I/F芯片400的构成的图。
图3是表示第1实施方式的I/F芯片400的垫Pa的配置构成的图。
图4是表示实施方式的I/F芯片400的数据输入(数据写入)侧的配线的图。
图5是表示实施方式的I/F芯片400的数据输出(数据读出)侧的配线的图。
图6是表示实施方式的I/F芯片400与NAND(Not And:与非)型闪存100的安装方法的剖视图。
图7(a)～(e)是用来说明读出实施方式的NAND型闪存100时的信号DQS及信号BDQS与数据的关系的图。
图8是表示比较例的垫的配置的构成的图。
图9是表示第2实施方式的I/F芯片400的垫Pa的配置构成的图。
图10是表示第3实施方式的I/F芯片400的垫Pa的配置构成的图。
图11是表示第4实施方式的I/F芯片400的垫Pa的配置构成的图。
图12是表示第5实施方式的I/F芯片400的垫Pa的配置构成的图。
具体实施方式
以下，对实施方式参照附图进行说明。
1.第1实施态样
对第1实施方式的存储器系统进行说明。以下举出具备存储单元二维地排列在半导体基板上的NAND型闪存的存储器系统为例进行说明。在实施方式中，对采用DDR(DoubleData Rate:双倍数据速率)方式的高速的存储器系统进行说明，但并不限定于此。实施方式的存储器系统优选为一般的存储器系统。
1.1关于构成
以下举出具备二维地排列在半导体基板上的NAND型闪存的存储器系统为例说明存储单元。
1.1.1存储器系统的整体构成
首先，使用图1对本实施方式的存储器系统的大致整体构成进行说明。图1是本实施方式的存储器系统的框图。
如图示这样存储器系统1具备多个NAND型闪存100-0～100-N、接口(I/F)芯片400、及控制器200。另外，在实施方式中，在无需区别NAND型闪存100-0～100-N而说明的情况下，省略连字符而作为“NAND型闪存100”说明。其他的构成要素也同样如此。
NAND型闪存100具备多个存储单元，不易失地记忆数据。在本实施方式中，NAND型闪存100具有2个通道(通道0(ch0)及通道1(ch1))。控制器200通过NAND总线，经由I/F芯片400针对每个通道而连接于NAND型闪存100，通过主机总线而连接于主机机器300。且，控制器200经由I/F芯片400而对每个通道控制NAND型闪存100。且，控制器200响应由主机机器300接收的命令，经由I/F芯片400而针对每个通道对NAND型闪存100进行存取。主机机器300例如是数码相机或个人计算机等，主机总线例如是基于SDTM(Secure Digital MemoryCard:安全数码卡)接口的总线。
NAND总线进行基于NAND接口的信号的收发。在实施方式中，如图1所示，控制器200与I/F芯片400之间通过2个通道的NAND接口而连接。另外，此处对针对每个通道设置NAND接口的情况进行表示，但也可使用通道的识别信息等，而使用相同的NAND接口。
该信号的具体例是芯片启动信号CEn、地址锁存启动信号ALE、指令锁存启动信号CLE、写入启动信号WEn、读取启动信号REn、输入输出信号I/O及数据选通信号DQS。
信号CEn是用来启动NAND型闪存100的信号，以低电平确证(assert)。信号CLE及ALE是将向NAND型闪存100输入的信号分别是指令及地址的消息通知给NAND型闪存100的信号。信号WEn是在从低电平到高电平的转移时序获取指令或地址的信号。信号REn也是以低电平确证，是用来从NAND型闪存100读出输出信号I/O的信号。信号BREn是信号REn的互补信号，是用来从NAND型闪存100读出输出信号I/O的信号。
输入输出信号I/O是例如8比特的信号。且输入输出信号I/O是在NAND型闪存100与控制器200之间收发的数据的实体，例如是指令、地址、写入数据、及读出数据等。
将信号DQS及信号DQS的互补信号BDQS从发送侧与信号I/O(数据)一起输出。数据接收侧接收已发送的信号DQS及信号BDQS而调整获取数据的时序。
1.1.2关于NAND型闪存100的构成
接着，对NAND型闪存100的构成进行说明。如图1所示，NAND型闪存100具备存储单元阵列110、行计数器120、驱动电路130、感测放大器140、地址电阻150、指令电阻160、及序列器170。
存储单元阵列110具备对应于行及列的多个非易失性的存储单元的集合体即例如4个区块BLK(BLK0～BLK3)。且存储单元阵列110记忆由控制器200赋予的数据。
行计数器120选择区块BLK0～BLK3中的任意一个，进而选择已选择的区块BLK的行方向。
驱动电路130相对于选择的区块BLK，经由行解码器而供给电压。
感测放大器140在读出数据时，感测从存储单元阵列110读出的数据，进行必要的运算。且，将该数据DAT输出至控制器200。在数据的写入时，将从控制器200接收的写入数据DAT传输至存储单元阵列110。
地址电阻150保持从控制器200接收的地址ADD。指令电阻160保持从控制器200接收的指令CMD。
序列器170基于保持于指令电阻160的指令CMD，控制NAND型闪存100整体的动作。
另外，存储单元阵列110也可为在半导体基板的上侧三维地积层着存储单元晶体管的构成。关于这样的构成，例如记载于2009年3月19日提出申请的美国专利申请案12/407,403号“三维积层非易失性半导体存储器”中。且，记载于2009年3月18日提出申请的美国专利申请案12/406,524号“三维积层非易失性半导体存储器”、2010年3月25日提出申请的美国专利申请案12/679,991号“非易失性半岛体记忆装置及其制造方法”、及2009年3月23日提出申请的美国专利申请案12/532,030号“半导体存储器及其制造方法”中。这些专利申请案是以参照的形式将全文引用于本案说明书中。
1.1.3关于I/F芯片400的构成
图2是表示实施方式的I/F芯片400的构成的图。
I/F芯片400针对每个通道而具有I/F电路500。在实施方式中，多个NAND型闪存100-0～100-N中的每一个连接于通道0(ch0)或通道1(ch1)中的任意一个通道。
因此，通过2个通道(通道0(ch0)及通道1(ch1))，能够对于(N+1)个NAND型闪存100-0～100-N同时进行存取。
通道0(ch0)的I/F电路500-0具有进行从控制器200向通道0(ch0)的NAND型闪存100的信号I/O等的输入的输入I/F410-0及进行从通道0(ch0)的NAND型闪存100向控制器200的信号I/O等的输出的输出I/F420-0。
通道1(ch1)的I/F电路500-1具有进行从控制器200向通道1(ch1)的NAND型闪存100的信号I/O等的输入的输入I/F410-1及进行从通道1(ch1)的NAND型闪存100向控制器200的信号I/O等的输出的输出I/F420-1。
输入I/F410-0是用来将从控制器200输入至通道0(ch0)的信号(CEn、ALE、CLE、WEn、REn、BREn、I/O、DQS、BDQS)连结至对应的通道0(ch0)的NAND型闪存100的接口。
输入I/F410-1是用来将从控制器200输入至通道1(ch1)的信号(CEn、ALE、CLE、WEn、REn、BREn、I/O、DQS、BDQS)连结至对应的通道1(ch1)的NAND型闪存100的接口。
输出I/F420-0是用来将从通道0(ch0)的NAND型闪存100输出的数据(信号I/O)连结至控制器200的通道0(ch0)的接口。
输出I/F420-1是用来将从通道1(ch1)的NAND型闪存100输出的数据(信号I/O)连结至控制器200的通道1(ch1)的接口。
1.1.4 I/F芯片400的垫Pa的配置构成
图3是表示第1实施方式的2通道构成的I/F芯片400的垫Pa的配置构成的图。
对通道0(ch0)侧进行说明。如同图所示，通道0(ch0)侧的I/O电路10-0～10-7分别具有使用于与控制器200的通道0(ch0)的信号I/O的输入输出的垫Pa及接收从控制器200的通道0经由垫Pa而输入的信号的输入接收机IR。
DQS电路11、BDQS电路12、REn电路13及BREn电路14分别具有使用于与控制器200的通道0(ch0)的信号的输入输出的垫Pa。DQS电路11及BDQS电路12分别独立地具有输入接收机IR。REn电路13及BREn电路14共通地具有输入接收机IR。
控制电路21-1～21-4分别具有使用于输入输出控制器200的通道0侧的信号的垫Pa及接收从控制器200的通道0经由垫Pa而输入的信号的输入接收机IR。在控制电路21-1～21-4中输入输出的信号是信号(I/O、DQS、BDQS、REn、BREn)以外的信号(CEn、ALE、CLE、WEn)。
垫Pa上形成着微型凸起MBP，经由该微型凸起MBP，将I/F芯片400与控制器200的通道0(ch0)电连接。也就是说，经由垫Pa进行I/F芯片400的对应的电路(I/O电路10、DQS电路11、BDQS电路12、REn电路13及BREn电路14以及控制电路21)与控制器200的信号的通信。
且，I/F芯片400的对应的电路与通过地址选择而选择的NAND型闪存100的通信是经由微型凸起区域A-1～A-3的对应的垫(未图示)及微型凸起MBP而进行。另外，关于I/F芯片400、控制器200及NAND型闪存100的连接关系，使用图6在下文叙述。
通道0(ch0)侧的I/O电路10-0～10-3、BDQS电路12及DQS电路11的垫Pa从I/F芯片400的内侧朝外侧配置为一行。相同地，通道0(ch0)侧的I/O电路10-7～10-4、REn电路13及BREn电路14的垫Pa从I/F芯片400的内侧朝外侧配置为一行。I/O电路10-0～10-7的各输入接收机IR、与I/O电路10-0～10-7的对应的各垫Pa之间的配线的距离为固定。
且，各I/O电路10-0～10-3的垫Pa比DQS电路11及BDQS电路12的垫Pa配置于I/F芯片400的更内侧。各I/O电路10-4～10-7的垫Pa比REn电路13及BREn电路14的垫Pa配置于I/F芯片400的更内侧。
通道0(ch0)的数据输入用锁存DIN通过配线连接于I/O电路10-0～10-7、DQS电路11及BDQS电路12的各输入接收机IR。
数据输入用锁存DIN配置于I/O电路10-0～10-3、DQS电路11及BDQS电路12的各垫Pa的行、与I/O电路10-4～10-7、REn电路13及BREn电路14的各垫Pa的行之间。通过如此构成数据输入用锁存DIN的配置，能够使I/O电路10-0～10-7的各输入接收机IR、及数据输入用锁存DIN的配线的长度大致均一。
通道0(ch0)侧的各控制电路21-1～21-4具有输入接收机IR及垫Pa。各控制电路21-1～21-4的垫Pa配置为一行。控制电路21-1～21-4的垫Pa的行是相对于I/O电路10-0～10-3、DQS电路11及BDQS电路12的垫Pa的行及I/O电路10-4～10-7、REn电路13及BREn电路14的垫Pa的行而正交的方向的行。
接着，对通道1(ch1)侧进行说明。通道1(ch1)侧的构成与所述的通道0(ch0)侧的构成相同，但其配置不同。也就是说，将通道1(ch1)侧的I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14配置为相对于通道0(ch0)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)与通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)的中心而点对称。
且，通道1(ch1)侧的各控制电路21-1～21-4配置为相对于通道0(ch0)侧的各控制电路21-1～21-4与通道1(ch1)侧的各控制电路21-1～21-4的中心而点对称。
于通道0(ch0)侧的形成着IO电路10-4～10-7、REn电路13、BREn电路14的区域、与通道1(ch1)侧的形成着IO电路10-0～10-3、DQS电路11及BDQS电路12的区域之间的区域，形成着微型凸起区域A-1。
于通道0(ch0)侧的形成着IO电路10-0～10-3、DQS电路11及BDQS电路12的区域、与通道1(ch1)侧的形成着IO电路10-4～10-7、REn电路13及BREn电路14的区域之间的区域，形成着微型凸起区域A-2。
于通道0(ch0)侧的形成着控制电路21-1～21-4的区域、与通道1(ch1)侧的形成着控制电路21-1～21-4的区域之间的区域，形成着微型凸起区域A-3。除此之外，有形成着电压发生电路的区域等。于微型凸起区域A-1、A-2、及A-3形成有未图示的垫，于该垫上形成着用来与核心芯片CC-8连接的微型凸起MBP。
1.1.5输入输出IF芯片400的数据的电路构成
图4是表示实施方式的I/F芯片400的数据输入(数据写入)侧的各I/O电路10的输入接收机IR与数据输入用锁存DIN的配线的图。这些输入接收机IR与数据输入用锁存DIN表示每个通道的配线关系。
如同图所示，通过垫配线而连接各I/O电路10-0～10-7的垫Pa、及各I/O电路10-0～10-7的输入接收机IR。
通过配线而连接各I/O电路10-0～10-7的输入接收机IR(例如、图3的通道0(ch0)侧的I/O电路10-0～10-7的输入接收机IR)与数据输入用锁存DIN(例如，图3的通道0(ch0)侧的数据输入用锁存DIN)。在I/F芯片400中，各I/O电路10-0～10-7的垫Pa与和垫Pa对应的输入接收机IR的距离分别为固定。在实施方式中，以与先前的I/F芯片400相比而变短的方式设计各I/O电路10-0～10-7的输入接收机IR与数据输入用锁存DIN之间的配线的长度。
于数据输入用锁存DIN，作为触发信号而输入从控制器200传送的经由DQS电路11的垫11Pa而输入至输入接收机IR的信号DQS及经由BDQS电路12的垫Pa而输入至输入接收机IR的信号BDQS。数据输入用锁存DIN连接于微型凸起区域A-1、A-2的对应的微型凸起MBP的垫Pa'，基于输入的触发信号(信号DQS、信号BDQS)，锁存由各I/O电路10-0～10-7的输入接收机IR接收的信号I/O(8比特)。
将通过数据输入用锁存DIN锁存的数据经由微型凸起区域A-1、A-2的对应的微型凸起MBP的垫Pa'及微型凸起MBP而输出至通过地址选择而选择的NAND型闪存100。以例如8×m比特(m为任意的整数)将数据输出至NAND型闪存100。
图5是表示实施方式的I/F芯片400的数据输出(数据读出)侧的REn电路13的输入接收机IR与各I/O电路10的MUX(Multiplexer:多路复用器)620的配线的图。这些输入接收机IR与MUX620表示每个通道的配线关系。
如同图所示，通过垫配线而连接REn电路13的垫Pa、及REn电路13的输入接收机IR。且，通过I/F芯片400的内部配线而连接REn电路13的输入接收机IR、及各I/O电路10的MUX620。
各I/O电路10的MUX620连接至微型凸起区域A-1、A-2的对应的微型凸起MBP的垫Pa'。且，通过垫配线(8比特)，将各I/O电路10的MUX620连接至各I/O电路10的垫Pa。MUX620基于来自REn电路13的输入接收机IR的信号REn选择存储于来自NAND型闪存100的缓冲区的对应的读出数据。从NAND型闪存100以例如8×n比特(n为任意的整数)输出数据。
且，基于来自REn电路13的输入接收机IR的信号REn，于DQS电路11及BDQS电路12内的MUX电路内产生信号DQS及信号BDQS。将产生的信号DQS及信号BDQS经由DQS电路11及BDQS电路12的垫Pa而输出至控制器200的通道0(ch0)。
对于I/O电路10-0～10-7的MUX620所选择的读出数据，经由由前驱动器而驱动的输出驱动器，且使用I/F芯片400中产生的信号DQS及信号BDQS的下降并以双数据速率经由各I/O电路10的垫Pa而输出至控制器200。
于实施方式中，以与先前的I/F芯片400相比而变短的方式设计REn电路13的输入接收机IR610与I/O电路10-0～10-7的MUX620之间的配线的长度。
另外，于实施方式中，对I/O电路10-0～10-7的MUX620进行说明，但也可为输出电路的其他部件(例如、前驱动器等)。
1.1.6关于I/F芯片400及NAND型闪存100的安装
图6是表示实施方式的I/F芯片400与NAND型闪存100的安装方法的剖视图。另外，于图1中表示(N+1)个NAND型闪存100的情况，但于图6中，表示于8个核心芯片CC-1～CC-8分别搭载着1个NAND型闪存100的2通道构成的半导体装置(N＝7)。
如同图所示，于安装基板S上搭载着I/F芯片400。于半导体基板S的上表面形成着多个大凸起LBP(LBP-1～LBP-4)。且，于I/F芯片400的上表面，形成着多个微型凸起MBP(MBP-1～MBP-3)。为了积层多个核心芯片CC(CC-1～CC-8)，以距基板S的上表面的高度相同的方式形成大凸起LBP及微型凸起MBP。
于基板S的下表面形成着多个凸起BP(BP-1～BP-9)。凸起BP与大凸起LBP经由形成于基板S内的配线而电连接。凸起BP是用于与基板S的外部的输入输出信号。于实施方式中，凸起BP-1例如用于供给至各核心芯片CC-1～CC-8的电源等。凸起BP-2～BP-9用于在控制器200与I/F芯片400之间传输的输入输出信号I/O。
于大凸起LBP及微型凸起MBP上，积层着多个核心芯片CC(CC-1～CC-8)。使用贯通芯片的电极(TSV)及凸起BP-A而积层各核心芯片CC-1～CC-8。将这样的构造称为BGA(BallGrid Array:球栅格阵列)，是输入输出的引脚较多的封装方式之一。
另外，于图6中，仅表示凸起BP-1～BP-9、大凸起LBP-1～LBP-4及微型凸起MBP-1～MBP-4，但于安装基板S设置着用于其他输入输出信号等的未图示的凸起BP、大凸起LBP及微型凸起MBP。
如果为图6的例，则将核心芯片CC-2～CC-8面朝上地搭载于安装基板上，将最上层的核心芯片CC-1面朝下地搭载于核心芯片CC-2上。且，于各核心芯片CC(CC-1～CC-8)内，形成着图1中说明的NAND型闪存100。另外，也可将核心芯片CC-2～CC-8面朝下地搭载于安装基板上。
于最下层的核心芯片CC-8的下表面(与形成着NAND型闪存100的基板S的上表面相反侧)，形成着再配线层RDL(RDL-1～RDL-4及未图示的再配线层RDL)。经由垫P而将形成于基板S上的大凸起LBP电连接于再配线层RDL。且，再配线层RDL将形成于基板S上的大凸起LBP电连接于微型凸起MBP。
具体来说，经由基板S内的配线、大凸起LBP-1、再配线层RDL-1、及凸起P-1，将凸起BP-1电连接至TSV。经由基板S内的配线、大凸起LBP、再配线层RDL、微型凸起MBP及垫Pa(未图示)而将凸起BP-2～BP-9及未图示的BP电连接至I/F芯片400。经由微型凸起MBP、再配线层RDL及垫Pa'、TSV而将I/F芯片400电连接至各核心芯片CC。
以贯通各核心芯片CC-2～CC-8的方式形成TSV。各核心芯片CC-2～CC-8的TSV用来电连接至上层及/或下层的另一核心芯片CC的。由于面朝下地搭载核心芯片CC-1，所以不形成TSV。形成于核心芯片CC-1的NAND型闪存100经由凸起BP-A、及垫(未图示)而电连接于核心芯片CC-2的TSV。核心芯片CC-2～CC-8的各TSV经由凸起BP-A而电连接于另一上层及/或下层的核心芯片CC的TSV。
1.2关于动作
以下，参照图7的时序图而对第1实施方式的I/F芯片400的通道0(ch0)的读出动作进行说明。另外，此处对通道0(ch0)进行说明，但关于通道1(ch1)的动作也同样如此。
于实施方式的存储器系统中，采用DDR方式，使用信号DQS及信号BDQS，对于NAND型闪存100进行读出及写入。
就读出而言，从控制器200对I/F芯片400针对通道0(ch0)输入数据输出指令，接着，根据芯片地址信号，选择对应的NAND型闪存100。具体来说，数据输出指令及芯片地址信号经由安装于基板S的下表面的凸起BP、及形成于基板S内部的配线而传递至安装于基板S的上表面的大凸起LBP。传递至大凸起LBP的数据输出指令及芯片地址信号通过安装于核心芯片CC-8的下表面的再配线层RDL、形成于I/F芯片400的上表面的微型凸起MBP，向通道0(ch0)侧的IO电路10-0～10-7的垫Pa、输入接收机IR、数据输入用锁存DIN、及微型凸起区域A-1、A-2的对应的微型凸起MBP输出。由此，选择对应的NAND型闪存100。
接着，从控制器200针对通道0(ch0)而发出允许读出信号REn。经由安装于基板S的下表面的凸起BP、及形成于基板S内部的配线而将信号REn传递至安装于基板S的上表面的大凸起LBP。被传递至大凸起LBP的信号REn通过安装于核心芯片CC-8的下表面的再配线层RDL、及形成于I/F芯片400的上表面的微型凸起MBP，到达至通道0(ch0)侧的REn电路13的垫Pa。
到达至垫Pa的信号REn经由REn电路13的输入接收机IR，作为内部信号REn而向微型凸起区域A-1、A-2内的对应的微型凸起MBP输出。内部信号REn通过微型凸起MBP、再配线层RDL、核心芯片CC-8的TSV的垫P、核心芯片CC-1～CC-7的TSV、及BP-A，传递至由地址选择信号选择的NAND型闪存100(图7(a):CNT→I/F→NAND)。
另外，关于信号(I/O、DQS、BDQS、REn、及BREn)以外的信号(CEn、ALE、CLE、WEn)，是经由控制电路21-1～21-4的各垫Pa、Pa'而与控制器200及NAND型闪存100进行收发。
如果与通道0(ch0)对应的NAND型闪存100接收信号REn，则与信号REn的下降相应地读出指定的地址的数据(图7(b):NAND→I/F)。所读取的数据作为信号I/O，通过核心芯片CC的TSV、凸起BP-1、核心芯片CC-8的再配线层RDL、及微型凸起区域A-1、A-2的对应的微型凸起MBP，经由垫Pa'而输入至通道0(ch0)侧的I/F芯片400的I/O电路10-0～10-7的MUX620。
MUX620设置于通道0(ch0)侧的I/O电路10-0～10-7，选择存储于来自NAND型闪存100的缓冲区的对应的读出数据。
I/F芯片400从DQS电路11的垫Pa及BDQS电路的垫Pa输出基于REn信号而产生的信号DQS及信号BDQS。且，将MUX620所选择的对应的读出数据以与在I/F芯片400中基于REn信号产生的DQS及信号BDQS同步的时序，从对应的通道0(ch0)的I/O电路10-0～10-7的垫Pa以双数据速率输出。经由微型凸起MBP、再配线RDL、大凸起LBP、基板S内部的配线、及凸起BP而将从垫Pa输出的信号I/O、信号DQS及信号BDQS输出至控制器200(图7(c)～(e):I/F→CNT)。
就写入动作而言，从控制器200针对通道0(ch0)输出信号I/O、信号DQS及信号BDQS。将信号I/O、信号DQS及信号BDQS经由安装于基板S的下表面的凸起BP、及形成于基板S内部的配线而传递至安装于基板S的上表面的大凸起LBP。传递至大凸起LBP的信号I/O、信号DQS及信号BDQS通过安装于核心芯片CC-8的下表面的再配线层RDL、形成于I/F芯片400的上表面的微型凸起MBP，到达至通道0(ch0)侧的I/O电路10-0～10-7、DQS电路11及BDQS电路12的垫Pa。
到达至垫Pa的信号I/O、信号DQS及信号BDQS经由I/O电路10-0～10-7、DQS电路11及BDQS电路12的输入接收机IR、及数据输入用锁存DIN，向微型凸起区域A-1、A-2内的对应的微型凸起MBP输出。信号I/O、信号DQS及信号BDQS通过微型凸起MBP、再配线层RDL、核心芯片CC-8的TSV的垫P、核心芯片CC-1～CC-7的TSV、及BP-A，传递至由地址选择信号选择的NAND型闪存100，且经由感测放大器而写入。
另外，于所述实施方式中，对针对每个通道ch均等地分配I/O电路10-0～10-7的垫Pa的数量的情况(I/O电路10-0～10-3、I/O电路10-4～10-7)进行说明，但也可不必为相同数量。
且，于实施方式中，表示2通道构成的I/F芯片400，但I/F芯片400也可为单一通道。且，I/F芯片400也可为3通道以上。
1.3关于效果
1.3.1比较例
图8是表示比较例的垫的配置的构成的图。
对通道0(ch0)进行说明。如同图所示，比较例的垫Pa的配置是将I/O电路10-0～10-3、BDQS电路12、DQS电路11的垫Pa在通道0(ch0)侧排列为一行。且，将I/O电路10-4～10-7、REn电路13、BREn电路14的垫Pa排列为一行。进而，将控制电路21-1～21-4的垫Pa排列为一行。这3行排列于相同方向。
数据输入用锁存DIN配置于并非I/O电路10-0～10-3、BDQS电路12及DQS电路11的垫Pa的行、与I/O电路10-4～10-7、REn电路13及BREn电路14的垫Pa的行之间的区域。
于如此配置垫Pa的情况下，I/O电路10-0～10-7的构成为相同(换句话说，各I/O电路10-0～10-7的垫Pa的位置相同)，各I/O电路10-0～10-7的垫Pa与输入接收机IR的距离大致相同，所以各I/O电路10-0～10-7的输入接收机IR与数据输入用锁存DIN的距离对输入数据线的长度赋予影响。
于配置图8所示的垫Pa的情况下，输入输出数据线延长至各I/O电路10-0～10-7的垫Pa。因此，关于输入数据线，从数据输入用锁存DIN到距其最远的I/O电路10-0、10-7的垫Pa的距离、与距其最近的I/O电路10-3、10-4的距离之间产生最大差异。
由此，导致由数据线的长度的差异引起的波形的变化、及I/O间的时序偏离。为了使I/O间的时序偏离最小化，与向距数据输入用锁存DIN最远的I/O电路(图8的10-0、10-7)的数据线的长度匹配地，延长除此以外的向I/O电路(图8的10-1～10-6)的数据线而使长度匹配。于该情况下，产生因延长数据线所致的寄生电容的增大，导致消耗电流的增大。
关于输出数据线，由于基于共通的信号REn而输出信号I/O，所以REn电路13与输出电路(例如、MUX620)的距离成为问题。根据比较例，最近的I/O电路10-4、与最远的I/O电路10-0的距离之间产生最大的差异。
1.3.2第1实施方式的效果
根据第1实施方式的半导体装置的I/F芯片400，如图3所示，以将同一通道的I/O电路10-0～10-7的垫Pa配置为2行，且两者对向的方式配置。且，于对向的这2行垫Pa之间，有数据输入用锁存DIN。通过这样的构成，与比较例相比，能够缩短各I/O电路10-0～10-7与数据输入用锁存DIN之间的距离。由此，使来自各I/O电路10的信号I/O时序一致，所以能够抑制与距数据输入用锁存DIN最远的I/O电路10(图8的I/O电路10-0、10-7)的数据线的长度匹配地延长除此以外的I/O电路10(图8的I/O电路10-1～10-6)的数据线的距离。其结果，能够使消耗电流的增大变得最小。
且，通过采用这样的构成，与比较例相比，能够使向各I/O电路10-1～10-7、DQS电路11及BDQS电路12供给的输出用时钟的距离均一化。其结果，能够抑制信号I/O、信号DQS及信号BDQS间的输出时序的偏离。且，为了使输出时序偏离最小化，有时，与向距REn电路13及BREn电路14最远的电路(于图8的情况下为I/O电路10-0)的输出时钟信号的长度匹配地，延长向除此以外的电路(I/O电路10-1～10-7、DQS电路11及BDQS电路12)的输出时钟信号而进行匹配长度。于该情况下，与比较例相比，也能够抑制寄生电容的增大，所以能够使消耗电流的增大变得最小限度。
因此，根据第1实施方式，能够抑制因多个输入输出数据线的长度的差异引起的波形的变化、及I/O间的时序偏离。尤其，即使为以高速动作的存储器系统，也能够提高时序容限。且，由于输入输出数据线的寄生电容减少，所以能够削减消耗电力。
2.第2实施方式
接着，对第2实施方式的存储器系统进行说明。第2实施方式以后的实施方式中，除了I/F芯片400的构成以外，均与第1实施方式的构成相同，所以此处仅对不同的部分进行叙述。
图9是表示第2实施方式的I/F芯片400的垫Pa的配置构成的图。如同图所示，与第1实施方式相比，I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14的配置不同。
具体来说，通道0(ch0)侧的I/O电路10-0、10-1、BDQS电路12、DQS电路11、I/O电路10-2、10-3的垫Pa从I/F芯片400的内侧至外侧配置为一行。同样地，通道0(ch0)侧的I/O电路10-6、10-7、REn电路13、BREn电路14、IO电路10-4、10-5的垫Pa从I/F芯片400的内侧至外侧配置为一行。
也就是说，于第2实施方式中将BDQS电路12及DQS电路11的垫Pa配置于I/O电路10-0、10-1的垫Pa与I/O电路10-2、10-3的垫Pa之间。且，将BREn电路14及REn电路13的垫Pa配置于I/O电路10-4、10-5的垫Pa与I/O电路10-6、10-7的垫Pa之间。
接着，对通道1(ch1)侧进行说明。通道1(ch1)侧的构成与所述的通道0(ch0)侧的构成相同，但其配置不同。也就是说，将通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)配置为相对于通道0(ch0)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)与通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)的中心点而点对称。
根据第2实施方式，除了第1实施方式的效果以外，能够使由REn电路13及BREn电路14的输入缓冲区产生的输出用时钟信号的配线变得更短。
3.第3实施方式
图10是表示第3实施方式的I/F芯片400的垫Pa的配置构成的图。
于第3实施方式中，与图3所示的第1实施方式的I/O电路10-0～10-7、BDQS电路12、DQS电路11、REn电路13及BREn电路14的垫Pa的配置相比，通道0(ch0)侧的I/O电路10-0～10-3、BDQS电路12及DQS电路11的垫Pa从I/F芯片400的内侧至外侧于倾斜方向配置为一行。同样地，通道0(ch0)侧的I/O电路10-4～10-7、REn电路13及BREn电路14的垫Pa从I/F芯片400的内侧至外侧于倾斜方向配置为一行。
数据输入用锁存DIN配置于I/O电路10-0～10-3的各垫Pa的行与I/O电路10-4～10-7的各垫Pa的行之间。
接着，对通道1(ch1)侧进行说明。通道1(ch1)侧的构成与所述的通道0(ch0)侧的构成相同，但其配置不同。也就是说，通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)配置为相对于通道0(ch0)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)与通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)的中心点而点对称。
根据第3实施方式，除了第1实施方式的效果以外，以I/F芯片400单体进行的评价也变容易。也就是说，由于评价I/F芯片400单体时，无RDL配线，所以须要通过引线将其连接至I/F芯片400的垫。于第3实施方式中，通过将各垫Pa倾斜地移位而配置，能够使该引线容易设置。
4.第4实施方式
图11是表示第4实施方式的I/F芯片400的垫Pa的配置构成的图。如同图所示，与第1实施方式相比，I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14的配置不同。
具体来说，通道0(ch0)侧的I/O电路10-0、10-1、BDQS电路12、DQS电路11、I/O电路10-2、10-3的垫Pa从I/F芯片400的内侧至外侧于倾斜方向配置为一行。同样地，通道0(ch0)侧的I/O电路10-6、10-7、REn电路13、BEREn电路14、I/O电路10-4、10-5的垫Pa从I/F芯片400的内侧至外侧于倾斜方向配置为一行。
也就是说，于第4实施方式中，将BDQS电路12及DQS电路11的垫Pa配置于I/O电路10-0、10-1的垫Pa与I/O电路10-2、10-3的垫Pa之间。且，将BREn电路14及REn电路13的垫Pa配置于I/O电路10-4、10-5的垫Pa与I/O电路10-6、10-7的垫Pa之间。
接着，对通道1(ch1)侧进行说明。通道1(ch1)侧的构成与所述的通道0(ch0)侧的构成相同，但其配置不同。也就是说，通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)配置为相对于通道0(ch0)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)与通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)的中心点而点对称。
根据第4实施方式，除了第3实施方式的效果以外，能够进而缩短由REn电路13及BREn电路14的输入缓冲区产生的输出用时钟信号的配线。
5.第5实施方式
图12是表示第5实施方式的I/F芯片400的垫Pa的配置构成的图。于同图中，表示2通道构成的I/F芯片400的配置构成。
对通道0(ch0)侧进行说明。控制电路21-1～21-4、I/O电路10-0～10-3、DQS电路11及BDQS电路12的垫Pa的行的配置与图9所示的第2实施方式相同。I/O电路10-4～10-7的垫Pa的行从I/F芯片400的内侧至外侧配置为一行。
REn电路13及BREn电路14的垫Pa的行配置于与I/O电路10-0～10-3、DQS电路11及BDQS电路12的垫Pa的行及I/O电路10-4～10-7的垫Pa的行正交的方向。
且，数据输入用锁存DIN配置于I/O电路10-0～10-3、DQS电路11及BDQS电路12的垫Pa的行、与I/O电路10-4～10-7的垫Pa的行之间。
接着，对通道1(ch1)侧进行说明。通道1(ch1)侧的构成与所述的通道0(ch0)侧的构成相同，但其配置不同。也就是说，将通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)配置为相对于通道0(ch0)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)与通道1(ch1)侧的电路(I/O电路10-0～10-7、DQS电路11、BDQS电路12、REn电路13及BREn电路14)的中心点而点对称。
根据第5实施方式，除了第1实施方式的效果以外，还能够进而缩短由REn电路13及BREn电路14的输入缓冲区产生的输出用时钟信号的配线。
虽已说明本发明的若干实施方式，但这些实施方式是作为例子提示的，并非旨在限定发明的范围。这些新颖的实施方式可以其他多种形态实施，且可在未脱离发明主旨的范围内进行多种省略、置换、变更。这些实施方式或其变化包含于发明的范围或主旨内，且包含于权利要求书中记载的发明及其均等的范围内。
符号的说明
1 存储器系统
100 NAND型闪存
200 控制器
300 主机机器
400 I/F芯片
Pa 垫
P 垫
IR 输入接收机
RDL 再配线层

Claims (17)

1.一种半导体装置，具有：
用于第1通道的多个第1输入输出电路；
多个第1输入输出垫，与所述多个第1输入输出电路分别对应，并排列在第1方向上；
用于所述第1通道的多个第2输入输出电路；
多个第2输入输出垫，与所述多个第2输入输出电路分别对应，并排列在第2方向上；
数据输入锁存电路，位置在所述多个第1输入输出垫与所述多个第2输入输出垫之间，其中从所述多个第1输入输出垫的一个延伸到所述多个第2输入输出垫的一个的直线与所述第1和第2方向的各个相交，且与所述数据输入锁存电路的所述位置交叉；
第1非输入输出电路和与所述第1非输入输出电路对应的垫，所述垫在所述第1方向上与所述多个第1输入输出垫对齐；以及
第2非输入输出电路和与所述第2非输入输出电路对应的垫，所述垫在所述第2方向上与所述多个第2输入输出垫对齐；
所述第1方向与所述第2方向平行；
与所述第1非输入输出电路对应的所述垫是在所述多个第1输入输出垫的至少两个之间；且
与所述第2非输入输出电路对应的所述垫是在所述多个第2输入输出垫的至少两个之间。
2.根据权利要求1所述的半导体装置，其中
所述第2非输入输出电路是允许读出电路。
3.根据权利要求1所述的半导体装置，还具有：
用于另一通道的第1输入输出垫、第2输入输出垫及输入电路。
4.一种半导体装置，用于与存储器装置之间收发信号，所述半导体装置具备：
多个第1输入输出电路，各个分别具有排列在第1行中的第1输入输出垫，所述第1输入输出垫用于所述存储器装置的第1通道；
多个第2输入输出电路，各个分别具有排列在第2行中的第2输入输出垫，所述第2输入输出垫用于所述存储器装置的所述第1通道，所述第2行在第1方向上与所述第1行隔开；
输入电路，位置于所述第1方向上的所述第1与第2行之间，所述输入电路连接于所述存储器装置且配置为将通过所述多个第1和第2输入输出垫接收的数据输入到所述存储器装置，所述多个第1输入输出垫的至少两个是在沿所述第1方向从所述输入电路起的第1距离处，且所述多个第2输入输出垫的至少两个是在沿所述第1方向从所述输入电路起的所述第1距离处；
第1非输入输出电路和与所述第1非输入输出电路对应的垫，所述垫与所述第1行中的所述多个第1输入输出垫对齐；以及
第2非输入输出电路和与所述第2非输入输出电路对应的垫，所述垫与所述第2行中的所述多个第2输入输出垫对齐；
所述第1行与所述第2行平行地延伸；
与所述第1非输入输出电路对应的所述垫是在所述多个第1输入输出垫的至少两个之间；且
与所述第2非输入输出电路对应的所述垫是在所述多个第2输入输出垫的至少两个之间。
5.根据权利要求4所述的半导体装置，其中
所述第2非输入输出电路是允许读出电路。
6.根据权利要求4所述的半导体装置，其中
所述多个第1输入输出电路及/或所述多个第2输入输出电路还具备输出电路，所述输出电路基于从外部接收的允许读出信号而分别输出来自所述存储器装置的数据的一部分。
7.根据权利要求4所述的半导体装置，其中
于所述存储器装置中，基于输入的时钟信号的上升及下降，取得经由所述多个第1输入输出垫及所述多个第2输入输出垫向所述存储器装置输入的数据。
8.根据权利要求4所述的半导体装置，其中
所述多个第1输入输出垫的行及所述多个第2输入输出垫及所述第2非输入输出电路对应的所述垫的行从所述半导体装置的基板的内侧至外侧配置于倾斜方向上。
9.根据权利要求4所述的半导体装置，其中
所述第2非输入输出电路对应的所述垫配置于所述多个第1输入输出垫的行与所述多个第2输入输出垫的行之间。
10.根据权利要求7所述的半导体装置，其中
还具备用于所述时钟信号的控制用垫。
11.根据权利要求4所述的半导体装置，其中
还具备用于另一通道的第1输入输出垫、第2输入输出垫及输入电路。
12.一种半导体装置，具备：
多个存储器芯片，具备贯通基板的电极，且分别形成着连接于所述电极的存储器装置；及
接口芯片，经由所述电极，与所述多个存储器装置之间进行数据的收发；且
所述多个存储器芯片包含有积层于所述接口芯片上的第1存储器芯片、及积层于所述第1存储器芯片上的第2存储器芯片，且所述接口芯片具备：
多个第1输入输入垫，和与所述存储器装置之间的第1通道相关联，且与外部的控制器电连接，且至少排列在第1行；
多个第2输入输出垫，和所述第1通道相关联，与所述外部的控制器电连接，且至少排列在第2行；
第3输入输出垫，和所述第1通道相关联，与所述第1存储器芯片的所述电极电连接；及
输入电路，配置于所述多个第1输入输出垫的行与所述多个第2输入输出垫的行之间，且经由所述第3输入输出垫将所述第1及第2输入输出垫所接收的数据向所述存储器芯片输入。
13.根据权利要求12所述的半导体装置，其中
所述第1行与所述第2行平行地延伸。
14.根据权利要求13所述的半导体装置，还具备：
第1非输入输出电路和与所述第1非输入输出电路对应的垫，所述垫与所述第1行中的所述多个第1输入输出垫对齐；以及
第2非输入输出电路和与所述第2非输入输出电路对应的垫，所述垫与所述第2行中的所述多个第2输入输出垫对齐；且
与所述第1非输入输出电路对应的所述垫是在所述多个第1输入输出垫的至少两个之间，且与所述第2非输入输出电路对应的所述垫是在所述多个第2输入输出垫的至少两个之间。
15.根据权利要求13所述的半导体装置，还具备：
第1非输入输出电路及与所述第1非输入输出电路对应的垫，所述垫与所述多个第1行的所述第1输入输出垫对齐，且与所述第1非输入输出电路对应的所述垫是在所述多个第1输入输出垫的至少两个之间；及
第2非输入输出电路和与所述第2非输入输出电路对应的垫，所述垫是在所述多个第1输入输出垫与所述多个第2输入输出垫之间。
16.根据权利要求12所述的半导体装置，其中
所述第1行在第1方向上延伸，且所述第2行在与所述第1方向交叉的第2方向上延伸。
17.根据权利要求16所述的半导体装置，还具备：
第1非输入输出电路和与所述第1非输入输出电路对应的垫，所述垫与所述第1行中的所述多个第1输入输出垫对齐；以及
第2非输入输出电路和与所述第2非输入输出电路对应的垫，所述垫与所述第2行中的所述多个第2输入输出垫对齐；且
与所述第1非输入输出电路对应的所述垫是在所述多个第1输入输出垫的至少两个之间，且与所述第2非输入输出电路对应的所述垫是在所述多个第2输入输出垫的至少两个之间。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
JP7282329B2 (ja) 2019-10-04 2023-05-29 本田技研工業株式会社 半導体装置
JP7272587B2 (ja) 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置
JP2021140555A (ja) 2020-03-06 2021-09-16 本田技研工業株式会社 半導体装置とその制御方法
US11475940B2 (en) * 2020-12-11 2022-10-18 Micron Technology, Inc. Semiconductor device layout for a plurality of pads and a plurality of data queue circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621695A (en) * 1995-07-17 1997-04-15 Galvantech, Inc. SRAM with simplified architecture for use with pipelined data
CN101060008A (zh) * 2006-04-13 2007-10-24 海力士半导体有限公司 具有串行输入/输出接口的多端口存储装置及其控制方法
CN104106115A (zh) * 2011-12-07 2014-10-15 吉林克斯公司 无竞争的存储器配置
CN105097026A (zh) * 2014-05-14 2015-11-25 爱思开海力士有限公司 半导体存储器件
CN105122227A (zh) * 2013-05-29 2015-12-02 桑迪士克科技股份有限公司 用于nand存储器系统的高性能系统拓补
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3825252B2 (ja) 2000-12-21 2006-09-27 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
JP2003264260A (ja) 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
US7421028B2 (en) * 2004-06-03 2008-09-02 Silicon Laboratories Inc. Transformer isolator for digital power supply
JP4731336B2 (ja) 2006-01-31 2011-07-20 富士通セミコンダクター株式会社 半導体装置
JP2008010070A (ja) * 2006-06-29 2008-01-17 Toshiba Corp 半導体記憶装置
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
KR100855586B1 (ko) * 2006-11-10 2008-09-01 삼성전자주식회사 반도체 메모리 장치 및 그의 레이아웃 방법
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
US9471484B2 (en) * 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
KR102248279B1 (ko) * 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
KR102226370B1 (ko) * 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
US9811493B2 (en) * 2015-05-29 2017-11-07 Toshiba Memory Corporation Semiconductor device
KR102482023B1 (ko) * 2016-01-28 2022-12-28 삼성전자주식회사 적층 메모리 칩 전기적 단락 검출 장치 및 방법
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102498208B1 (ko) * 2016-06-07 2023-02-10 삼성전자주식회사 여분의 용량을 포함하는 메모리 장치 및 이를 포함하는 적층 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621695A (en) * 1995-07-17 1997-04-15 Galvantech, Inc. SRAM with simplified architecture for use with pipelined data
CN101060008A (zh) * 2006-04-13 2007-10-24 海力士半导体有限公司 具有串行输入/输出接口的多端口存储装置及其控制方法
CN104106115A (zh) * 2011-12-07 2014-10-15 吉林克斯公司 无竞争的存储器配置
CN105122227A (zh) * 2013-05-29 2015-12-02 桑迪士克科技股份有限公司 用于nand存储器系统的高性能系统拓补
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置
CN105097026A (zh) * 2014-05-14 2015-11-25 爱思开海力士有限公司 半导体存储器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A novel input/output interface circuit with high voltage tolerant and PCI compliant capabilities;Jian Zhang;《2010 Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia)》;20101018;全文 *

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