CN105122227A - 用于nand存储器系统的高性能系统拓补 - Google Patents

Abstract

一种用于非易失性存储器系统的存储器电路的拓补减少了电容性负荷。对于给定的通道，单个存储器芯片可以连接到控制器，但又连接到在树状结构中扇出的多个其他存储器器件，其也可以扇回到单个存储器器件中。除了诸如存储器阵列和相关的外围电路的通常的电路以外，存储器芯片还包括触发器电路，且可以在若干模式中运作。模式包括通过模式和活动模式，在通过模式中，存储器电路的主要部分是不活动的，且在树结构中通过其他器件传递命令和数据，在活动模式中，存储器电路的主要部分是活动的，且可以接收和供应数据。也可以使用反向活动和反向通过模式，其中，数据在其他方向上流动。存储器芯片的垫可以被配置以交换输入垫和输出垫以更有效地将存储器芯片形成在封装中。

Description

用于NAND存储器系统的高性能系统拓补

技术领域

本发明通常涉及非易失性存储器领域，且更具体地，涉及这种系统内的存储器芯片的拓补。

背景技术

诸如从NAND闪存芯片形成的非易失性存储器系统通常包括连接到多个存储器芯片的一个或多个控制器芯片。在一些情况下，诸如在固态驱动器(SSD)中，存储器芯片的数量可以非常大。例如，对于128GB或16GB的NAND的密度，具有100％过供应(冗余)的8TB的SSD驱动器将具有1024个NAND芯片。如果系统具有16个输入/输出(IO)通道，每个通道具有64个NAND芯片。负担NAND芯片的负荷的电容性插脚对系统时钟操作频率施加限制以保证信号完整性，因为驱动器可能不能处理累积的负荷。由于此，推动数据传输速率到更高频率是一个挑战。

发明内容

根据第一组一般方面，一种非易失性存储器系统包括：存储器部分，具有多个非易失性存储器电路；以及总线结构。在存储器部分中，每个存储器电路包括非易失性存储器单元的阵列和锁存器电路，其中所述锁存器电路能够连接到总线输入以从该总线输入接收数据和命令，且能够连接到总线输出以提供数据和响应。响应于在所述总线输入上接收到的命令，所述存储器电路能够在多个模式中操作，所述多个模式包括：通过模式，在该通过模式中所述存储器阵列不活动，且通过锁存器电路从总线输入向总线输出传递命令和数据；和活动模式，在该活动模式中所述存储器阵列是活动的，且能够通过所述锁存器电路在所述存储器阵列和所述总线输入或总线输出之间传输数据。该总线结构连接非易失性存储器电路的总线输入和总线输出，用于传输数据和命令。该总线结构包括：用于所述存储器部分的输入总线，连接到存储器电路中的第一存储器电路的总线输入；用于所述存储器部分的输出总线，连接到所述存储器电路中的第二存储器电路的总线输出；以及第一和第二中间总线。第一中间总线将所述第一存储器电路的总线输出连接到所述存储器电路中的第一组多个其他存储器电路的总线输入，所述第一组不包括所述第二存储器电路。第二中间总线将所述第二存储器电路的总线输入连接到所述存储器电路中的第二组多个其他存储器电路的总线输出，所述第二组不包括所述第一存储器电路。

进一步的方面涉及一种非易失性存储器系统，具有存储器部分，该存储器部分具有多个非易失性存储器电路。每个存储器电路包括非易失性存储器单元的阵列和锁存器电路，其中所述锁存器电路能够连接到第一输入-输出端口以从该第一输入-输出端口接收数据和命令并提供数据，且所述锁存器电路能够连接到第二输入-输出端口，以从该第二输入-输出端口提供数据和命令并接收数据。响应于在第一输入-输出端口上接收的命令，所述存储器电路能够在多个模式中操作，所述多个模式包括：通过模式，在该通过模式中，所述存储器阵列是不活动的，且通过所述锁存器电路从第一输入-输出端口向第二输入-输出端口或从第二输入-输出端口向第一输入-输出端口传递命令和数据；和活动模式，在该活动模式中，所述存储器阵列是活动的，且能够通过所述锁存器电路在所述存储器阵列和第一输入-输出端口之间传输数据。该存储器部分还具有总线结构，该总线结构连接非易失性存储器电路的第一输入-输出端口和第二输入-输出端口，用于传输数据和命令。该总线结构包括：用于存储器部分的初始总线段，连接到存储器电路中的第一存储器电路的第一输入-输出端口；以及第一中间总线段，将第一存储器电路的第二输入-输出端口连接到存储器电路中的第一组多个其他存储器电路的第一输入-输出端口。

其他方面涉及非易失性存储器集成电路，具有多个外部接触垫、主要电路部分和切换电路。外部接触垫包括第一组多个的N个外部接触垫和第二组N个外部接触垫。该主要电路部分包括非易失性存储器阵列和相关联的外围电路，且当操作在第一模式中时具有N个输入线和N个输出线。该切换电路接到第一组和第二组外部接触垫，该第一组和第二组外部接触垫连接到输入线和输出线。该切换电路可以在第一配置中或在第二配置中选择性地将第一组和第二组外部接触垫附接于输入线和输出线，在该第一配置中，N个输入线附接于第一组外部接触垫，且N个输出线附接于第二组外部接触垫，在第二配置中，N个输入线附接于第二组外部接触垫，且N个输出线附接于第一组外部接触垫。

另外的方面涉及一种非易失性存储器封装，具有在其上形成的多个外部接合垫，所述外部接合垫包括多个外部输入垫和多个外部输出垫。该封装包含多个非易失性存储器芯片，每个非易失性存储器芯片具有第一组和第二组N个接触插脚，其中，每个存储器芯片可以被单独配置为以第一配置或第二配置而操作，在该第一配置中，第一组插脚是输入插脚，且第二组插脚是输出插脚，在该第二配置中，第一组插脚是输出插脚，且第二组插脚是输入插脚。所述存储器芯片包括与连接到外部输入垫的其输入插脚相连接的第一存储器芯片、与连接到外部输出垫的其输出插脚相连接的第二存储器芯片、和一个或多个另外的存储器芯片，其中，除了第一存储器芯片的输入插脚和第二存储器芯片的输出插脚之外，第一、第二和另外的存储器芯片被连接使得每个存储器芯片的输出插脚连接到一个或多个其他存储器芯片的输入插脚，且每个存储器芯片的输入插脚连接到一个或多个其他存储器芯片的输出插脚。所述存储器芯片被堆叠，根据第一配置而配置的芯片与根据第二配置而配置的芯片交错。

在对本发明的示范性示例的以下描述中包括了本发明的各种方面、优点和特征以及示例，该描述应该结合附图来考虑。在此引用的所有专利、专利申请、文章、其他出版物、文档和事物为了所有目的通过全部引用而合并于此。对于在任何合并的出版物、文件或事物与本申请之间在术语的定义或使用方面中的任何不一致或冲突，应以本申请为准。

附图说明

图1是具有多个通道的固态驱动器的例子，每个通道附接了大量存储器芯片。

图2是NAND存储器芯片的示意性图示。

图3示意性地图示将替换的接口包括到存储器芯片中。

图4-6图示了图3的存储器芯片的不同操作模式。

图7图示了布置成树型结构的一组存储器芯片的拓补的示例实施例。

图8示出了存储器系统内的存储器电路的拓补的更充分的发展。

图9和10分别示出对于图8的元件的写入和读取操作中的数据流。

图11示出布置为单个封装的图8的存储器部分。

图12图示了图11的封装可以如何被布置为树结构。

图13示出了具有5层(tier)和扇出(fanout)为2而得到10个裸芯封装的另一封装实施例。

图14图示了图13的10个裸芯封装被布置为具有扇出为2的5层，总共100个裸芯。

图15A-C图示了从不同角度的在封装中的芯片的输入垫和输出垫之间的连接。

图16A-C更详细地图示了设备的多个垫的垫连接。

图17是图示可以如何实现输入垫和输出垫的交换(swap)的例子的简化方框图。

图18A和18B示出了垫分配的示例集。

图19更详细地查看对于给定垫的交换机制。

图20A-C对应于图15A-C，但是对于11-芯片封装，输入垫和输出垫两者被一起放置在封装板上。

图21图示了11-芯片封装的芯片的对应拓补。

图22图示了连接到同一端口的四个11-裸芯封装的存储器系统的实施例。

图23A和23B示出用于利用再同步的数据传播的电路的两个示例实施例。

图24和25图示了可以用在替换实施例中的一对另外的存储器芯片模式。

图26示出了使用图24和25的模式的拓补的例子。

图27示出了图26的操作。

具体实施方式

如在背景技术中讨论的，诸如基于NAND的固态驱动器(SSD)的具有大量存储器芯片的非易失性存储器系统可能遭受在存储器芯片的插脚上的大量的电容性负荷，限制了传输速率。以下通过介绍可以显著地减少电容性负荷、允许高得多的IO数据传输速率的存储器芯片的拓补而解决了该问题。

图1可以用于进一步考虑该问题。SSD系统10包括控制器1，该控制器1具有多个(在该例子中的16个)IO通道，每个IO通道由总线结构(诸如所示的IOC-13)连接到多个存储器芯片，比如NAND芯片5。在此，每个通道具有64个存储器芯片，达总共1024个芯片，使得对于128GB或16GB、100％过供应(over-provision)的NNAD密度，这得到8TBSSD驱动器。图2是附接于总线结构3的NAND存储器芯片5的示意图示。虽然在NAND型闪存芯片的环境中和作为SSD盘给出本讨论，但是由于要处理的问题是对总线结构的电容性负荷，因此这些技术不是对该例子特定的。具体地，在此参考作为存储器芯片的传统电路部分7的可以是任何种类的存储器技术。不过，为了提供具体例子用于讨论的目的，以下将基于NAND存储器SSD驱动器例子。例如，关于NAND存储器器件的更多细节可以在美国专利号和公开号20080158969、5,570,315、5,903,495、和6,046,935中找到。例如，关于SSD驱动器的更多细节在美国专利公开号US20090172257中给出。

在第一组方面中，存储器芯片包括相对于芯片的已有接口的新的替换的或附加的接口。该接口可以由例如内部的ROM熔丝(fuse)来控制。该新的接口还可以有助于插脚的过负荷，其特征在传统接口上找到。针对图3图示了该附加的接口。

图3示意性地示出了包括替换的接口。存储器芯片15又包括将在存储器电路上找到的“传统的”电路17，但该存储器芯片15现在还包括用于接收数据以及用于接收和缓冲控制信号的D触发器(DFF)19，作为附加的接口的部分。与芯片15的总线连接现在包括输入总线13和输出总线21。(图3示出了在芯片的相对侧上的输入总线13和输出总线21用于示例目的，但是实际上，对应的插脚可以不同地位于芯片周围。)在示例实施例中，为了通用性，存储器芯片可以与标准接口一起使用，如在图2中，或在该新布置中，其可以通过例如内部ROM熔丝来控制。在该新布置下，插脚分配将不同于传统的情况，其中，不是一组例如8个插脚被设置出来用于IO功能，而是输入总线16将具有8个输入线，且输出总线21将具有8个输出线。

存储器芯片15可以操作在活动(active)模式和通过(pass-through)模式下，具有待机模式通常也是有用的。在图4-6中示意性地示出这些模式。图4图示了待机模式，其中主要电路部分17不是活动的，且数据从输入总线13传递到输出总线21。不过，通过芯片将地址和命令从输入总线13时钟同步(clocked)到输出总线21。

在通过模式中，如图5所示，电路部分17仍然是不活动的，但现在除了传递命令以外，还通过DFF19从输入总线13向输出总线21传递数据。在活动模式中，如图6示意性地示出的，主要电路部分17现在是活动的，接口的DFF19也是活动的。地址和命令可以再次从输入通过而到输出，但当器件被选择时数据不能通过：在写入的情况下，在总线13的输入线上接收的数据将被传递到阵列；以及在读取的情况下，数据将被传输出主要电路部分17，并传输到输出总线21。

接口的从输入总线13向输出总线21传递命令、地址和数据的基于DFF19的能力允许存储器芯片根据如下拓补而连接，该拓补可以显著地减少在插脚上的电容性负荷的量。这针对图7来描述。如图7所示，一组存储器芯片被布置为树型结构，在此示出为三层的深度，其每个分支具有4个示出的芯片的深度，其中，在此每个芯片正由其DFF部分来代表。在该布置中的第一芯片101将被连接以从控制器接收命令、地址和数据即DI输入和在CK处的时钟信号。然后，这将是输入总线由控制器驱动的通道的存储器芯片的树中的唯一一个。

DO处的来自101的输出数据线然后被连接到在第二层的(在该例子中)四个芯片121、123、125和127的每个处的数据输入DI。类似地，来自101的CKO的输出时钟沿105被供应到第二层芯片的每个的时钟输入CKI。然后，在层3处重复该处理，其中层2芯片的每个被连接以驱动一些(再次在该例子中，4个)芯片，其中仅示出正由芯片121输送的芯片141、143、145和147以简化图用于讨论。芯片121的数据输出线通过135连接到141、143、145、147的每个的数据输入插脚，且时钟信号从121的CKO通过线133传输到141、143、145、147的每个的CKI插脚。相对于其中来自控制器的每个IO通道驱动64个芯片的图1的布置，在本布置下，每个器件仅驱动至多四个芯片。除了这些层的树状结构以外，器件还通过其串行数据输出(SDO)和串行数据输入(DSI)而串联连接。芯片101的SDO输出通过线107被运送到第二层的芯片中的第一个，第二层的芯片都串联连接，如在129所明确示出的。然后，层2的最后的芯片具有其SDO，其通过137连接到在层3的串中的芯片的第一个芯片的SDI输入，如此继续，其中，层3的串联连接之一在149处明确地示出。然后，串行时钟的使用可以用在期望的器件的选择中。

图8示出了存储器系统内的存储器电路的拓补的更充分的展开。具体地，该例子仅示出来自控制器201的连接到具有根据树状拓补而连接的存储器芯片的存储器部分的IO通道中的单个IO通道。对于存储器部分的该例子具有五层，这五层具有分支，在收缩回到下面的最后两个阶段中之前，在第二层和第三层处具有3的分支定量(ration)。该具体例子针对其如何分支以及然后又回去这两方面是对称的，在于用于每个芯片的分支率——无论分支出还是回去——是相同的。虽然通常在许多情况中该对称是优选的，因为其更均匀地分布了负荷，但也可以使用其他较少对称的布置。

在图8的示例布置中，控制器201仅通过IO通道输出总线直接到该树结构中的第一芯片211。(在图8中，每个存储器器件再次仅由其接口的DFF来代表。)在此，总线结构261的部分包括数据和时钟输入DI和CK两者。示出串行时钟信号与其他命令、地址和数据信号分离开，以示出其串行结构，与由其他线使用的树结构相反。然后，主总线的片段从第一层分支到第二层，且从第二层分支到第三层，如以上参考图7所示，且然后，从第三层来到第四层，且从第四层来到第五层，通过收回(fanback)到最后的器件241来镜像该布置。然后，来自最后的层的输出总线部分263是对于IO通道的输入。来自控制器的串行输出总线251然后一路串行地通过这些层且在每个层中串行。

图9示出了图8所示的相同的元件，但没有明确包括串行连接，且可以用于图示对于写入操作的数据流以及如何使用不同的器件模式。在该例子中，第三层中的器件225被选择用于写入操作。因此，器件225被选择且置于活动模式中。由于从控制器201到器件225的路径通过芯片211和215，因此这些芯片需要传递数据以及任何命令和地址，且处于通过模式中。然后，不需要的任何其他器件可以在待机模式中休眠，不传递数据并节省电力。由于待机模式允许任何命令通过，因此需要返回到控制器的任何状态信号可以通过器件239和243且沿总线结构的部分263而返回。

图10示出对图9的写入操作的读取对应部分。第三层中的器件225再次被选择，但这次用于读取操作，且对应地处于活动模式。由于器件239和243需要通过总线段263将数据传递回控制器，因此它们将处于通过模式。剩余存储器器件可以休眠以节省电力，而芯片211和215将命令和地址传递到选择的器件225。

图8的存储器部分可以被布置到单个封装中，如图11所示。在此，17个裸芯被形成为单个的17裸芯封装。由于仅向单个芯片供应输入，因此输入负荷仅是一个存储器芯片。类似地，输出负荷仅是单个芯片。插脚计数相对于其中所有芯片直接附接于总线结构的封装也对应地减少。内部负荷是1个存储器芯片驱动至多3个其他芯片。对于更大的存储器部分，封装本身也可以被布置为如图12所示的树结构。在扇出(fanout)为3的三层中布置，5个17裸芯封装可以为通道提供总共85个裸芯，再次，输出和输入负荷仅单个器件，且内部负荷不超过3个器件。然后，图12的结构本身可以被布置为树结构以及对于甚至更大容量存储器通道的板级别(boardlevel)。

图13关于另一实施例，其再次具有5个层，但扇出为2，得到一个10裸芯封装。然后，这些10裸芯封装可以被布置为具有扇出为2的5层中，达总共100个裸芯，如图14所示。结果，使用16个通道支持总共1600个裸芯将提供基于16GB裸芯的25.6TB的存储。可以类似地仅用8个通道来建立具有100％过供应的6TB系统。

在该封装内，输入和输出垫组可以在芯片和芯片之间交换，以更有效地实施该拓补。这可以缩短和简化在一个层的输出与接下层的输入之间的连接。针对图15A-C示意性地图示对于图13的10裸芯封装的一个示例实施例。图15A-C示出了在封装板301上堆叠的10个芯片(303、305、307、……、323)。图15A是从上看、朝向接合(bond)垫的视图，用黑色示出输入垫，输出垫为白色，且顶部和底部的灰色垫是用于封装的那些垫。在此，集体的(collective)输入和输出垫每个由单个垫来代表，一个在每个芯片的边沿的右侧，且一个在其左侧。然后，图15B将是从仅示出左侧IO垫组的左手侧、沿着堆叠的接合垫的视图。然后，图15C是图15B的右手侧对应部分。例如，如在图15A的右侧和图15B中所示，底部芯片303的输入垫连接到封装输入垫。如图15B的左侧和图15C中所示，303的输出垫则连接到用于扇出为2的305和315的输入。类似地表示其他连接。

如所注意到的，图15A-C通过单个集体垫代表了输入垫和输出垫的每个。图16A和16B更详细地图示了器件的多个垫的情形，在此在一个例子中是8个垫，每个垫用于四个裸芯的输入和输出，其中两组被分组在一起。图16A图示了在没有输入和输出垫的交换的情况下可能产生的问题，因为接合引线将需要总是在封装中的芯片之间交叉，使得非常难以在封装级上实现期望的拓补。为了解决该封装问题，属于相同管线(pipeline)的垫可以如图16B所示地对齐。垫的两种布置可以使用相同版本的芯片，但垫的组可以用于输入或输出。在输入和输出之间的区分可以以几种方式完成，比如通过命令、内部熔丝控制或通过接合垫来完成。在优选实施例中，使用接合垫，其可以被设置在Vcc或Vss以确定哪个组用于输入以及哪个组用于输出。这通过配置垫IOCFG而在图16B中示出，其可以用于配置哪个垫组用于输入且哪个垫组用于输出。在图16B中，示出每组的元件为彼此相邻，但这些可以不同地分布；例如，它们可以如图16A所示地交替，但裸芯2和4的分配交换，诸如图16C所示。在图16C中，垫组的配置可以与针对图16B所描述的类似地来实现，诸如通过配置垫IOCFG(图16C中未示出)来实现。

图17是示出如何可以实现输入和输出垫的该交换的例子的简化方框图。存储器芯片400具有一系列垫，表示为401、403和405。这些垫包括输入输出配置IOCFG垫405和连接到可切换连接电路411的两个相等的垫组401和403。电路的其他元件被分组在一起作为块413，具有一组输出线421和一组423。基于在IOCFG垫405处的级别，线421可以附接于垫组401或垫组403，且线423去往其他组。虽然示例实施例使用具体的接合垫来确定该连接，但是其他实施例可以基于命令或内部的熔丝控制。

在图17和图16B两者中，示出每组的元件为彼此相邻，但这些可以不同地分布；例如，它们可以交替，如图16C中，但裸芯2和4的分配交换。这在图18A和18B中图示，其示出用于更传统的布置的示例组垫分配(在第一列中)，然后是对于可交换的输入和输出垫组的情况的垫分配。裸芯组1列示出一个队列(alignment)，在此通过将IOCFG垫设置为VDD(底部行)来实现该队列，且裸芯组2列示出交换的队列，在此通过将IOCFG垫设置为VSS来实现该队列。在传统分配中，多个垫(诸如IO0-IO7)用作输入-输出垫，而在其他列中，多个垫具有特定的输入或输出分配，在此情况下，这些垫基于IOCFG级别而被交换。(注意，虽然大多数垫取决于其组分配而交换，但是锁存器使能信号CLE/ALE在两个分配中相同。)在图18A中，输入(IN)和输出(OUT)垫被分组在一起，如图16B所示，而图18B图示了交错的布置，类似于图16B，但在裸芯组1和2之间交换。另外，如图16B和图17所示，除了IOCFG垫以外的所有垫交换，但还可以存在独立于IOCFG级别而直接通过并与相同垫分配并列的其他插脚(未示出)，诸如时钟信号或供电电平。

图19更详细地查看对于给定垫的交换机制。垫501是器件的可交换垫之一，其在此具有内部数据入DIN总线521、数据出DOUT总线523和控制CTRL总线525。然后，这些总线可通过输出缓冲器511或输入缓冲器513而连接到垫501。基于诸如由ROMFUSE或IOCFG设置的、线503上的值，垫501用作向DIN521和CTRL525总线供应数据和命令的输入，或用作从DOUT总线523接收数据的输出。

如上所述，在示例实施例中，存储器芯片可以操作在一个模式中，其中如以上所开发地分配插脚，一些插脚被留出作为输入总线且类似数量的被留出作为输出总线，或者存储器芯片可以使用图2所示的标准接口操作在一个模式中，其中具有诸如图18A和18B的“传统”列中的垫分配。这可以通过内部ROM熔丝、例如诸如在图17的415处表示的那些来控制。这增加了芯片的多用性。由于当在传统模式中分配垫时将不需要交换与垫401和403的连接的需要，因此将不使用411的交换功能，且将使用垫405，且可以将垫405再分配到与传统垫分配模式不同的功能。虽然上述这种树状结构对大尺寸系统可以是最佳的，但是对较小的系统，传统分配对于中等或较小尺寸的系统可能是优选的。

图20A-C对应于图15A-C，但具有垫的交替分配，输入和输出垫被一起放置在封装板301上。更具体地，下部芯片相同地布置，但添加了另一个芯片325，构成11芯片封装。在该布置中，最低芯片303的输入和顶部芯片325的输出都到右侧。然后，图21图示了在封装中的芯片的对应拓补。如像图13的10裸芯封装那样，该替换实施例也使用2的最大扇出，但包括向左的最后的芯片，该芯片的输出现在也沿着该替换实施例的封装的左侧安置。如上所述，树结构不需要对称，且在其他实施例中，可以在扇出之前或之后或甚至在中央部分添加其他或附加的1-1芯片布置。

图22图示了都连接到相同端口的如图21所示的四个11裸芯封装的存储器系统的实施例。扇出在控制器上仅为4，但在封装内部为2，使得最大总扇出为4。这导致在相同通道上的44个裸芯，这在图1的传统布置下将需要44的扇出。

对于这些布置的任何一个，由于信号通过分支行进到树的不同芯片，因此信号应该优选维持一程度的同步。可以通过被布置使得再同步数据的延迟可调时钟缓冲器来完成该再同步。在先前的图中未明确示出的延迟元件大多可以被放置在时钟缓冲器的输入和/或输出处。图23A和23B示出用于利用再同步的数据传播的电路的两个示例实施例。这两个电路使用双数据速率(DDR)布置，具有数据(DIN)和时钟(CKIN)输入以及数据(DOUT)和时钟(CKOUT)输出。图23B的电路的布置另外包括用于通过树结构传播的时钟信号的反相，其中输入和输出时钟的反相示出在CKIN#和CKOUT#处。

图24和25图示可以在替换实施例中使用的一对另外的存储器芯片模式，图26中示出了对应的示例拓补，针对图27图示其操作。返回参考图4-6，这些图图示了待机模式、通过模式和活动模式。如上进一步描述的，在通过模式中，从输入总线13向输出总线21传递地址/命令和数据，而主要电路部分17是不活动的；且在活动模式中，地址和命令可以通过，但主要电路部分是活动的，其中数据不通过，或者从输入总线13来到主要电路部分17中，或者从主要电路部分17向外到输出总线21。在图24和25中，芯片被修改以另外或替换地包括反向-通过模式和反向活动模式。在图24和25中，同样，虽然是反相流，对应的元件与图4-6相同地标号，但其中主要部分(prime)已经被添加作为元件13’、21’和19’，输入13’现在也可以具有输出功能，且对于输出21’相反。

更具体地，图24图示了反向通过模式。与(正向)通过模式一样，主要电路部分17可以再次是不活动的。再次，数据从在21’处连接的第二输入/输出端口但是现在是以反向方向通过、在反向方向上通过触发器19’而被时钟同步(clocked)、且从在13’处连接的第一I/O端口出去。在示例实施例中，不需要在反向方向上传递地址和命令。

图25图示了反向活动模式，其中，与(正向)活动模式一样，电路部分17再次是活动的，但经由第一I/O部分13’从存储器输出数据，第一I/O部分13’仅用于在(正向)活动模式中输入。与反向通过模式一样，不需要在反向方向上传递地址和命令。由于反向活动模式允许从第一I/O节点13’输出数据，因此，取决于存储器系统内的芯片的布置，可能不再需要也在第二I/O端口21’处输出数据。(这是以下针对图26和27描述的布置的情况。)结果，不需要(正向)活动模式能够在第二I/O端口21’处输出数据，因此可以省略功能，在该情况下，活动模式和反向活动模式可以被认为是活动模式的输入和输出阶段。如像更传统的或图4-6的模式的选择一样，替代其中数据从第二I/O端口离开的布置或者除该布置以外，反向模式的选择可以基于ROM熔丝、一个命令或多个命令、一个或多个垫上的级别等。

反向模式的包括允许使用另外的拓补。上述的拓补主要关注于树状结构的情况，其中，芯片从单个初始芯片扇出，然后扇回向下到最终芯片，且数据在一侧(芯片的输入总线)进入且从其他(输出总线)离开，如图中从左到右的流所示意性示出的。通过反向模式，存储器器件可以再次被构造为在树结构中扇出，但不需要扇回，其中，可以在反向方向上发送数据回到相同的“树干(trunk)”器件，且然后向外到控制器或主机。这针对图26和27而示出。

图26图示了具有从每个存储器器件的3个扇出的实施例，且可以与图8相比较：在图26和8两者中，每个存储器器件的输出连接到用于三个级的3个另外的存储器器件的输入；但是，它们不同之处在于，图8扇回到最终芯片，其输出则循环回到控制器。相反，图8缺少图8的这最后两个级。(与此类型的先前的图一样，图8意图图示器件连接的拓补，而非它们的实际物理布置。)相反，通过添加两个反向模式，命令和地址将再次从控制器流到最后的层中的最后的器件，输入数据以类似方式流动；但输出数据将通过与输入数据相同的路径、但是在反向方向上流回，如图27示意性地图示的。

图27的上部示出了再次基于地址且通过使用串行连接的、对于从控制器离开到第三层中的选择的器件的通道的数据和命令的流的示例，如大箭头所示。图27的下部类似地图示了回到控制器的数据和响应的流。通过使用反向模式，不再使用反馈路径，因为从存储器器件输出的数据在与输入数据相同的路径上流回，有效地将在控制器路径上的负荷减少一半。在图26所示的使用反向模式的拓补类型下，因为从存储器器件输出的数据通过与数据输入相同的路径流动，因此不需要使任何存储器器件接收来自多个器件的输入以向控制器提供小扇出。这允许整个网络的恒定的扇出，在整个网络上维持类似的信号完整性。

对于以上讨论的任何实施例，树状布置可以相比于针对图1所示的更常见的布置具有显著的优点。具体地，即使当在通道上使用大量裸芯时，负荷也保持低且均匀；例如，虽然对于图1的布置，负荷随裸芯的数量而线性地增加，但在此呈现的树状结构基于扇出的程度而具有基本恒定的负荷，使得如果在通道中的裸芯的数量是例如200，则最差情况的负荷仅是少数裸芯，而非全部200个。这可以得到更高的性能，且允许使用高时钟速率。虽然数据和命令可能需要通过几个层传播以到达选择的器件，但这仅仅是轻微的性能损失，因为在树状结构中除了更高时钟速率之外还可以使用大程度的并行化和管线输送(pipelining)。另外，使用树结构和将未选择的器件置于休眠的能力(如上针对图9和10所述)能够显著地减少通道的功耗。

树状的另一优点涉及可以如何处理有缺陷的芯片。缺陷将主要存在于主要电路部分中而不是接口的触发器的更基本的电路中。如果在操作期间发现芯片有缺陷，则只要电路的DFF部分可以传递信号，芯片扇出，就可以将器件置于待机模式并映射出。另外，在该布置下，测试过程可以简化，因为由于可用的高度冗余，主要电路部分不需要测试，发现是有缺陷的任何芯片可以通过被置于永久的待机模式中而仅被对待为在稍后操作期间故障的相同器件。

已经为了图示和描述的目的而呈现的本发明的前述详细描述。不意图穷举或限制本发明为公开的精确形式。在上述教导下，许多修改和变化是可能的。选择描述的实施例以便最佳地说明本发明的原理和其实际应用，以便使得本领域技术人员在各个实施例中以及利用适合于企图的具体用途的各种修改最佳地利用本发明。意图本发明的范围由所附的权利要求来限定。

Claims (42)

1.一种非易失性存储器系统，包括

存储器部分，具有多个非易失性存储器电路，每个存储器电路包括非易失性存储器单元的阵列和锁存器电路，其中所述锁存器电路能够连接到总线输入以从该总线输入接收数据和命令，且能够连接到总线输出以从该总线输出提供数据和响应，其中，响应于在所述总线输入上接收到的命令，所述存储器电路能够在多个模式中操作，所述多个模式包括：通过模式，在该通过模式中所述存储器阵列不活动，且通过锁存器电路从总线输入向总线输出传递命令和数据；和活动模式，在该活动模式中所述存储器阵列是活动的，且能够通过所述锁存器电路在所述存储器阵列和所述总线输入或总线输出之间传输数据；以及

总线结构，连接所述非易失性存储器电路的总线输入和总线输出，用于传输数据和命令，所述总线结构包括：

用于所述存储器部分的输入总线，连接到存储器电路中的第一存储器电路的总线输入；

用于所述存储器部分的输出总线，连接到所述存储器电路中的第二存储器电路的总线输出；

第一中间总线，将所述第一存储器电路的总线输出连接到所述存储器电路中的第一组多个其他存储器电路的总线输入，所述第一组不包括所述第二存储器电路；以及

第二中间总线，将所述第二存储器电路的总线输入连接到所述存储器电路中的第二组多个其他存储器电路的总线输出，所述第二组不包括所述第一存储器电路。

2.根据权利要求1的非易失性存储器系统，其中，所述存储器部分被形成为单个多裸芯封装。

3.根据权利要求1的非易失性存储器系统，其中，第一和第二存储器电路被形成为不同的多裸芯封装的部分。

4.根据权利要求1的非易失性存储器系统，其中，所述模式还包括待机模式，在所述待机模式中，所述存储器阵列是不活动的，且不由所述锁存器电路从总线输入向总线输出传递数据。

5.根据权利要求1的非易失性存储器系统，其中，所述第一组和所述第二组是相同的。

6.根据权利要求1的非易失性存储器系统，其中，所述第一组和所述第二组是不同的，且其中所述总线结构还包括：

多个第三中间总线，每个将第一组存储器电路中的一个存储器电路的总线输出连接到所述存储器电路的第三组多个其他存储器电路的总线输入；以及

多个第四中间总线，每个将第二组存储器电路中的一个存储器电路的总线输入连接到所述第三组存储器电路中的一个存储器电路的总线输出。

7.根据权利要求6的非易失性存储器系统，其中，所述第一组和第二组每组具有多个的N个存储器电路，第三组的数量是N，且第三组的每组具有N个存储器电路。

8.根据权利要求7的非易失性存储器电路，其中，N＝2。

9.根据权利要求7的非易失性存储器电路，其中，N＝3。

10.根据权利要求1的非易失性存储器系统，其中，所述锁存器电路具有：

第一输入，能够连接到所述存储器电路的总线输入；

第一输出，能够连接到所述存储器电路的总线输出；

时钟输入；以及

时钟输出；

其中，所述第一存储器电路的时钟输出被连接以提供所述第一组存储器电路的每个存储器电路的时钟输入，所述第二存储器电路的时钟输入被连接以从一个或多个存储器电路或所述第二组存储器电路接收时钟输出。

11.根据权利要求10的非易失性存储器系统，其中所述锁存器电路还包括再同步电路，以维持所述总线结构上的信号的同步。

12.根据权利要求1的非易失性存储器系统，还包括：

控制器电路，能够连接到所述输入总线用于向所述存储器部分提供数据和命令，且能够连接到所述输出总线用于从所述存储器部分接收数据和响应以管理在所述存储器部分上的数据的存储。

13.根据权利要求12的非易失性存储器系统，其中，所述存储器部分由单个多裸芯封装形成。

14.根据权利要求12的非易失性存储器系统，其中，所述存储器部分由多个多裸芯封装形成，其中，所述第一存储器电路在所述多裸芯封装中的第一多裸芯封装上，且所述存储器电路中的第二存储器电路在所述多裸芯封装的第二多裸芯封装上，且第一多裸芯封装的输出总线连接到多个其他多裸芯封装的输入总线，且第二多裸芯封装的输入总线连接到多个其他多裸芯封装的输出总线。

15.根据权利要求12的非易失性存储器系统，其中，所述存储器部分由多个电路板形成，所述电路板每个具有多个多裸芯封装，其中，所述第一存储器电路在所述电路板中的第一电路板的多裸芯封装上，所述存储器电路中的第二存储器电路在所述电路板中的第二电路板的多裸芯封装上，且所述第一电路板的输出总线连接到多个其他电路板的输入总线，且所述第二电路板的输入总线连接到多个其他电路板的输出总线。

16.根据权利要求12的非易失性存储器系统，其中，每个锁存器电路具有：

第一输入，能够连接到所述存储器电路的总线输入；

第一输出，能够连接到所述存储器电路的总线输出；

时钟输入；以及

时钟输出；

其中，所述第一存储器电路的时钟输入被连接以从所述控制器电路接收时钟信号，所述第一存储器电路的时钟输出被连接以提供第一组存储器电路的每个存储器电路的时钟输入，所述第二存储器电路的时钟输入被连接以从一个或多个存储器电路或第二组存储器电路接收时钟输出。

17.根据权利要求16的非易失性存储器系统，其中，每个锁存器电路还具有：

串行输出；以及

串行输入，

其中，第一组和第二组的锁存器串联连接，所述组的除了最后一个锁存器之外的每个锁存器的串行输出连接到所述组的除了第一个锁存器之外的每个锁存器的串行输入，其中，所述第一组的第一锁存器的串行输入连接到第一锁存器的串行输出，所述第二组的最后的锁存器的串行输出连接到第二锁存器的串行输入，且从控制器电路接收所述第一锁存器的串行输入。

18.根据权利要求12的非易失性存储器系统，其中，响应于所述控制器电路确定存储器电路之一有缺陷，所述控制器电路不在所述活动模式中操作有缺陷的存储器电路，而是能够在所述通过模式中操作有缺陷的存储器电路。

19.根据权利要求1的非易失性存储器系统，其中，所述锁存器电路还具有：

串行输出；以及

串行输入，

其中，第一组和第二组的锁存器串联连接，所述组的除了最后一个锁存器之外的每个锁存器的串行输出连接到所述组的除了第一个锁存器之外的每个锁存器的串行输入，其中，所述第一组的第一锁存器的串行输入连接到第一锁存器的串行输出，所述第二组的最后的锁存器的串行输出连接到第二锁存器的串行输入。

20.根据权利要求1的非易失性存储器系统，其中，所述存储器部分的输出总线通过一个或多个另外的存储器电路而连接到所述存储器电路中的第二存储器电路的总线输出。

21.一种非易失性存储器系统，包括：

存储器部分，具有多个非易失性存储器电路，每个存储器电路包括非易失性存储器单元的阵列和锁存器电路，其中所述锁存器电路能够连接到第一输入-输出端口以从该第一输入-输出端口接收数据和命令并提供数据，且所述锁存器电路能够连接到第二输入-输出端口，以从该第二输入-输出端口提供数据和命令并接收数据，其中，响应于在第一输入-输出端口上接收的命令，所述存储器电路能够在多个模式中操作，所述多个模式包括：通过模式，在该通过模式中，所述存储器阵列是不活动的，且通过所述锁存器电路从第一输入-输出端口向第二输入-输出端口或从第二输入-输出端口向第一输入-输出端口传递命令和数据；和活动模式，在该活动模式中，所述存储器阵列是活动的，且能够通过所述锁存器电路在所述存储器阵列和第一输入-输出端口之间传输数据；以及

总线结构，连接所述非易失性存储器电路的第一输入-输出端口和第二输入-输出端口，用于传输数据和命令，该总线结构包括：

用于所述存储器部分的初始总线段，连接到存储器电路中的第一存储器电路的第一输入-输出端口；以及

第一中间总线段，将所述第一存储器电路的第二输入-输出端口连接到所述存储器电路中的第一组多个其他存储器电路的第一输入-输出端口。

22.根据权利要求21的非易失性存储器系统，其中，所述存储器部分被形成为单个多裸芯封装。

23.根据权利要求21的非易失性存储器系统，其中，第一和第二存储器电路被形成为不同的多裸芯封装的部分。

24.根据权利要求21的非易失性存储器系统，其中，所述模式还包括待机模式，在该待机模式中，所述存储器阵列是不活动的，且不通过所述锁存器电路从所述第一输入-输出端口在所述第二输入-输出端口之间传递数据。

25.根据权利要求21的非易失性存储器系统，其中，所述锁存器电路具有：

第一输入，能够连接到存储器电路的第一输入-输出端口；

第二输入，能够连接到存储器电路的第二输入-输出端口；

时钟输入；以及

时钟输出；

其中，所述第一存储器电路的时钟输出被连接以提供第一组存储器电路中的每个存储器电路的时钟输入。

26.根据权利要求25的非易失性存储器系统，其中所述锁存器电路还包括再同步电路，以维持所述总线结构上的信号的同步。

27.根据权利要求21的非易失性存储器系统，其中，所述锁存器电路还具有：

串行输出；以及

串行输入，

其中，所述第一组的锁存器串联连接，所述组的除了最后一个锁存器之外的每个锁存器的串行输出连接到所述组的除了第一个锁存器以外的每个锁存器的串行输入，其中，所述第一组的第一锁存器的串行输入连接到第一锁存器的串行输出。

28.根据权利要求21的非易失性存储器系统，还包括：

控制器电路，能够连接到初始总线段，用于向存储器部分提供数据和命令以管理存储器部分上的数据的存储。

29.一种非易失存储器集成电路，包括：

多个外部接触垫，包括：

第一组多个的N个外部接触垫；和

第二组N个外部接触垫；

主要电路部分，包括非易失性存储器阵列和相关的外围电路，且当操作在第一模式中时具有N个输入线和N个输出线；以及

切换电路，连接到第一组和第二组外部接触垫，第一组和第二组外部接触垫连接到输入线和输出线，其中切换电路能够在第一配置中或在第二配置中选择性地将第一组和第二组外部接触垫附接于输入线和输出线，在该第一配置中，N个输入线附接于第一组外部接触垫，且N个输出线附接于第二组外部接触垫，在第二配置中，N个输入线附接于第二组外部接触垫，且N个输出线附接于第一组外部接触垫。

30.根据权利要求29的非易失性存储器集成电路，其中，所述外部接触垫还包括能够连接到切换电路的第一另外的接触垫，且当操作在第一模式中时，在该第一另外的接触垫上的电压电平根据第一配置或第二配置选择第一组和第二组外部接触垫与输入线和输出线是否连接。

31.根据权利要求29的非易失性存储器集成电路，其中，当操作在第一模式中时，第一组和第二组接触垫根据第一配置或第二配置与输入线和输出线是否连接是基于由非易失性存储器电路接收到的命令。

32.根据权利要求29的非易失性存储器集成电路，其中，当操作在第一模式中时，第一组和第二组接触垫根据第一配置或第二配置与输入线和输出线是否连接是基于在集成电路上设置的熔丝值。

33.根据权利要求29的非易失性存储器集成电路，其中，外部接触垫还包括一个或多个第一另外的接触垫，其连接到来自主要电路部分的对应的一个或多个信号线，其中，所述另外的接触垫与信号线的连接对于第一配置和第二配置两者是相同的。

34.根据权利要求29的非易失性存储器集成电路，其中，所述主要电路部分可以被设置为操作在第一模式或第二模式中，其中，当操作在第一模式中时操作为N个输入线和N个输出线的2N个线当操作在第二模式中时被分配了不同的功能组。

35.根据权利要求34的非易失性存储器集成电路，其中，当操作在第二模式中时，2N个线中的一个或多个具有组合的输入-输出功能。

36.根据权利要求34的非易失性存储器集成电路，其中，当基于在集成电路上设置的熔丝值而将主要电路部分设置为操作在第一模式和第二模式中时。

37.根据权利要求29的非易失性存储器集成电路，其中，第一组和第二组接触垫中的每个接触垫被定位为沿着集成电路的相邻组。

38.根据权利要求29的非易失性存储器集成电路，其中，第一组和第二组接触垫中的垫沿集成电路而散布。

39.一种非易失性存储器封装，具有：

在其上形成的多个外部接合垫，所述外部接合垫包括多个外部输入垫和多个外部输出垫，以及

包含多个非易失性存储器芯片，每个非易失性存储器芯片具有第一组和第二组N个接触插脚，其中，每个存储器芯片能够被单独地配置为以第一配置或第二配置而操作，在该第一配置中，第一组插脚是输入插脚，且第二组插脚是输出插脚，在该第二配置中，第一组插脚是输出插脚，且第二组插脚是输入插脚，

其中，所述存储器芯片包括与连接到外部输入垫的其输入插脚相连接的第一存储器芯片、与连接到外部输出垫的其输出插脚相连接的第二存储器芯片、以及一个或多个另外的存储器芯片，其中，除了第一存储器芯片的输入插脚和第二存储器芯片的输出插脚之外，第一、第二和另外的存储器芯片被连接使得每个存储器芯片的输出插脚连接到一个或多个其他存储器芯片的输入插脚，且每个存储器芯片的输入插脚连接到一个或多个其他存储器芯片的输出插脚，以及

其中，所述存储器芯片被堆叠，根据第一配置而配置的芯片与根据第二配置而配置的芯片交错。

40.根据权利要求39的非易失性存储器封装，其中，所述外部输入垫和多个外部输出垫沿封装的同一边沿而形成。

41.根据权利要求39的非易失性存储器封装，其中，所述外部输入垫沿与多个外部输出垫不同的封装边沿而形成。

42.根据权利要求39的非易失性存储器封装，其中，所述存储器芯片根据树状结构而互连，其中，所述存储器芯片中的至少一个的输出插脚连接到所述存储器芯片中的多个其他存储器芯片的输入插脚，且其中，所述存储器芯片中的至少一个的输入插脚连接到存储器芯片中的多个其他存储器芯片的输出插脚。