CN101131858B

CN101131858B - 三维多端口存储器及其控制方法

Info

Publication number: CN101131858B
Application number: CN2007101133015A
Authority: CN
Inventors: 曾凡太
Original assignee: Shandong University
Current assignee: Shandong University
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2011-03-23
Anticipated expiration: 2027-09-28
Also published as: CN101131858A

Abstract

三维多端口存储器，属于半导体集成电路领域，包括：存储器芯核，多个读写从端口，直接访问主端口。本发明通过直接访问主端口在垂直方向提供的数据通道和物理连接利用晶圆堆叠组装方法构成三维多端口存储器。利用路由决策模块提供了多个外部设备在不同层间的端口上同时并发访问三维存储器的能力。本发明的优点：1. 三维多端口存储器的组装方法，减小了单片面积，缩短了互连线长度，减少了数据传输延迟，提高了超大规模集成电路在深亚微米生产中的良品率。2. 多主设备同时并发访问能力为多处理器系统芯片提供了除片上总线、片上网络之外的第三种多处理器间的片上互连结构。

Description

三维多端口存储器及其控制方法

技术领域

本发明涉及一种三维多端口存储器及其控制方法，属半导体集成电路设计制造技术领域。

背景技术

在一枚芯片上集成多个微处理器是当今和未来集成电路的发展方向。2007年美国INTEL公司和AMD公司都宣布生产出来了四个微处理器的系统芯片。随着处理器数量的增多，芯片面积越来越大，全局连线越来越长，使得在深亚微米半导体工艺中，半导体器件间的连线延迟和门电路的延迟相比已经不可忽略。

多处理器系统芯片的出现，使得数据计算功能已经表现的很好，但是多处理器间的数据通信成为关键问题之一。片上总线结构在处理器数量增多时，多主争用总线，产生拥塞；数据的延迟，使逻辑功能紊乱；片上网络互连结构，由于结构复杂，占用芯片面积较多，成本上升。

因此，需要一种新的结构组织、新的控制方法以适应多微处理器系统芯片数据通讯的需要。存储器具有数据存储、缓冲、交换的功能，是一种重要的处理器间的数据传输组织。它的访问方法出现了多端口读写方法，先进先出读写方法，直接访问读写方法等。与其相关的技术背景技术简述如下：

日本松下电器公司的发明人池田雄一郎公开了(公开公告号：CN1741191)一种多端口存储器，本多端口存储器具有存储保持电路、多个写电路和读电路以及读/写能力调整电路。

韩国三星电子株式会社的发明人金润哲公开了(公开(公告)号：CN101030439)一种向端口提供不同频率的多端口存储器件。所述多端口存储器件，包括：存储核芯、时钟产生器和多个端口。所述多端口存储器件能够在不增加用于接收时钟信号的管脚的数目的情况下产生用于端口的各种频率。

日本、韩国的专利是二维平面存储器设计方法。在大容量存储器芯片的情况下，芯片面积很大，一旦有一个门电路故障，全片报废。因而，提高生产的良品率很困难。

深亚微米集成电路工艺需要减少连线延迟，复杂超大规模集成电路需要缩小芯片面积，因而需要三维集成电路解决这些问题。

美国惠普开发有限公司的发明人P·J·弗里克，A·L·范布洛克林，；D·E·安德逊公开了(公告号：CN1774807)一种存储器。是在具有平面表面的衬底上制作的存储器阵列。该存储器阵列包括组织成与平面表面平行的一个以上平面的多个第一选择线；多个第二选择线在垂直于衬底的平面表面设置的柱中形成；多个存储单元分别耦合到多个第一以及多个第二选择线。该存储器也没有解决根本问题。

发明内容

为克服现有技术的缺陷，本发明提供一种三维多端口存储器及其控制方法。

一种三维多端口存储器，包括存储器芯核，其特征在于它是由多层含有存储记忆体和读写控制逻辑电路的半导体晶圆堆叠而成，每一层晶圆上包括多个读写从端口和一个直接访问主端口以及存储记忆体阵列，读写从端口可由其它微处理器和主设备控制的电路模块，通过这些模块访问所在晶圆层的存储记忆体阵列；直接访问主端口可以自己主动访问所在晶圆层和其它晶圆层上的存储记忆体阵列中的数据，而无须借助其它设备。

所述的存储器芯核是多端口读写的标准存储单元三维阵列；多层晶圆堆叠时，访问端口数目，存储器芯核的容量与晶圆层数同时成正比例线性增加。

所述的读写从端口是由地址总线、数据总线、读写控制总线、读写时钟、状态控制逻辑模块组成；在二维平面上读写从端口的地址线、数据线宽度是可变化的，在对称设计时宽度是相等的，在不对称设计时，可以是不等宽度的；二维平面上的多个读写从端口可以接收外部设备的数据写入存储记忆体内，也可以读出存储记忆体的数据输出到外部设备。

所述的直接访问主端口，是在三维Z方向上存在的；是由地址总线、数据总线、读写控制总线、系统时钟、路由决策模块组成；它们是在Z方向的电气连接，同时担当晶圆堆叠时的物理连线；是在Z方向的数据传输通道，使数据在晶圆层间流动；可以接收来自其它晶圆层间的数据，并写入自己所在的晶圆层存储记忆体内，也可以读出自己所在的晶圆层存储记忆体内的数据，并输出到其它晶圆层的主访问端口上。

所述的读写时钟和系统时钟的时钟信号在对称设计时频率是相同的，在不对称设计时频率是不同的；从端口时钟信号由外部设备提供，主端口时钟由三维多端口存储器系统提供。

本发明三维多端口存储器的控制方法：通过状态机实现多个外部设备读写存储器的控制；利用路由决策模块实现在三维存储器层间数据传输控制；在不同层间的端口提供了多个外部设备同时并发访问三维存储器的读写控制方法。

本发明存储器芯核是被多端口读写的标准存储单元阵列。存储器芯核可以是ROM，RAM，EPROM，EEPROM，SRAM，SDRAM，寄存器组…等同类等价物的存储记忆体。

本发明三维多端口存储器的多个读写从端口在二维平面上的地址线是可扩展的，16线，32线，64线，128线…；寻址空间范围分别为64K，4G，6MT，64MGT…；在二维平面上读写端口的数据线也是可扩展的，如8位，16位，32位，64位，128位，256位…；

为了减小集成电路芯片面积，缩短器件连线，本发明利用每层之间的读写主端口的数据通道作为晶圆层间Z方向上的物理连接。本发明可采用二维平面集成电路生产工艺，无须复杂的三维专门工艺。本发明是三维存储器，且支持并发访问。以四层晶圆堆叠为例，同样容量的存储器，单片面积减小1/4，互连线长度缩短1/2，其连线延迟的影响大大减少，良品率提高。

本发明的优点：1.三维多端口存储器的组织结构，减小了超大规模集成电路的芯片面积，缩短了互连线长度，减少了数据传输延迟，大大提高了超大规模集成电路在深亚微米的生产中的良品率。2.多个外部设备同时并发访问能力为多处理器系统集成电路芯片和并行处理机集成电路芯片提供了除总线、网络之外的第三种处理器间的片上互连结构。

本发明存储器结构巧妙，容量大，成本造价低，是新型复杂超大规模集成电路的发展方向。

附图说明

图1是本发明实施例的三维多端口存储器组织结构，在存储记忆体A中，与之相连的A1，A2，A3，A4是二维平面读写从端口，A5是三维Z方向读写主端口，如图1所示，其中：

1.存储记忆体A的第一读写从端口A1，2.存储记忆体A的第二读写从端口A2，3.存储记忆体A的第三读写从端口A3，4.存储记忆体A的第四读写从端口A4，5.存储记忆体A的第五读写主端口A5。类推：

存储记忆体B，与之相连的B1，B2，B3，B4是二维平面读写从端口。B5，是三维Z方向读写主端口。

存储记忆体C，与之相连的C1，C2，C3，C4是二维平面读写从端口。C5，是三维Z方向读写主端口。

存储记忆体D，与之相连的D1，D2，D3，D4是二维平面读写从端口。D5，是三维Z方向读写主端口。

以记忆存储体A为例，A1，A2，A3，A4是外部设备读写记忆存储体A的接口，A1由数据总线、地址总线、读写控制总线、外部时钟、状态机组成。端口A5是三维Z方向的读写控制端口，是三维存储器层间的逻辑联系、电气联系的桥梁。

记忆存储体B，C，D，与记忆存储体A有相同的组织结构。

读写从端口A2，A3，A4，与读写从端口A1有相同的组织结构。

读写从端口B1，B2，B3，B4，与读写从端口A1有相同的组织结构。

读写从端口C1，C2，C3，C4，与读写从端口A1有相同的组织结构。

读写从端口D1，D2，D3，D4，与读写从端口A1有相同的组织结构。

读写主端口B5，C5，D5，与读写主端口A5有相同的组织结构。

图2是本发明三维多端口存储器的晶圆堆叠结构示意图，是用晶圆堆叠组装方法建立的三维多端口存储器。每层晶圆上含有存储器记忆体阵列，晶圆层内4个读写从端口，晶圆层间的数据读写主端口。每层之间的读写主端口用金属线连接起来，实现了多片晶圆的物理连接，组装成三维多端口存储器。其中：

6.晶圆 7.直接访问主端口 8.存储记忆体阵列 9.读写从端口。

图3是本发明三维多端口存储器的读写从端口的组织结构图。其中：

A1.读写从端口1 A2.读写从端口2 A3.读写从端口3 A4.读写从端口4

J2.A2接口信号组J3.A3接口信号组J4.A4接口信号组

10.数据总线 11.写控制总线 12.读控制总线 13.读写时钟 14.地址总线15.数据路径 16.状态机 17.控制信号路径 18.地址路径 19.开关阵列20.存储记忆体A。

4个从端口访问存储器记忆体20的机制由状态机控制，状态机能协调外部设备利用4个读写从端口有序的访问存储器记忆体20。

图4是本发明三维多端口存储器在每一晶圆层上的读写主端口的组织结构图。其中：

21.数据总线 22.地址总线 23.写控制总线 24.读控制总线 25.系统时钟26.存储记忆体 27.读写访问主端口 28.路由决策模块。

每一晶圆层上的第5个接口27用于晶圆层间的数据传输接口。路由决策控制逻辑模块调度层间数据的流向，协调冲突，保障数据有序流动。

具体实施方式

本发明实施例如图1-4所示，包括存储器芯核，其特征在于它是由四层含有存储记忆体20和读写控制逻辑电路的半导体晶圆6堆叠而成，每一层晶圆6上包括四个读写从端口和一个直接访问主端口27以及存储记忆体26阵列，读写从端口可由其它微处理器和主设备控制的电路模块，通过这些模块访问所在晶圆6层的存储记忆体26阵列；直接访问主端口27可以自己主动访问所在晶圆6层和其它晶圆层上的存储记忆体阵列中的数据，而无须借助其它设备。

所述的存储器芯核是多端口读写的标准存储单元三维阵列；四层晶圆堆叠时，访问端口数目，存储器芯核的容量与晶圆层数同时成正比例线性增加。

所述的读写从端口9是由地址总线14、数据总线10、读写控制总线12、11、读写时钟13、状态控制逻辑模块组成；在二维平面上读写从端口的地址总线14、数据总线10宽度是可变化的，在对称设计时宽度是相等的，在不对称设计时，可以是不等宽度的，本实施例此处为对称设计宽度是相等的；二维平面上的多个读写从端口可以接收外部设备的数据写入存储记忆体26内，也可以读出存储记忆体26的数据输出到外部设备。

所述的直接访问主端口7，是在三维Z方向上存在的；是由地址总线22、数据总线21、读写控制总线24、23、系统时钟25、路由策略逻辑模块28组成；它们是在Z方向的电气连接，同时担当晶圆6堆叠时的物理连线；是在Z方向的数据传输通道，使数据在晶圆6层间流动；可以接收来自其它晶圆层间的数据，并写入自己所在的晶圆层存储记忆体内，也可以读出自己所在的晶圆层存储记忆体内的数据，并输出到其它晶圆层的主访问端口上。

所述的读写时钟13和系统时钟25的时钟信号是对称设计的，频率是相同的，从端口时钟信号由外部设备提供，主端口时钟有三维多端口存储器系统提供。

本发明三维多端口存储器的控制方法：通过状态机实现多个外部设备读写存储器的控制；利用路由决策模块28实现在三维存储器层间数据传输控制；同时在不同层间的端口提供了多个外部设备同时并发访问三维存储器的读写控制方法。记忆存储体A，B，C，D的4个读写从端口可以并发工作。也就是说，当A1对记忆体A进行读写时，同时B1(或B2，B3，B4)也可以对存储记忆体B进行读写。其它层的读写从端口也同样可以并发工作。在同一层的晶圆上，以存储记忆体A为例，外部设备在状态机的控制下，通过A1，A2，A3，A4端口对存储记忆体A分时进行数据读写。读写主端口A5，可以和B5，C5，D5，中的任何两个主端口都可以组成并行数据收发组合。这些数据的收发用路由决策模块28控制而无须外部设备的介入。

第一从端口A1配置，数据总线10，写控制总线11，读控制总线12，读写时钟13，地址总线14，通过这组总线获取信号，接收外部数据写入存储记忆芯核阵列，或者读出存储记忆芯核阵列的数据，输出到外部。

第二从端口A2配置接口信号同端口A1一致，包括地址总线，数据总线，写控制总线，读控制总线，读写时钟，通过这组总线获取信号，接收外部数据写入存储记忆芯核阵列，或者读出存储记忆芯核阵列的数据，输出到外部。

第三从端口A3配置接口信号同端口A1一致，包括地址总线，数据总线，写控制总线，读控制总线，读写时钟，通过这组总线获取信号，接收外部数据写入存储记忆芯核阵列，或者读出存储记忆芯核阵列的数据，输出到外部。

第四从端口A4配置接口信号同端口A1一致，包括地址总线，数据总线，写控制总线，读控制总线，读写时钟，通过这组总线获取信号，接收外部数据写入存储记忆芯核阵列，或者读出存储记忆芯核阵列的数据，输出到外部。

Claims

1.一种三维多端口存储器，包括存储器芯核，其特征在于三维多端口存储器是由多层含有存储记忆体和读写控制逻辑电路的半导体晶圆堆叠而成的，每一层晶圆上包括多个读写从端口和一个直接访问主端口以及存储记忆体阵列，读写从端口由地址总线、数据总线、读写控制总线、读写时钟、状态控制逻辑模块诸电路模块组成，其它微处理器通过这些模块访问所在晶圆层的存储记忆体阵列，在二维平面上读写从端口的地址线、数据线宽度是可变化的，在对称设计时宽度是相等的，在不对称设计时，是不等宽度的；二维平面上的多个读写从端口能接收外部设备的数据写入存储记忆体内，也可以读出存储记忆体的数据输出到外部设备；直接访问主端口是由地址总线、数据总线、读写控制总线、系统时钟、路由决策模块组成，直接访问主端口可以自己主动访问所在晶圆层和其它晶圆层上的存储记忆体阵列中的数据，直接访问主端口的地址总线、数据总线，系统时钟连线、读写控制总线、路由决策模块的信号线用于Z方向的电气连接，同时担当晶圆堆叠时的物理连线；各晶圆层的直接访问主端口的地址总线、数据总线，系统时钟连线、读写控制总线、路由决策模块的信号线对应连接；数据总线是在Z方向的数据传输通道，使数据在晶圆层间流动；直接访问主端口判断接收来自其它晶圆层间的数据，并写入自己所在的晶圆层存储记忆体内，也可以读出自己所在的晶圆层存储记忆体内的数据，并发送到其它晶圆层的直接访问主端口上，由该层直接访问主端口接收并写入所在晶圆的存储体内。

2.如权利要求1所述的三维多端口存储器，其特征在于：所述的存储器芯核是多端口读写的标准存储单元三维阵列；多层晶圆堆叠时，访问端口数目，存储器芯核的容量与晶圆层数同时成正比例线性增加。

3.如权利要求1所述的三维多端口存储器，其特征在于：所述的读写时钟和系统时钟的时钟信号在对称设计时频率是相同的，在不对称设计时频率是不同的；从端口时钟信号由外部设备提供，主端口时钟由三维多端口存储器系统提供。