KR20150066482A - 3차원 3포트 비트 셀 및 이의 어셈블링 방법 - Google Patents

3차원 3포트 비트 셀 및 이의 어셈블링 방법 Download PDF

Info

Publication number
KR20150066482A
KR20150066482A KR1020140174223A KR20140174223A KR20150066482A KR 20150066482 A KR20150066482 A KR 20150066482A KR 1020140174223 A KR1020140174223 A KR 1020140174223A KR 20140174223 A KR20140174223 A KR 20140174223A KR 20150066482 A KR20150066482 A KR 20150066482A
Authority
KR
South Korea
Prior art keywords
port
tier
read
write
bit cell
Prior art date
Application number
KR1020140174223A
Other languages
English (en)
Inventor
츠쿠에이 린
훙젠 리아오
옌후에이 첸
칭웨이 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/098,567 external-priority patent/US9208854B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150066482A publication Critical patent/KR20150066482A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

3차원 3포트 비트 셀은 일반적으로 제1 티어 상에 배치된 셀의 판독 부분을 포함한다. 판독 부분은 복수의 판독 포트 요소들을 포함한다. 3포트 비트 셀은 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 배치된 셀의 기록 부분을 더 포함한다. 제1 및 제2 티어는 적어도 하나의 비아를 사용하여 연결된다. 기록 부분은 복수의 기록 포트 요소들을 포함한다.

Description

3차원 3포트 비트 셀 및 이의 어셈블링 방법{THREE-DIMENSIONAL THREE-PORT BIT CELL AND METHOD OF ASSEMBLING SAME}
관련 출원에 대한 교차 참조
본 출원은, 2013년 12월 6일 출원되며 발명의 명칭이 "3차원 듀얼 포트 비트 셀 및 이의 어셈블링 방법(THREE DIMENSIONAL DUAL-PORT BIT CELL AND METHOD OF ASSEMBLING SAME)"인 미국 특허 출원 번호 제14/098,567호의 계속출원이며, 이는 참조에 의해 그 전체가 여기에 포함된다.
기술분야
개시된 시스템 및 방법은 정적 랜덤 액세스 메모리("SRAM", static random access memory) 어레이에 관한 것으로, 보다 상세하게는 SRAM 어레이로 사용될 수 있는 3포트(three-port) 비트 셀에 관한 것이다.
정적 랜덤 액세스 메모리("SRAM") 또는 반도체 메모리는 어레이를 형성하도록 행 및 열들로 배치된 복수의 셀을 포함한다. SRAM 셀은 메모리 셀에 대해 데이터의 비트를 판독 및 기록하는데 사용되는 비트 라인 및 워드 라인에 연결된 복수의 트랜지스터를 포함한다. 단일 포트 SRAM은 특정 시간에 데이터의 단일 비트가 비트 셀에 기록되거나 비트 셀로부터 판독될 수 있게 한다. 이와 달리, 멀티 포트(multi-port) SRAM은 복수의 판독 또는 기록이 거의 동시에 일어날 수 있게 한다. 종래의 멀티 포트 SRAM 구조는 상이한 금속 라인들의 워드 라인("WL", word line)들을 포함하며, 이는 SRAM의 신호를 라우팅하는데 사용되는 상이한 금속 길이로 인해 상이한 용량성 부하를 야기한다. 멀티 포트 SRAM 구조는 단일 포트 SRAM 구조보다 더 크고 WL 방향에서 더 넓다. 멀티 포트 SRAM에 대한 더 크고 더 넓은 WL 방향으로 인해, SRAM 어레이의 종횡비는, 특히 넓은 입력/출력("I/O", input/output) 설계의 경우, 무거운 WL 로딩 동안 영향을 받을 수 있다. 단일 포트 SRAM과 비교하여 볼 때, 멀티 포트 SRAM의 주변 로직 회로는 두 배이다. 그리하여, 멀티 포트 SRAM은 더 넓은 면적을 차지할 수 있고, 신호 라우팅 복잡도가 발생할 수 있다.
3차원 3포트 비트 셀은 일반적으로 제1 티어 상에 배치된 셀의 판독 부분을 포함한다. 판독 부분은 복수의 판독 포트 요소들을 포함한다. 3포트 비트 셀은 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 배치된 셀의 기록 부분을 더 포함한다. 제1 및 제2 티어는 적어도 하나의 비아를 사용하여 연결된다. 기록 부분은 복수의 기록 포트 요소들을 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되어 있을 수 있다.
도 1은 일부 실시예에 따른 3차원 반도체 집적 회로의 하나의 예의 사시도이다.
도 2는 일부 실시예에 따라 도 1에 도시된 3차원 반도체 집적 회로와 함께 사용되는 3차원 SRAM 어레이의 하나의 예의 전기 도면이다.
도 3은 일부 실시예에 따라 도 2에 도시된 SRAM 어레이와 함께 사용되는 3차원 듀얼 포트 비트 셀의 하나의 예의 전기 도면이다.
도 4는 도 3에 도시된 3차원 듀얼 포트 비트 셀의 블록도이다.
도 5는 도 3에 도시된 3차원 듀얼 포트 비트 셀의 어셈블링 방법의 하나의 예의 흐름도이다.
도 6은 일부 실시예에 따라 도 1에 도시된 3차원 반도체 집적 회로와 함께 사용되는 3차원 SRAM 어레이의 하나의 예의 전기 도면이다.
도 7은 일부 실시예에 따라 도 6에 도시된 SRAM 어레이와 함께 사용되는 NMOS 패스게이트 구조를 포함하는 3차원 3포트 비트 셀의 하나의 예의 전기 도면이다.
도 8은 도 7에 도시된 3차원 3포트 비트 셀의 블록도이다.
도 9는 일부 실시예에 따라 도 6에 도시된 SRAM 어레이와 함께 사용되는 PMOS 패스게이트 구조를 포함하는 3차원 3포트 비트 셀의 하나의 예의 전기 도면이다.
도 10은 도 9에 도시된 3차원 3포트 비트 셀의 블록도이다.
도 11은 판독 부분 상에 배치된 복수의 래치 인버터를 포함하는 3차원 3포트 비트 셀의 하나의 예의 전기 도면이다.
예시적인 실시예의 이 설명은 본 명세서의 일부로 간주될 첨부 도면과 함께 읽어지도록 의도된다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부과 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 동작시 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향에 있음), 여기에 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
여기에 기재된 3차원 비트 셀의 일부 실시예는, 점유 면적의 감소를 용이하게 하면서, 전체 셀 성능을 개선하고 셀이 사용되는 대응하는 반도체 메모리 또는 정적 랜덤 액세스 메모리("SRAM") 어레이에 대한 신호 라우팅 복잡도를 억제하는 구성 및 설계를 갖는다. 예를 들어, 일부 실시예에서, 3차원 비트 셀은, 래치의 한 부분의 포트 요소들의 하나의 세트가 3차원("3D", three-dimensional) 반도체 집적 회로("IC", integrated circuit)의 하나의 층 상에 배치되고, 래치의 또다른 부분의 포트 요소들의 또다른 세트가 다른 층에 수직으로 인접한 IC의 상이한 층 상에 배치되도록, 구성된다. IC의 별개의 층 상에 포트 요소들의 2개의 상이한 세트를 갖는 것은 점유 면적 감소를 용이하게 하고, 워드 라인("WL") 기생 저항 및 커패시턴스도 또한 감소된다. 따라서, 셀의 전체 성능이 실질적으로 개선된다.
도 1은 3D 반도체 IC(10)의 하나의 예를 예시한다. 3D IC(10)는 z 방향으로 서로의 상면 상에 수직으로 적층된 복수의 층들(12-1, 12-2, 12-3, 12-n("층들(12)"))을 포함한다. 일부 실시예에서, 층들(12)은 적어도 하나의 TSV(through-substrate via), 또는 ILV(inter-layer via) 또는 ILD(inter-device via)(도 1에는 도시되지 않음)를 이용해 서로 전기적으로 연결되는 개별 다이들이다. 여기에서 사용될 때, 용어 "연결된다(couple)"는 컴포넌트들 간의 직접적인 기계적, 열적, 통신 및/또는 전기적 접속에 한정되지 않고, 복수의 컴포넌트들 간의 간접적인 기계적, 열적, 통신 및/또는 전기적 접속도 포함할 수 있다는 것을 유의하여야 한다.
일부 실시예에서, 3D IC(10)의 각각의 층(12)은 각자의 "티어(tier)"이며, 여기에서 각각의 티어는 각자의 능동 소자 층, 및 복수의 전도성 층(예를 들어, M1, M2 등)을 포함할 수 있는 각자의 상호접속 구조물을 포함한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 이해할 수 있듯이, 바로 인접한 티어들 사이에 층간 유전체("ILD", interlayer dielectric) 층(도시되지 않음)이 배치될 수 있다.
도 2는 반도체 메모리 또는 SRAM 어레이(100)의 하나의 예를 예시한다. 일부 실시예에서, SRAM 어레이(100)는 3D IC(10)(도 1에 도시됨)에 포함된다. 예를 들어, SRAM 어레이(100)는, 예를 들어 하나 이상의 ILV(102)(도 2에는 하나만 도시됨)에 의해 서로에 대하여 수직으로 배열되고 함께 연결되어 있는 하부 층(12-1) 및 상부 층(12-2)과 같은 2개의 층들 또는 티어들에 걸쳐 배치될 수 있다.
일부 실시예에서, 하부 층(12-1)은 A-포트와 같은 하나의 포트를 포함하고, 상부 층(12-2)은 B 포트와 같은 또다른 포트를 포함한다. 그리하여, 일부 실시예에서, A 포트 및 B 포트에 대한 입력/출력("I/O") 회로가 2개의 별개의 전도성 층들 상에 배치된다. 예를 들어, 일부 실시예에서, 하부 층(12-1)은 A 포트 어레이부분(106)과 A 포트 워드 라인("WL") 디코더 및 드라이버 부분(108)과 같은 A 포트 요소들을 포함한다. 일부 실시예에서, A 포트 어레이 부분(106)은, BL_A 및 그의 보완물 BLB_A와 같은 그 사이의 상보형 비트 라인("BL", bit line)을 이용해 A-포트 I/O 회로(110)에 연결된다. 일부 실시예에서, A-포트 I/O 회로(110)는 SRAM(100)에 대하여 데이터 입력 신호를 수신하고 데이터 출력 신호를 전송하도록 구성된다.
여기에서 사용될 때, 용어 "회로"는 일반적으로 시스템 및 마이크로컨트롤러, RISC(reduced instruction set circuit), ASIC(application specific integrated circuit), PLC(programmable logic circuit), 및 여기에 기재된 기능을 실행할 수 있는 임의의 기타 회로를 포함한 임의의 프로그램 가능한 시스템을 지칭한다. 상기 예는 단지 예시적인 적이며, 따라서 용어 "회로"의 정의 및/또는 의미를 어떠한 방식으로든 한정하도록 의도되지 않는다.
일부 실시예에서, A-포트 WL 디코더 및 드라이버 부분(108)이 A-포트 제어 회로(112)에 연결된다. A-포트 제어 회로(112)는 A-포트의 클락 신호 및 기록 인에이블(enable) 신호(네가티브 인에이블)를 수신하도록 구성될 수 있다. A-포트 제어 회로(112)는 또한 어드레스 신호를 수신하도록 구성될 수 있다.
상부 층(12-2)은 B 포트 어레이 부분(116)과 B 포트 WL 디코더 및 드라이버 부분(118)을 포함한다. 일부 실시예에서, B 포트 어레이 부분(116)은, BL_B 및 그의 보완물 BLB_B와 같은 그 사이의 상보형 BL를 이용해 B 포트 I/O 회로(120)에 연결된다. 일부 실시예에서, B 포트 I/O 회로(120)는 어레이(100)에 대하여 데이터 입력 신호를 수신하고 데이터 출력 신호를 전송하도록 구성된다. 일부 실시예에서, B 포트 WL 디코더 및 드라이버 부분(118)은 B 포트의 클락 신호 및 기록 인에이블 신호(네가티브 인에이블)를 수신하도록 구성될 수 있는 B 포트 제어 회로(122)에 연결된다. B 포트 제어 회로(122)는 또한 어드레스 신호를 수신하도록 구성될수 있다.
SRAM 어레이(100)는 제1 층, 예를 들어 하부 층(12-1) 상에 배치되는 제1 부분(152)을 포함하는 적어도 하나의 3차원 듀얼 포트 비트 셀(150)을 포함한다. 예를 들어, 제1 부분(152)은 A 포트 어레이 부분(106)의 적어도 일부 상에 배치된다. 듀얼 포트 비트 셀(150)은 또한, 제1 층에 대해 수직으로 배치되는 제2 층, 예를 들어 SRAM 어레이(100)의 상부 층(12-2) 상에 배치되는 제2 부분(154)을 포함한다. 예를 들어, 제2 부분(154)은 B 포트 어레이 부분(116)의 적어도 일부에 포함된다. 도 3 및 도 4에 관련하여 아래에 보다 상세하게 설명되는 바와 같이, 듀얼 포트 비트 셀(150)은 점유 면적의 감소를 용이하게 하면서, 전체 셀 성능을 개선하고 SRAM 어레이(100)에 대한 신호 라우팅 복잡도를 억제하는 구성 및 설계를 갖는다.
일부 실시예에서, A 포트 어레이 부분(106)과 A 포트 WL 디코더 및 드라이버 부분(108)은, A 포트 어레이 부분(106)과 A 포트 WL 디코더 및 드라이버 부분(108)이 각각 B 포트 어레이 부분(116)과 B 포트 WL 디코더 및 드라이버 부분(118)과 각각 대칭이도록, 하부 층(12-1) 상에 배치된다. 마찬가지로, A 포트 I/O 회로(110) 및 A 포트 제어 회로(112)는, A 포트 I/O 회로(110) 및 A 포트 제어 회로(112)가 각각 B 포트 I/O 회로(120) 및 B 포트 제어 회로(122)와 각각 대칭이도록, 하부 층(12-1) 상에 배치된다.
도 3은 일부 실시예에 따른 듀얼 포트 비트 셀(150)의 하나의 예의 전기 도면이다. 도 4는 듀얼 포트 비트 셀(150)의 레이아웃 도면이다. 도 3을 참조하면, 일부 실시예에서, 듀얼 포트 비트 셀(150)은 고밀도 듀얼 포트 비트 셀이고, 상기 설명한 바와 같이, 셀(150)의 제1 부분(152)은 SRAM 어레이(100)(도 2)의 제1 층, 예를 들어 하부 층(12-1)(도 1 및 도 2에 도시됨) 상에 배치된다. 예를 들어, 제1 부분(152)은 A 포트 어레이 부분(106)(도 2에 도시됨)의 적어도 일부 상에 배치된다. 그러므로, 제1 부분(152)은 A 포트 요소를 포함한다. 비트 셀(150)의 제2 부분(154)은 제1 층에 대해 수직으로 배치되어 있는 SRAM 어레이(100)(도 2)의 제2 층, 예를 들어 상부 층(12-2)(도 1 및 도 2에 도시됨) 상에 배치된다. 예를 들어, 제2 부분(154)은 B 어레이 부분(116)(도 2에 도시됨)의 적어도 일부 상에 배치되며, 그러므로 제2 부분(154)은 B 포트 요소를 포함한다.
도 3 및 도 4를 참조하면, 일부 실시예에서, 각각의 부분(152 및 154)은, BL이 각각의 상부 및 하부 층 또는 티어(12-2(도 1 및 도 2에 도시됨) 및 12-1(도 1 및 도 2에 도시됨))의 적어도 하나의 전도성 층(예를 들어, M1, M2, M3)에서 제1 방향으로 연장하고, 워드 라인(WL)이 상부 및 하부 층 또는 티어(12)의 적어도 하나의 제2 전도성 층(예를 들어, M1, M2, M3)에서 제1 방향과 상이한 제2 방향으로 연장하도록, 그 안에 배치된 BL 및 WL을 갖는 복수의 전도성 라인 또는 층(예를 들어, M1, M2, M3 등)("ML")을 포함한다. 예를 들어, 제1 부분(152)은 하부 층(12-1)(도 1 및 도 2에 도시됨)에 걸쳐 수평으로(즉, x 방향으로) 연장하는 WL_A와 같은 적어도 하나의 WL을 포함한다. 제1 부분(152)은 또한 하부 층(12-1)에 걸쳐 수직으로(즉, y 방향으로) 연장하는 적어도 한 쌍의 상보형 BL들을 포함한다. 예를 들어, 제1 부분(152)은 도 3 및 도 4에도 도시된 BL_A 및 BLB_A와 같은 적어도 한 쌍의 상보형 BL들을 포함할 수 있다. 도 4에 도시된 바와 같이, 비트 라인 BL_A 및 BLB_A는, 그들 사이에 배치되며 비트 라인 BL_A 및 BLB_A에 평행하게 연장하는 전력 라인(예를 들어, VSS)과 함께 서로 평행하게 연장한다. 제2 전력 라인(예를 들어, VDD)은 또한, 비트 라인 BL_A 및 BLB_A와 VSS와 동일한 전도성 층(예를 들어, M1, M2, M3)에 배치된다. VDD에 대한 라인은 BLB_A에 인접하게 배치되고, 비트 라인 BL_A 및 BLB_A와 VSS에 평행하게 연장한다. 일부 실시예에서, 제1 부분(152)은 또한, WL에 그리고 BL에 연결되는 PGA0 및 PGA1과 같은 적어도 2개의 패스게이트(PG; pass-gate) 트랜지스터 디바이스를 포함하는 A 포트 요소들을 포함한다. 일부 실시예에서, PG 트랜지스터 디바이스는 NMOS 또는 PMOS 디바이스이다. 일부 실시예에서, 추가의 상호접속 구조(290)가 제1 부분(152)의 능동 소자와 제2 부분(154) 내의 능동 소자(예를 들어, 트랜지스터)를 접속시키는데 사용된다.
일부 실시예에서, 제1 부분(152)은 또한 적어도 하나의 인버터(302)를 포함하며, 각각의 인버터(302)는 PU_A(도 4)와 같은 적어도 하나의 풀업(PU; pull-up) 트랜지스터 디바이스 및 PD_A(도 4)와 같은 적어도 하나의 풀다운(PD; pull-down) 트랜지스터 디바이스를 포함할 수 있다. 일부 실시예에서, PU 트랜지스터 디바이스 및 PD 트랜지스터 디바이스는 NMOS 또는 PMOS 디바이스이다. 제1 부분(152)은 임의의 수의 PG, PU, 및 PD 트랜지스터 디바이스를 가질 수 있다.
제1 부분(152)과 마찬가지로, 제2 부분(154)도 또한, 상부 층(12-2)에 걸쳐 수평으로(즉, x 방향으로) 연장하는 WL_B와 같은 적어도 하나의 WL를 포함한다. 제2 부분(154)은 또한, 상부 층(12-2)에 걸쳐 수직으로(즉, y 방향으로) 연장하는 적어도 한 쌍의 상보형 BL들을 포함한다. 예를 들어, 제2 부분(154)은 BL_B 및 BLB_B와 같은 적어도 한 쌍의 상보형 BL들을 포함할 수 있다. 일부 실시예에서, 제2 부분(154)은 또한, WL 및 BL에 연결되어 있는 PGB0 및 PGB1과 같은 적어도 2개의 PG 트랜지스터 디바이스를 포함하는 B 포트 요소들을 포함한다. 일부 실시예에서, PG 트랜지스터 디바이스는 NMOS 또는 PMOS 디바이스이다.
일부 실시예에서, 제2 부분(154)은 또한 적어도 하나의 인버터(304)를 포함하며, 인버터(304)는 PU_B와 같은 적어도 하나의 PU 트랜지스터 디바이스 및 PD_B와 같은 적어도 하나의 PD 트랜지스터 디바이스를 포함할 수 있다. 일부 실시예에서, PU 트랜지스터 디바이스 및 PD 트랜지스터 디바이스는 NMOS 또는 PMOS 디바이스이다. 제2 부분(154)은 임의의 수의 PG, PU, 및 PD 트랜지스터 디바이스를 가질 수 있다.
도 4에 도시된 바와 같이, 각각의 트랜지스터 디바이스, PGA0, PGA1, PD_A, PU_A, PGB0, PGB1, PD_B, 및 PU_B는 폴리실리콘("poly")/실리콘 산질화물("SiON") 구조, 하이 k/금속 게이트 구조, 또는 이들의 조합을 포함할 수 있는 게이트(310)를 포함한다. 반도체 기판의 예는, 벌크 실리콘, SiP(silicon-phosphorus), SiGe(silicon-germanium), SiC(silicon-carbide), Ge(germanium), SOI-Si(silicon-on-insulator silicon), SOI-Ge(silicon-on-insulator germanium), 또는 이들의 조합을 포함하지만, 이에 한정되는 것은 아니다. 일부 실시예에서, 게이트(310)는 다양한 기술을 사용하여 반도체 기판의 하나 이상의 활성 영역("OD") 위에 형성될 수 있다. 예를 들어, 게이트(310)는 벌크 평면 금속 산화물 전계 효과 트랜지스터("MOSFET", metal oxide field effect transistor), 하나 이상의 핀이나 핑거를 갖는 벌크 finFET, SOI 평면 MOSFET, 하나 이상의 핀이나 핑거를 갖는 SOI finFET, 또는 이들의 조합으로서 형성될 수 있다.
일부 실시예에서, PGA0, PGA1, PD_A, 및 PU_A 트랜지스터 디바이스는, PGA0, PGA1, PD_A, 및 PU_A 트랜지스터 디바이스가 각각 PGB0, PGB1, PD_B, 및 PU_B 트랜지스터 디바이스와 대칭이도록, 하부 층(12-1) 상에 배치된다. 예를 들어, 일부 실시예에서, A 포트 및 B 포트(도 2에 도시됨)와 같은 포트는, PGA0 및 PGA1 트랜지스터 디바이스가 동일 층(12-1) 상에서 PD_A 및 PU_A 트랜지스터 디바이스에 대하여 평행하도록, 서로에 대해 실질적으로 평행하다. 마찬가지로, PGB0 및 PGB1 트랜지스터 디바이스는 동일 층(12-2) 상에서 PD_A 및 PU_A 트랜지스터 디바이스에 대하여 평행하다.
일부 실시예에서, 각각의 층(12-1 및 12-2) 내에서 또는 층들(12-1 및 12-2) 사이의 접속을 용이하게 하도록 다양한 비아가 사용된다. 예를 들어, 도 4에 도시된 바와 같이, 일부 실시예에서, 하나의 ILV(102)는 층(12-1) 내의 비아(312)를 층(12-2) 내의 비아(336)에 접속시키는데 사용된다. 마찬가지로, 다른 ILV(102)는 층(12-1) 내의 비아(324)를 층(12-2) 내의 비아(347)로 접속시키는데 사용된다. 비아(314 및 316)는 각각 PU_B 트랜지스터 디바이스 트랜지스터(PGA0) 및 전원 공급 라인 VDD에 접속한다. 비아(317)는 PGB1 트랜지스터 디바이스를 BLB_B에 접속시킨다. 비아(318, 325, 및 328)는 PD_B 트랜지스터 디바이스를 전원 공급 라인 VSS에 접속시킨다. 비아(320 및 322) 및 상호접속부(290)는 PGB0 트랜지스터 디바이스를 PD_B 트랜지스터 디바이스에 접속시킨다. 비아(319)는 PGB0 트랜지스터 디바이스를 BL_B에 접속시키고, 비아(326) 및 상호접속부(290)는 PGB0 트랜지스터 디바이스를 비아(324)에 접속시킨다. 비아(321)는 PGB0 트랜지스터 디바이스를 WL_B에 접속시킨다.
일부 실시예에서, 비아(330)는 PGA0 트랜지스터 디바이스를 WL_A에 접속시킨다. 비아(334)는 PGA0 트랜지스터 디바이스를 BL_A에 접속시킨다. 비아(337) 및 상호접속부(290)는 PD_A 트랜지스터 디바이스 및 PGA0를 ILV(102)에 접속시킨다. 비아(336 및 338) 및 상호접속부(290)는 PGA0 트랜지스터 디바이스를 PD_A 트랜지스터 디바이스에 접속시킨다. 비아(339, 342, 및 344) 및 상호접속부(290)는 PD_A 트랜지스터 디바이스를 전원 공급 라인 VSS에 접속시킨다. 비아(340)는 PGA1 트랜지스터 디바이스를 BLB_A에 접속시킨다. 비아(346 및 347) 및 상호접속부(290)는 PU_A 트랜지스터 디바이스를 ILV(290)에 접속시킨다. 비아(345)는 트랜지스터 PU_A를 전원 공급 라인 VDD에 접속시킨다.
듀얼 포트 비트 셀(150)에 대하여 기재된 구성을 사용할 때, A 포트와 같은 포트 요소들의 한 세트는 SRAM 어레이(100)의 하부 층(12-1) 상에 배치되고, B 포트와 같은 포트 요소들의 다른 세트는 SRAM 어레이(100)의 상부 층(12-2) 상에 배치된다. 이러한 설계 및 구성은 셀 점유 면적 감소 및 전체 셀 면적 감소를 용이하게 한다. 듀얼 포트 비트 셀(150)에 대한 구성은 별개의 층들 상에 포트 요소들의 2개의 세트를 갖기 때문에, WL 기생 저항 및 커패시턴스가 감소된다. 그리하여, 듀얼 포트 비트 셀(150)의 전체 성능이 실질적으로 개선된다. 또한, 별개의 층들 상에 포트 요소들의 2 세트를 가짐으로써, A 포트 및 B 포트 각각에 대한 전력 라우팅 및 신호 라우팅은 2층 사이에 분리된다. 예를 들어, 일부 실시예에서, A 포트에 대한 전력 공급은 PU_A 또는 PD_A 트랜지스터 디바이스에 대하여 하부 층(12-1) 내에서 라우팅될 수 있고, A 포트에 대한 제1 신호 세트(WL_A, BL_A, 및 BLB_A)는 PGA0 및 PGA 1 트랜지스터 디바이스에 대하여 하부 층(12-1) 내에서 라우팅될 수 있다. 마찬가지로, B 포트에 대한 전력 공급은 PU_B 또는 PD_B 트랜지스터 디바이스에 대하여 상부 층(12-2) 내에서 라우팅될 수 있고, A 포트에 대한 제2 신호 세트(WL_B, BL_B, 및 BLB_B)는 PGB0 및 PGB1 트랜지스터 디바이스에 대하여 상부 층(12-2) 내에서 라우팅될 수 있다.
도 5는 SRAM 어레이(100)(도 2에 도시됨)와 같은 SRAM 어레이 또는 반도체 메모리와 함께 사용될, 셀(150)(도 2, 도 3, 및 도 4에 도시됨)과 같은 3차원 듀얼 포트 비트 셀을 어셈블링하는 방법(500)의 하나의 예의 흐름도이다. 단계 502에서, 래치의 제1 부분이 제1 층 상에 배치된다. 예를 들어, 제1 부분(152)(도 2, 도 3, 및 도 4에 도시됨)이 3D IC(10)(도 1에 도시됨)의 하부 층(12-1)(도 1 및 도 2에 도시됨) 상의 A 포트 어레이 부분(106)(도 2에 도시됨)의 적어도 일부 상에 배치된다. 일부 실시예에서, 제1 부분(152)의 능동 소자들은 반도체 프로세싱 기술을 사용하여 반도체 기판(도시되지 않음)에 형성된다. A 포트 WL 디코더 및 드라이버 부분(108)(도 2에 도시됨), A 포트 I/O 회로(110)(도 2에 도시됨), 및 A 포트 제어 회로(112)(도 2에 도시됨)도 또한 하부 층(12-1)에 그리고 하부 층(12-1) 상에 형성된다.
단계 504에서, 제1 층에 인접해 있는 제2 층 상에 래치의 제2 부분이 배치된다. 예를 들어, 제2 부분(154)(도 2, 도 3, 및 도 4에 도시됨)은 3D IC(10)의 상부 층(12-2)(도 1 및 도 2에 도시됨) 상의 B 어레이 부분(116)(도 2에 도시됨)의 적어도 일부 상에 배치된다. B 포트 WL 디코더 및 드라이버 부분(118)(도 2에 도시됨), B 포트 I/O 회로(120)(도 2에 도시됨), 및 B 포트 제어 회로(122)(도 2에 도시됨)도 또한 상부 층(12-2)에 그리고 상부 층(12-2) 상에 형성된다.
단계 506에서, 적어도 하나의 비아를 사용하여 제2 층이 제1 층에 대하여 수직으로 적층되도록, 제1 층과 제2 층이 함께 연결된다. 예를 들어, 층들(12-1 및 12-2)이 개별 반도체 칩들인 경우, 층들(12-1 및 12-2)은 서로의 상면 상에 수직으로 적층되고, 정렬되며, 함께 본딩된다. 층들(12-1 및 12-2)이 티어인 실시예와 같은 일부 실시예에서, 층들은 3D 적층된 상보형 금속 산화물 반도체 CMOS IC를 생성하도록 서로의 상면 상에 적층된다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 일부 실시예에서 층들(12-1 및 12-2) 사이에 하나 이상의 층들이 배치될 수 있다는 것을 이해할 것이다. 일부 실시예에서, 층(12-1) 내에 그리고/또는 층(12-1) 상에 형성된 회로는 ILV(102)(도 2, 도 3 및 도 4에 도시됨)와 같은 적어도 하나의 비아를 사용하여 층(12-2) 내에 그리고/또는 층(12-2) 상에 형성된 회로에 연결된다. 예를 들어, 일부 실시예에서, 도 4에 도시된 바와 같이, 하나의 ILV(102)는 층(12-1) 내의 비아(312)를 층(12-2) 내의 비아(336)에 접속시키는데 사용된다. 마찬가지로, 도 4에 도시된 바와 같이, 다른 ILV(102)는 층(12-1) 내의 비아(324)를 층(12-2) 내의 비아(347)에 접속시키는데 사용된다. 또한, 도 4에 도시된 바와 같이, 각각의 층(12-1 및 12-2) 내의 접속을 용이하게 하기 위해 다양한 비아가 사용된다.
도 6은 반도체 메모리 또는 SRAM 어레이(600)의 하나의 예를 예시한다. 일부 실시예에서, SRAM 어레이(600)는 3D IC(10)(도 1에 도시됨)에 포함된다. 예를 들어, SRAM 어레이(600)는, 예를 들어 하나 이상의 ILV(602a, 602b)에 의해 서로에 대하여 수직으로 배열되고 함께 연결되어 있는 하부 층(12-1) 및 상부 층(12-2)(도 1에 예시됨)과 같은 2개(또는 그 이상)의 층들 또는 티어들에 걸쳐 배치될 수 있다.
일부 실시예에서, SRAM 어레이(600)는 기록 층(604a) 및 판독 층(604b)을 포함한다. 기록 층(604a)은, 예를 들어 기록 포트 어레이 부분(606) 및 기록 포트 워드 라인 디코더(608)와 같은 기록 포트 요소들을 포함한다. 일부 실시예에서, 기록 포트 어레이 부분(606)은, 예를 들어 WBL 및 그의 보완물 WBLB와 같은 상보형 비트 라인(614)에 의해 기록 포트 드라이버(610)에 연결된다. 일부 실시예에서, 기록 포트 드라이버(610)는 SRAM(600)에 대하여 입력 신호를 수신하도록 구성된다. 기록 포트 제어 회로(612)는 기록 포트 워드 라인 디코더(608)에 연결될 수 있다. 기록 포트 제어 회로(612)는 기록 포트의 클락 신호 및 기록 인에이블 신호(예를 들어, 네가티브 인에이블 신호)를 수신하도록 구성된다. 기록 포트 제어 회로(612)는 또한 어드레스 신호를 수신하도록 구성될 수 있다.
일부 실시예에서, SRAM(600)은 판독 층(604b)을 포함한다. 판독 층(604b)은, 예를 들어 판독 포트 어레이 부분(616)과 판독 포트 워드 라인 디코더 및 드라이버(618)와 같은 판독 포트 요소들을 포함한다. 일부 실시예에서, 판독 포트 어레이 부분(616)은, 예를 들어 RBL 및 그의 보완물 RBLB와 같은 상보형 비트 라인(624)에 의해 판독 포트 I/O 회로(620)에 연결된다. 일부 실시예에서, 판독 포트 I/O 회로(620)는 SRAM 어레이(600)에 대하여 데이터 입력 신호를 수신하고 그리고/또는 데이터 출력 신호를 전송하도록 구성된다. 일부 실시예에서, 판독 포트 워드 라인 디코더(608)가 판독 포트 제어 회로(622)에 연결된다. 판독 포트 제어 회로(622)는 판독 포트의 클락 신호 및 판독 인에이블 신호를 수신하도록 구성된다. 판독 포트 제어 회로(622)는 또한 어드레스 신호를 수신하도록 구성될 수 있다.
SRAM 어레이(600)는, 예를 들어 기록 포트 어레이 부분(606)과 같이 제1 층 상에 배치된 제1 부분(652), 및 예를 들어 판독 포트 어레이 부분(616)과 같이 제2 층 상에 배치된 제2 부분(654)을 포함하는 적어도 하나의 3차원 3포트 비트 셀(650)을 포함한다(도 7 참조). 아래에 보다 상세하게 설명되는 바와 같이, 3포트 비트 셀(650)은, 더 작은 셀 점유면적, 더 높은 속도, 그리고 단순하고 라우팅이 편한(routing-friendly), 조정 가능 및 탄력적인(flexible) WL 디코더 레이아웃을 용이하게 하는 구성 및 설계를 갖는다.
일부 실시예에서, 기록 포트 어레이 부분(606)과 기록 포트 WL 디코더(608)는, 기록 포트 어레이 부분(606)과 기록 포트 WL 디코더(608)가 판독 포트 어레이 부분(616)과 판독 포트 WL 디코더 및 드라이버 부분(618)과 각각 대칭이도록, 기록 층(604a) 상에 배치된다. 마찬가지로, 기록 포트 드라이버(610) 및 기록 포트 제어 회로(612)는 판독 포트 I/O 회로(620) 및 판독 포트 제어 회로(622)와 각각 대칭일 수 있다.
도 7은 일부 실시예에 따른 3차원 3포트 비트 셀(650)의 하나의 예의 전기 도면이다. 도 8은 3포트 비트 셀(650)의 레이아웃 도면이다. 도 7을 참조하면, 일부 실시예에서, 3포트 비트 셀(650)은 기록 부분(652) 및 판독 부분(654)을 포함하는 고밀도 3포트 셀을 포함한다. 3포트 비트 셀(650)의 기록 부분(652)은, 예를 들어 기록 층(604a)과 같은 SRAM 어레이(600)의 제1 층의 적어도 일부 상에 배치된다. 3포트 비트 셀(650)의 판독 부분(654)은, 예를 들어 판독 층(604b)과 같은, SRAM 어레이(600)의 제2 층의 적어도 일부 상에 배치된다.
일부 실시예에서, 3포트 비트 셀(650)의 각각의 부분(652, 654)은, 비트 라인이 적어도 하나의 전도성 층에서 제1 방향을 따라 연장하고 워드 라인이 적어도 제2 전도성 층에서 제1 방향과 상이한 제2 방향으로 연장하도록, 배치된 비트 라인(BL) 및 워드 라인(WL)을 갖는 복수의 전도성 라인 또는 층을 포함한다. 예를 들어, 도 7에 예시된 실시예에서, 기록 부분(652)은 상보형 비트 라인들의 세트, 즉 WBL 및 WBLB를 포함한다. 비트 라인은 기록 부분(652)의 제1 전도성 층에 배치된다. 기록 부분(652)은 기록 워드 라인 WWL을 더 포함한다. WWL은 기록 부분(652)의 제2 전도성 층에 배치된다. WBL 및 WBLB는, 예를 들어 수직 방향과 같은 제1 방향으로 연장하고, WWL은 예를 들어 수평 방향과 같은 제2 방향으로 연장한다. 판독 부분(654)은 판독 부분(654)의 제1 전도성 층에 배치된 비트 라인들의 세트, 즉 RBL_1 및 RBL_2를 포함한다. 비트 라인들의 세트 RBL_1 및 RBL_2는 상보형 비트 라인들 RBL 및 RBLB를 포함할 수 있다. 판독 부분(654)은 판독 부분(654)의 제2 전도성 층에 배치된 적어도 하나의 판독 워드 라인을 더 포함한다. 예시된 실시예에서, 판독 부분(654)은 제1 판독 워드 라인 및 제2 판독 워드 라인, 즉 각각 RWL_1 및 RWL_2를 포함한다. RBL_1 및 RBL_2는 예를 들어 수직 방향과 같은 제1 방향으로 연장하고, RWL_1 및 RWL_2는 예를 들어 수평 방향과 같은 제2 방향으로 연장한다. 일부 실시예에서, RWL_1 및 RWL_2는 단일 판독 워드 라인을 포함할 수 있다.
일부 실시예에서, 기록 부분(652) 및/또는 판독 부분(654)은, 예를 들어 기록 부분(652)에 배치된 WPG1 및 WPG2와 판독 부분(654)에 배치된 RPG1 및 RPG2와 같은 복수의 패스게이트(PG) 트랜지스터 디바이스를 포함한다. WPG1 및 WPG2는 각각 WBL 및 WBLB에 연결되고, 둘 다 WWL에 연결된다. RPG1는 RBL_1(또는 RBL) 및 RWL_1에 연결되고, RPG2는 RBL_2(또는 RBRB) 및 RWL_2에 연결된다. PG 트랜지스터 디바이스는 PMOS 또는 NMOS 트랜지스터 디바이스를 포함할 수 있다. 예를 들어, 도 7 및 도 8은 NMOS 패스게이트 구조를 포함하는 비트 셀(650)의 하나의 실시예를 예시한다. 다른 예로서, 도 9 및 도 10은 패스게이트 WPG1 및 WPG2가 PMOS 패스게이트 구조를 포함하는 비트 셀(750)의 하나의 실시예를 예시한다.
일부 실시예에서, 기록 부분(652) 및/또는 판독 부분(654)은 하나 이상의 추가의 트랜지스터 디바이스를 포함할 수 있다. 예를 들어, 일부 실시예에서, 기록 부분(652)은 복수의 래치(656a, 656b)를 포함한다. 복수의 래치(656a, 656b)는 자기 강화 배열(self-reinforcing arrangement)을 포함한다. 복수의 래치(656a, 656b)는 기록 층(652)의 WPG1 및 WPG2에 연결된다. 일부 실시예에서, 판독 부분(654)은 RPG1 및 RPG2에 연결된 복수의 게이트(658a, 658b)를 포함한다. 일부 실시예에서, 판독 층(654)은 복수의 래치 인버터를 포함한다(도 11 참조).
도 8에 예시된 바와 같이, 일부 실시예에서, 기록 층(652)에 배치된 복수의 래치(656a, 656b)는 복수의 풀업(PU) 트랜지스터 디바이스 및 풀다운(PD) 트랜지스터 디바이스를 포함한다. 다양한 실시예에서, PU 트랜지스터 디바이스 및 PD 트랜지스터 디바이스는 NMOS 및/또는 PMOS 디바이스를 포함한다. 예시된 실시예에서, 래치의 각각은 PU 트랜지스터 디바이스 및 PD 트랜지스터 디바이스를 포함한다.
일부 실시예에서, 각각의 층(652, 654) 내의 그리고 기록 층(652)과 판독 층(654) 사이의 접속을 용이하게 하도록 복수의 비아가 형성된다. 하나 이상의 ILV(inter-layer via)는 기록 층(652)과 판독 층(654) 사이의 접속을 가능하게 한다. 예를 들어, 하나의 실시예에서, 제1 ILV(602a)는 기록 층(652) 내의 비아(628)를 판독 층(654) 내의 비아(614)에 전기적으로 연결하도록 구성되고, 제2 ILV(602b)는 기록 층(652) 내의 비아(637)를 판독 층(654) 내의 비아(621)에 전기적으로 연결하도록 구성된다. 비아(626 및 635)는 예를 들어 WPG1 및 WPG2와 같은 PG 트랜지스터 디바이스를 WWL에 연결하도록 구성된다. 비아(631, 632, 639, 및 640)는 전원 공급 VDD를 래치(656a, 656b) 각각의 PU 트랜지스터 디바이스에 연결한다. 비아(629 및 638)는 전원 공급 VSS를 래치(656a, 656b) 각각의 PD 트랜지스터 디바이스에 연결한다.
일부 실시예에서, 판독 층(654)은 판독 층(654) 내의 접속을 용이하게 하도록 구성된 복수의 비아를 포함한다. 비아(612 및 613)는 RPG1을 RWL_1에 연결한다. 비아(619 및 620)는 RPG2를 RWL_2에 연결한다. 비아(615 및 622)는 전원 공급 VSS를 각각 RPD1 및 RPD2로서 도시된 풀다운 트랜지스터(658a, 658b)에 연결한다. 비아(624 및 625)는 RBL_1을 RPG1에 연결하고, 비아(617 및 618)는 RBL_2를 RPG2에 연결한다. 당해 기술 분야에서의 숙련자라면, 기록 층(652) 및/또는 판독 층(654)에 추가의 또는 더 적은 수의 비아가 포함될 수 있다는 것을 알 수 있을 것이다.
일부 실시예에서, 3포트 비트 셀(650)은 3차원 3포트 10 트랜지스터(3D 10T) 비트 셀을 포함한다. 3D 10T 비트 셀은 SRAM 메모리 구조에서의 사용을 위해 구성된다. 3D 10T 비트 셀은 SRAM 어레이(600)의 별개의 층들 상에 배치된 기록 부분(652) 및 판독 부분(654), 예를 들어 각각 기록 포트 어레이 부분(606) 및 판독 포트 어레이 부분(616)을 포함한다. 일부 실시예에서, 기록 부분(652)은 6 트랜지스터(6T) NMOS SRAM 구조를 포함하고, 판독 부분(654)은 4 트랜지스터 구조를 포함한다. 일부 실시예에서, 기록 부분(652)은 6T PMOS 패스게이트(PPG) SRAM 구조를 포함한다. 기록 부분(652)과 판독 부분(654)은 복수의 ILV(602a, 602b)에 의해 연결된다. 3D 10T 비트 셀은 더 작은 점유면적을 용이하게 하고 낭비되는 빈 프론트엔드(front-end) 영역을 없앰으로써, 3D 10T 비트 셀에 대하여 단순하고 라우팅 편한 주변부를 초래한다.
다양한 실시예에서, 3포트 비트 셀(650)은 3포트 동작 또는 2포트 동작을 포함할 수 있다. 3포트 동작에서, 제1 판독 포트, 즉 RPG1 그리고 제2 판독 포트, 즉 RPG2는 독립적이다. 예를 들어, 도 7에 도시된 바와 같이, RPG1은 제1 판독 워드 라인 RWL_1에 연결되고, RPG2는 제2 판독 워드 라인 RWL_2에 연결된다. RPG1 및 RPG2의 판독 포트 동작은 셀의 값을 지키면서("유지함") 단일 엔드(single-ended) 판독을 포함할 수 있다. 2포트 동작에서, RPG1 및 RPG2는, 예를 들어 단일 판독 워드 라인(도시되지 않음)에 의해 접속된다. 2포트 판독 포트 동작은 전압 차동 감지 증폭기 방식을 포함할 수 있다.
3포트 비트 셀(650)의 기재된 구성은 셀 점유면적 감소 및 전체 셀 면적 감소를 용이하게 한다. 예를 들어, 하나의 실시예에서, 상기에 기재된 3D 10T 비트 셀은 종래의 3D 10T 비트 셀보다 매크로 영역의 거의 50% 감소를 제공할 수 있다. 또한, 3포트 비트 셀(650)이 별개의 층들 상에 배치된 기록 포트(652) 및 판독 포트(654)를 갖기 때문에, WL 기생 저항 및 커패시턴스가 감소되며, 3포트 비트 셀(650)의 전체 성능 개선을 초래한다. 별개의 층들 상에 기록 포트(652) 및 판독 포트(654)를 가짐으로써, 기록 포트 및 판독 포트 각각에 대한 전력 라우팅 및 신호 라우팅이 2개의 층들 사이에 분리될 수 있으며, 단순하고 라우팅 편한 주변부가 된다.
도 9 및 도 10은 3차원 3포트 비트 셀(750)의 하나의 실시예를 예시하며, 기록 층(752)은 제1 PMOS 패스게이트 구조, 즉 WPG1 그리고 제2 PMOS 패스게이트 구조, 즉 WPG2를 포함한다. 3차원 3포트 비트 셀(750)은 도 7 및 도 8에 관련하여 기재된 비트 셀(650)과 유사하다. 도 10은 도 9에 예시된 3차원 3포트 비트 셀(750)의 블록도를 예시한다. 비트 셀(750)은 각각의 층들(752, 754) 사이의 그리고 각각의 층들(752, 754) 내의 접속을 용이하게 하도록 복수의 비아를 포함한다. 비아(729, 730, 738, 739)는 래치(656a, 656b)의 PU 트랜지스터 디바이스를 전원 VDD에 연결한다. 비아(731, 732, 740, 및 741)는 래치(656a, 656b)의 PD 트랜지스터 디바이스를 전원 VSS에 연결한다. 도 10의 블록도는 도 8에 예시된 블록도와 유사하다.
도 11은 판독 부분(854) 상에 배치된 복수의 래치 인버터(856a, 856b)를 포함하는 비트 셀(850)의 하나의 실시예를 예시한다. 복수의 래치 인버터(856a, 856b)는 복수의 NMOS 및/또는 PMOS 디바이스를 포함할 수 있다. 일부 실시예에서, 트랜지스터 디바이스(WPG1, WPG2), 및 래치(656a, 656b)는, 이들이 판독 부분(854)의 트랜지스터 디바이스(RPG1, RPG2) 및 인버터 래치(856a, 856b)에 대하여 대칭으로 배치되도록, 기록 층(852) 상에 배치된다.
여기에 기재된 3차원 듀얼 포트 비트 셀의 실시예는, 점유 면적의 감소를 용이하게 하면서, 전체 셀 성능을 개선하고 셀이 사용되는 대응하는 정적 랜덤 액세스 메모리("SRAM") 어레이에 대한 신호 라우팅 복잡도를 억제하는 구성 및 설계를 갖는다. 예를 들어, 일부 실시예에서, 3D 듀얼 포트 셀은, 래치의 한 부분의 포트 요소들의 한 세트가 3D 반도체 IC의 하나의 층 상에 배치되고, 래치의 또다른 부분의 포트 요소들의 또다른 세트가 다른 층에 수직으로 인접한 IC의 상이한 층 상에 배치되도록, 구성된다. IC의 별개의 층들 상에 포트 요소들의 2개의 상이한 세트를 갖는 것은, 점유 면적 감소를 용이하게 하고, WL 기생 저항 및 커패시턴스도 또한 감소된다. 따라서, 셀의 전체 성능이 실질적으로 개선된다.
일부 실시예에서, 3차원 듀얼 포트 비트 셀은 제1 티어 상에 배치된 래치의 제1 부분을 포함하며, 제1 부분은 복수의 제1 포트 요소들을 포함한다. 적어도 하나의 비아를 사용하여 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 래치의 제2 부분이 배치되며, 제2 부분은 복수의 제2 포트 요소들을 포함한다.
일부 실시예에서, 반도체 메모리는 제1 포트 어레이 부분을 포함하는 제1 티어를 포함한다. 반도체 메모리는 또한, 적어도 하나의 비아를 사용하여 제1 티어에 대하여 수직으로 적층된 제2 티어를 포함하며, 제2 티어는 제2 포트 어레이 부분을 포함한다. 반도체 메모리는 또한, 제1 포트 어레이 부분 상에 배치된 래치의 제1 부분을 포함하는 적어도 하나의 3차원 듀얼 포트 비트 셀을 포함하며, 제1 부분은 복수의 제1 포트 요소들을 포함한다. 듀얼 포트 비트 셀은 또한 제2 어레이 부분 상에 배치된 래치의 제2 부분을 포함하며, 제2 부분은 복수의 제2 포트 요소들을 포함한다.
일부 실시예에서, 3차원 듀얼 포트 비트 셀을 사용하는 방법은, 제1 티어 상에 3차원 듀얼 포트 비트 셀의 래치의 제1 부분을 배치하는 단계를 포함하며, 제1 부분은 복수의 제1 포트 요소들을 포함한다. 방법은 또한, 적어도 하나의 비아를 사용하여 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 3차원 듀얼 포트 비트 셀의 래치의 제2 부분을 배치하는 단계를 포함하며, 제2 부분은 복수의 제2 포트 요소들을 포함한다.
여기에 기재된 3차원 3포트 비트 셀의 실시예는, 점유 면적의 감소를 용이하게 하면서, 전체 셀 성능을 개선하고 셀이 사용되는 대응하는 정적 랜덤 액세스 메모리("SRAM") 어레이에 대한 신호 라우팅 복잡도를 억제하는 구성 및 설계를 갖는다. 예를 들어, 일부 실시예에서, 3차원 3포트 비트 셀은, 포트 요소들의 기록 세트가 3D 반도체 IC의 제1 층 상에 배치되고 포트 요소들의 판독 세트가 제1 층에 수직으로 인접한 IC의 제2 층 상에 배치되도록, 구성된다. IC의 별개의 층들 상에 포트 요소들의 2개의 상이한 세트를 갖는 것은, 점유 면적 감소를 용이하게 하고, WL 기생 저항 및 커패시턴스도 또한 감소된다. 따라서, 셀의 전체 성능이 실질적으로 개선된다.
일부 실시예에서, 3차원 3포트 비트 셀은 제1 티어 상에 배치된 판독 부분을 포함한다. 판독 부분은 복수의 판독 포트 요소들을 포함한다. 3포트 비트 셀은 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 배치된 기록 부분을 더 포함한다. 제1 및 제2 티어는 적어도 하나를 비아를 사용하여 연결된다. 기록 부분은 복수의 기록 포트 요소들을 포함한다.
일부 실시예에서, 반도체 메모리는 제1 포트 어레이 부분을 갖는 제1 티어를 포함한다. 반도체 메모리는 또한 제1 티어에 대하여 수직으로 적층된 제2 티어를 포함한다. 제1 및 제2 티어는 적어도 하나의 비아를 사용하여 연결된다. 제2 티어는 제2 포트 어레이 부분을 포함한다. 반도체 메모리는 또한 적어도 하나의 3차원 3포트 비트 셀을 포함한다. 3차원 3포트 비트 셀은 제1 티어의 제1 포트 어레이 부분 상에 배치된 기록 부분을 포함한다. 기록 부분은 복수의 기록 포트 요소들을 포함한다. 3차원 3포트 비트 셀은 또한 제2 티어의 제2 포트 어레이 부분 상에 배치된 판독 부분을 포함한다. 판독 부분은 복수의 판독 포트 요소들을 포함한다.
일부 실시예에서, 3차원 3포트 비트 셀을 형성하는 방법이 개시된다. 제1 단게에서, 3차원 3포트 비트 셀의 판독 부분이 반도체 구조의 제1 티어 상에 배치된다. 3차원 3포트 비트 셀의 판독 부분은 복수의 판독 포트 요소들을 포함한다. 제2 단계에서, 비트 셀의 기록 부분이 반도체 구조의 제2 티어 상에 배치된다. 기록 부분은 복수의 기록 포트 요소들을 포함한다. 제1 티어 및 제2 티어는 수직으로 적층되고 적어도 하나의 비아에 의해 연결된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 3차원 3포트(three-port) 비트 셀에 있어서,
    제1 티어(tier) 상에 배치된 기록(write) 부분 - 상기 기록 부분은 복수의 기록 포트 요소들을 포함함 - ; 및
    적어도 하나의 비아를 사용하여 상기 제1 티어에 대하여 수직으로 적층되며 상기 제1 티어에 연결된 제2 티어 상에 배치된 판독(read) 부분을 포함하고,
    상기 판독 부분은 복수의 판독 포트 요소들을 포함하는 것인 3차원 3포트 비트 셀.
  2. 청구항 1에 있어서, 상기 기록 부분은, 각각이 상기 제1 티어의 제1 전도성 층에서 제1 방향으로 연장하는 복수의 기록 비트 라인들을 더 포함하고, 상기 판독 부분은, 각각이 상기 제2 티어의 제1 전도성 층에서 상기 제1 방향으로 연장하는 복수의 판독 비트 라인들을 더 포함하는 것인 3차원 3포트 비트 셀.
  3. 청구항 2에 있어서, 상기 기록 부분은, 상기 제1 티어의 제2 전도성 층에서 상기 제1 방향과 상이한 제2 방향으로 연장하는 적어도 하나의 기록 워드 라인을 더 포함하고, 상기 판독 부분은, 상기 제2 티어의 제2 전도성 층에서 상기 제2 방향으로 연장하는 적어도 하나의 판독 워드 라인을 더 포함하는 것인 3차원 3포트 비트 셀.
  4. 청구항 1에 있어서, 상기 복수의 판독 포트 요소들은 복수의 판독 포트 게이트들을 포함하는 것인 3차원 3포트 비트 셀.
  5. 청구항 4에 있어서, 상기 판독 부분은, 상기 제2 티어 상에 배치되며 상기 복수의 판독 포트 게이트들에 연결된 적어도 하나의 래치 인버터를 더 포함하는 것인 3차원 3포트 비트 셀.
  6. 청구항 4에 있어서, 상기 복수의 기록 포트 요소들은 복수의 기록 포트 게이트들을 포함하는 것인 3차원 3포트 비트 셀.
  7. 청구항 1에 있어서,
    상기 제1 티어 상에 배치된 기록 제어 회로; 및
    상기 제2 티어 상에 배치된 판독 제어 회로를 더 포함하는 3차원 3포트 비트 셀.
  8. 반도체 메모리에 있어서,
    제1 포트 어레이 부분을 포함하는 제1 티어;
    적어도 하나의 비아를 사용하여 상기 제1 티어에 대하여 수직으로 적층된 제2 티어 - 상기 제2 티어는 제2 포트 어레이 부분을 포함함 - ; 및
    적어도 하나의 3차원 3포트 비트 셀을 포함하고,
    상기 적어도 하나의 3차원 3포트 비트 셀은,
    상기 제1 포트 어레이 부분 상에 배치된 제1 부분 - 상기 제1 부분은 복수의 기록 포트 요소들을 포함함 - ; 및
    상기 제2 포트 어레이 부분 상에 배치된 제2 부분 - 상기 제2 부분은 복수의 판독 포트 요소들을 포함함 -
    을 포함하는 것인 반도체 메모리.
  9. 청구항 8에 있어서, 상기 제1 티어 상에 배치된 기록 드라이버 및 기록 워드 라인 디코더와, 상기 제2 티어 상에 배치된 판독 입력/출력(I/O; input/output) 회로 및 판독 워드 라인 디코더를 더 포함하는 반도체 메모리.
  10. 방법에 있어서,
    제1 티어 상에 3차원 3포트 비트 셀의 기록 부분을 배치하는 단계 - 상기 기록 부분은 복수의 기록 포트 요소들을 포함함 - ;
    상기 제1 티어에 대하여 수직으로 적층된 제2 티어 상에 상기 3차원 3포트 비트 셀의 판독 부분을 배치하는 단계 - 상기 판독 부분은 복수의 판독 포트 요소들을 포함함 - ; 및
    적어도 하나의 비아를 사용하여 상기 제1 티어를 상기 제2 티어에 연결하는 단계를 포함하는 방법.
KR1020140174223A 2013-12-06 2014-12-05 3차원 3포트 비트 셀 및 이의 어셈블링 방법 KR20150066482A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/098,567 2013-12-06
US14/098,567 US9208854B2 (en) 2013-12-06 2013-12-06 Three dimensional dual-port bit cell and method of assembling same
US14/334,935 US10083739B2 (en) 2013-12-06 2014-07-18 Three-dimensional three-port bit cell and method of assembling same
US14/334,935 2014-07-18

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160174994A Division KR101798794B1 (ko) 2013-12-06 2016-12-20 3차원 3포트 비트 셀 및 이의 어셈블링 방법

Publications (1)

Publication Number Publication Date
KR20150066482A true KR20150066482A (ko) 2015-06-16

Family

ID=53347928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140174223A KR20150066482A (ko) 2013-12-06 2014-12-05 3차원 3포트 비트 셀 및 이의 어셈블링 방법

Country Status (2)

Country Link
KR (1) KR20150066482A (ko)
CN (1) CN104700888B (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US8513791B2 (en) * 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
CN101131858B (zh) * 2007-09-28 2011-03-23 山东大学 三维多端口存储器及其控制方法

Also Published As

Publication number Publication date
CN104700888A (zh) 2015-06-10
CN104700888B (zh) 2018-03-09

Similar Documents

Publication Publication Date Title
KR101798794B1 (ko) 3차원 3포트 비트 셀 및 이의 어셈블링 방법
US10381070B2 (en) Integrated circuit
US9911486B2 (en) Synchronous random access memory (SRAM) chip and two port SRAM array
US9202557B2 (en) Three-dimensional two-port bit cell
US10163497B2 (en) Three dimensional dual-port bit cell and method of using same
US10453522B2 (en) SRAM with stacked bit cells
US9349436B2 (en) Semiconductor memory and method of making the same
KR101491193B1 (ko) Ｓｒａｍ 워드라인 커플링 노이즈 제한
US9711209B2 (en) Three-dimensional wordline sharing memory
US9455260B2 (en) Methods and structures for multiport memory devices
CN107204202B (zh) 被布置成行和列的静态随机存取存储器sram单元的阵列
KR20150066482A (ko) 3차원 3포트 비트 셀 및 이의 어셈블링 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent