CN110176259A - 包括彼此间隔开的凸块阵列的存储器和包括其的电子装置 - Google Patents

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Abstract

一种存储器装置包括：缓冲器管芯，其包括在平行于缓冲器管芯的下表面的第一方向上彼此间隔开的第一凸块阵列和第二凸块阵列；第一存储器管芯，通过多个第一硅通孔堆叠在缓冲器管芯上且包括存储体；和第二存储器管芯，通过多个第二硅通孔堆叠在第一存储器管芯上且包括存储体。第一凸块阵列提供给在第一存储器管芯和第二存储器管芯与第一处理器之间通信的第一信道。第二凸块阵列提供给在第一存储器管芯和第二存储器管芯与第二处理器之间通信的第二信道，且第一信道和第二信道彼此独立，使得分配给第一信道的存储体仅由第一处理器而非第二处理器通过第一信道访问，且分配给第二信道的存储体仅由第二处理器而非第一处理器通过第二信道访问。

Description

包括彼此间隔开的凸块阵列的存储器和包括其的电子装置
相关申请的交叉引用
此专利申请要求2018年2月21日在韩国知识产权局提交的韩国专利申请号10-2018-0020498优先权，所述专利申请的全部内容通过引用并入本文。
背景技术
本发明构思的实施例涉及存储器装置和电子装置，更具体地说，涉及包括彼此间隔开的凸块阵列(bump array)的存储器装置和包括所述存储器装置的电子装置。
为了增加存储器装置的集成度，可以堆叠多个存储器管芯。为了制造具有三维结构的存储器装置，可以使用硅通孔来堆叠存储器管芯。使用硅通孔的堆叠的三维存储器装置可以提供比常规存储器装置更高的容量和更高的带宽。
使用三维存储器装置的处理器可以是各种各样的。取决于应用，处理器可以通过由三维存储器装置支持的所有信道或一些信道来使用三维存储器装置。此外，多个处理器可以通过信道使用一个三维存储器装置。通过内部划分三维存储器装置，能够向多个处理器提供信道的三维存储器装置可以是有用的。
发明内容
本发明构思的实施例提供包括彼此间隔开的凸块阵列的存储器装置和包括所述存储器装置的电子装置。
根据示例性实施例，一种存储器装置可以包括：缓冲器管芯，其包括在平行于缓冲器管芯的下表面的第一方向上彼此间隔开的第一凸块阵列和第二凸块阵列；第一存储器管芯，其通过多个第一硅通孔堆叠在缓冲器管芯上并且包括存储体；以及第二存储器管芯，其通过多个第二硅通孔堆叠在第一存储器管芯上并且包括存储体，其中，第一凸块阵列被提供给用于在第一存储器管芯和第二存储器管芯与第一处理器之间通信的第一信道，其中，第二凸块阵列被提供给用于在第一存储器管芯和第二存储器管芯与第二处理器之间通信的第二信道，并且其中，第一信道和第二信道彼此独立，使得分配给第一信道的存储体仅由第一处理器而非第二处理器通过第一信道访问，并且分配给第二信道的存储体仅由第二处理器而非第一处理器通过第二信道访问。
根据示例性实施例，一种存储器装置可以包括：缓冲器管芯，其包括在平行于缓冲器管芯的下表面的第一方向上彼此间隔开的第一凸块阵列和第二凸块阵列；第一存储器管芯，其通过多个第一硅通孔堆叠在缓冲器管芯上并且包括存储体；以及第二存储器管芯，其通过多个第二硅通孔堆叠在第一存储器管芯上并且包括存储体，其中，第一凸块阵列被提供给用于在第一存储器管芯和第二存储器管芯与第一处理器之间通信的第一信道，其中，第二凸块阵列被提供给用于在第一存储器管芯和第二存储器管芯与第二处理器之间通信的第二信道，并且其中，第一信道和第二信道彼此独立，使得分配给第一信道的存储体仅由第一处理器而非第二处理器通过第一信道访问，并且分配给第二信道的存储体仅由第二处理器而非第一处理器通过第二信道访问。
根据示例性实施例，一种电子装置可以包括：存储器装置，其包括缓冲器管芯以及通过多个硅通孔各自顺序地堆叠在缓冲器管芯上的多个存储器管芯，所述多个存储器管芯包括分配给第一信道的第一存储体和分配给第二信道的第二存储体；第一处理器，其被配置成通过第一信道访问第一存储体；以及第二处理器，其被配置成通过第二信道访问第二存储体，其中所述缓冲器管芯包括：第一凸块阵列，其邻近第一处理器设置在缓冲器管芯的第一侧上，并且包括被配置成传输和接收第一信道的信号的凸块；以及第二凸块阵列，其邻近第二处理器设置在缓冲器管芯的在平行于缓冲器管芯的下表面的第一方向上与第一侧相反的第二侧上，并且包括被配置成传输和接收第二信道的信号的凸块，其中第一信道和第二信道彼此独立。
根据以上所述，存储器装置可以向分别使用彼此间隔开的凸块阵列的至少两个处理器提供信道。根据本发明构思的实施例，由于凸块阵列彼此间隔开，因此可以改善存储器装置与处理器之间的信道内传输路径的路由。
附图说明
图1是示出根据本发明构思的示例性实施例的电子装置的框图。
图2是用于描述根据本发明构思的示例性实施例的命令队列基本接口操作的视图。
图3是示出根据本发明构思的示例性实施例的电子装置的框图。
图4是示出根据本发明构思的示例性实施例的电子装置的框图。
图5是示出根据本发明构思的示例性实施例的独立应用到每个接口操作的管理策略的概念图。
图6是用于描述根据本发明构思的示例性实施例的电子装置的加载数据的操作的视图；
图7是示出包括根据本发明构思的示例性实施例的电子装置的电子系统的配置的框图。
图8是示出根据本发明构思的示例性实施例的电子装置的框图。
图9是示出根据本发明构思的示例性实施例的电子装置的框图。
图10是根据本发明构思的示例性实施例的电子装置的截面视图。
图11是用于描述图10中示出的存储器装置、第一处理器和第二处理器的示例性操作的流程图。
具体实施方式
下面，将参考附图清楚地并且详细地描述本发明构思的实施例，使得本领域普通技术人员实现本发明的实施例。
图1是示出根据本发明构思的示例性实施例的存储器装置的视图。存储器装置100可以包括缓冲器管芯110和第一存储器管芯120至第四存储器管芯150。
缓冲器管芯110可以包括电路部件，所述电路部件被配置成缓冲在存储器装置100外部的外部装置(例如，访问存储器装置100的装置，诸如主机、处理器、存储器控制器等)与第一存储器管芯120至第四存储器管芯150之间传输的信号。例如，缓冲器管芯110可以包括缓冲电路(未示出)，从而补偿从外部装置接收的信号和从第一存储器管芯120至第四存储器管芯150接收的信号的信号完整性。例如，缓冲器管芯110可以将从外部装置传输的命令、地址和写入数据传输到第一存储器管芯120至第四存储器管芯150中的至少一个。缓冲器管芯110可以将从第一存储器管芯120至第四存储器管芯150传输的读取数据传输到外部装置。缓冲器管芯110可以相对于Z轴设置在存储器装置100的底部。缓冲器管芯110可以包括被配置成执行逻辑功能的电路部件。另外，缓冲器管芯110可以为第一存储器管芯120至第四存储器管芯150提供支持。因此，缓冲器管芯110可以被称为逻辑管芯或基础管芯/基础层。
第一存储器管芯120至第四存储器管芯150可以在Z轴方向(垂直于缓冲器管芯110的上表面的方向)上顺序地堆叠在缓冲器管芯110的上表面上。在图1中示出堆叠在缓冲器管芯110的上表面上的四个存储器管芯120至150，但是堆叠在缓冲器管芯110的上表面上的存储器管芯的数量不限于此。
可以将第一存储器管芯120至第四存储器管芯150制造为具有彼此相同的结构。第四存储器管芯150可以包括存储体151。存储体可以被称为存储器单元阵列，包括设置在字线(未示出)和位线(未示出)的交叉点处的存储器单元。例如，存储器单元可以包括动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、NAND闪存单元、NOR闪存单元、电阻随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元、磁随机存取存储器(MRAM)单元等。
存储体151的数量可以由联合电子装置工程委员会(JEDEC)标准和存储器装置100支持的容量确定。随着存储体151的数量增加，尽管邻近存储体151设置的行解码器(未示出)或列解码器(未示出)的数量可以增加，可以提高存储器装置100的可访问性。对于可访问性，存储体151中的至少两个可以包括在一个存储体组中，但是本公开不限于此。第四存储器管芯150还可以提供到每个存储体组的访问路径以及到每个存储体的访问路径。由于存储器装置100可以支持存储体组，可以提高对存储器装置100的可访问性。第四存储器管芯150在图1中示出为包括十六个存储体151，但是本发明构思的范围不限于此。
在示例性实施例中，第四存储器管芯150的存储体151中的至少一个可以被分配给信道。信道可以提供对包括至少两个或更多个存储体的组(例如，存储体组)的访问，并且信道可以彼此独立。由于信道彼此独立，不能通过其他信道访问分配给任何一个信道的存储体。可以基于存储器装置100的总容量和存储器装置100支持的信道的数量来确定分配给一个信道的存储体的总容量。例如，分配给一个信道的存储体的总容量可以在约1Gb到约32Gb的范围内，但是本发明构思的范围不限于此。
参考图1，第四存储器管芯150可以包括十六个存储体151，八个存储体可以被分配给第一信道，并且剩余的八个存储体可以被分配给第二信道。如上所述，可以将第一存储器管芯120至第三存储器管芯140制造为具有与第四存储器管芯150相同的结构。因此，存储器装置100可以支持八个信道，第一存储器管芯120至第四存储器管芯150中的每一个可以支持两个信道，并且八个存储体可以分配给一个信道。然而，上述数值都是示例性的。
与图1中所示不同，存储器管芯150的存储体151可以全部分配给一个信道，或者可以分配给四个或更多个信道。另外，分配给一个信道的存储体的数量在图1中为八，但是本发明构思的范围不限于此。例如，十六个或更多个存储体可以分配给一个信道。存储器装置100的存储体可以被划分到由存储器装置100支持的各信道。可以基于第一存储器管芯120至第四存储器管芯150的数量、存储体151的数量以及每一个信道的存储体的数量来确定由存储器装置100支持的信道的数量。
与诸如双倍数据速率(DDR)4和DDR 5的常规DRAM装置不同，存储器装置100可以是诸如高带宽存储器(HBM)、HBM2、HBM3等的三维堆叠存储器装置，其提供高容量和高带宽。根据示例性实施例，与具有相对低操作带宽并且可以仅使用一个信道进行操作的低带宽存储器装置相比，如示例性实施例中所示，存储器装置100可以是具有相对高操作带宽的存储器装置并且可以使用的多个访问信道来操作。例如，与诸如低功率DDR(LPDDR)存储器装置的低带宽存储器装置相比，存储器装置100可以包括宽I/O存储器装置。具体地，与常规DRAM不同，存储器装置100可以包括用于高带宽的数百、数千或更多数据输入/输出引脚。例如，存储器装置100可以支持2n预取、4n预取、8n预取、16n预取等。另外，存储器装置100可以支持BL(突发长度)2、BL4、BL8、BL16等。“n”是一个自然数。常规的HBM装置可以用于需要高容量和高带宽的一个处理器。
根据本发明构思的示例性实施例的存储器装置100可以被彼此独立操作的至少两个处理器划分和使用。这至少两个处理器可以需要比要求所有数据输入/输出引脚和存储器装置100的所有存储体操作的处理器更低的带宽或更低的容量。在下文中，将描述可以由至少两个处理器使用的存储器装置100。
图2是沿着图1中示出的线I-I’截取的截面视图。缓冲器管芯110可以包括用于第一信道CH1的第一凸块阵列111和用于第二信道CH2的第二凸块阵列112。第一凸块阵列111和第二凸块阵列中的每一个可以包括多个焊料凸块，用于将存储器装置100电连接到存储器装置100外部的外部装置。第一信道CH1和第二信道CH2中的每一个可以被配置为独立命令和数据接口。例如，通过第一信道CH1传输或接收的信号可以不控制连接到第二信道CH2的存储体的操作，并且通过第二信道CH2传输或接收的信号可以不控制连接到第一信道CH1的存储体的操作。根据示例性实施例，包括在第一信道CH1中的信号可以通过第一凸块阵列111从外部装置传输到存储器装置100或者从存储器装置100传输到外部装置，并且包括在第二信道CH2中的信号可以通过第二凸块阵列112从外部装置传输到存储器装置100或从存储器装置100传输到外部装置。
包括在第一信道CH1和第二信道CH2中的信号可以包括输入信号、输入/输出信号和输出信号。例如，输入信号可以包括时钟信号CK_t和CK_c、时钟使能信号CKE、写入数据选通信号WDQS_t和WDQS_c以及命令和地址信号CA。这里，为了图2的简洁，图2中仅示出了表示时钟信号CK_t和CK_c的CK，并且在图2中仅示出了表示写入数据选通信号WDQS_t和WDQS_c的WDQS。
时钟信号CK_t和CK_c可以以差分方式从外部装置传输。时钟使能信号CKE可以用于激活或停用存储器装置100内的时钟、输入缓冲器和输出驱动器。例如，时钟使能信号CKE可以在预充电断电操作、激活断电操作和自刷新操作中被提供为低(逻辑“0”)。写入数据选通信号WDQS_t和WDQS_c可以以差分方式从外部装置传输。写入数据选通信号WDQS_t和WDQS_c可用于对包括写入数据的数据输入/输出信号进行采样。
命令和地址信号CA可以与时钟信号同步。例如，存储器装置100可以基于DDR方式在时钟信号的上升沿或下降沿处对命令和地址信号CA进行采样。命令和地址信号CA可以包括行命令和地址信号以及列命令和地址信号。
行命令和地址信号可以与时钟信号同步，并且可以用于选择存储体的至少一个字线。行命令和地址信号可以包括激活命令、预充电命令、刷新命令、存储体地址以及行地址。列命令和地址信号可以与时钟信号同步，并且可以用于选择与所选字线交叉的位线。列命令和地址信号可以包括写入命令、读取命令、存储体地址以及列地址。例如，可以基于存储器装置100支持的2n预取、4n预取、8n预取和16n预取来确定由行命令和地址信号以及列命令和地址信号选择的存储器单元的数量。预取方案可用于补偿存储体的数据输入/输出速率与第一信道CH1和第二信道CH2的数据输入/输出速率之间的差异。例如，在2n预取方案中，每一个数据输入/输出信号DQ从一个存储体中预取2位。类似地，在4n预取方案中，每一个数据输入/输出信号DQ从一个存储体中预取4位，在8n预取方案中，每一个数据输入/输出信号DQ从一个存储体中预取8位，并且在16n预取方案中，每一个数据输入/输出信号DQ从一个存储体中预取16位。
行命令和地址信号或列命令和地址信号还可以包括模式寄存器设置命令以设置存储器装置100的操作模式。存储器装置100还可以包括模式寄存器以存储模式寄存器设置命令的操作码(OP码)。
例如，输入/输出信号可以包括数据输入/输出信号DQ、用于低功率的数据总线反转信号DBI，以及用于屏蔽不希望写入的数据的数据屏蔽信号DM。数据输入/输出信号DQ可以包括存储到由行命令和地址信号以及列命令和地址信号选择的存储器单元的写入数据或从所选择的存储器单元输出的读取数据。例如，每一个信道的数据输入/输出信号DQ的数量可以是2的倍数，例如128、256等。具有字节单位的每个数据输入/输出信号DQ可以使用一个数据总线反转信号和一个数据屏蔽信号。
例如，输出信号可以包括读取数据选通信号RDQS_t和RDQS_c、地址奇偶校验错误信号AERR以及数据奇偶校验错误信号DERR。这里，为简洁图2，在图2中示出表示读取数据选通信号RDQS_t和RDQS_c的RDQS。读取数据选通信号RDQS_t和RDQS_c可用于对包括读取数据的数据输入/输出信号DQ进行采样。地址奇偶校验错误信号AERR可以指示在命令和地址信号CA中是否发生奇偶校验错误。数据奇偶校验错误信号DERR可以指示在数据输入/输出信号DQ中是否发生奇偶校验错误。
在示例性实施例中，第一凸块阵列111可以在X轴方向上与缓冲器管芯110的下表面的中心间隔开。类似地，第二凸块阵列112可以在与X轴相反的方向上与缓冲器管芯110的下表面的中心间隔开。第一凸块阵列111和第二凸块阵列112可以不邻近彼此设置，并且可以在X轴方向上彼此间隔开。例如，第一凸块阵列111和第二凸块阵列112可以分别邻近缓冲器管芯110的不同侧设置。例如，第一凸块阵列111可以设置在缓冲器管芯110的下表面的第一边缘处，并且第二凸块阵列112可以与第一凸块阵列111分开，设置在缓冲器管芯110的下表面的在X轴方向上与第一边缘相反的第二边缘。
参考图2，相对于Z轴设置在存储器装置100的左侧的外部装置(未示出)可以通过第一凸块阵列111与存储器装置100交换第一信道CH1的信号。相对于Z轴设置在存储器装置100的右侧的外部装置(未示出)可以通过第二凸块阵列112与存储器装置100交换第二信道CH2的信号。因此，相对于Z轴设置在存储器装置100的左侧的外部装置(未示出)可以不通过第二凸块阵列112与存储器装置100交换第二信道CH2的信号，并且相对于Z轴设置在存储器装置100的右侧的外部装置(未示出)可以不通过第一凸块阵列111与存储器装置100交换第一信道CH1的信号。例如，根据某些实施例，通过第一信道CH1传输/接收的信号仅可以控制第一存储器管芯120和第二存储器管芯130(或另一实施例中的第三存储器管芯140和第四存储器管芯150)与相对于Z轴设置在存储器装置100的左侧的第一处理器之间的操作，并且通过第二信道CH2传输/接收的信号仅可以控制第一存储器管芯120和第二存储器管芯130(或另一实施例中的第三存储器管芯140和第四存储器管芯150)与相对于Z轴设置在存储器装置100的右侧的第二处理器之间的操作。
由于第一凸块阵列111和第二凸块阵列112可以彼此间隔开，存储器装置100可以将第一信道CH1提供给邻近第一凸块阵列111的一个外部装置，并且可以将第二信道CH2提供给邻近第二凸块阵列112的另一个外部装置。根据本发明构思的示例性实施例，由于缩短了存储器装置100与外部装置之间的信道内传输路径的长度，可以改善传输路径的路由。
在示例性实施例中，缓冲器管芯110还可以包括用于传输全局信号的凸块阵列(未示出)。全局信号可以是存储器装置100支持的所有信道的公共信号。例如，全局信号可以包括复位信号、电源信号和指示存储器装置100的温度的信号。例如，用于传输全局信号的凸块阵列可以在缓冲器管芯110的下表面的第一边缘与第二边缘之间邻近缓冲器管芯110的下表面的中心设置。
第一存储器管芯120可以包括第一存储体121。第一存储体121可以与图1中所示的存储体151基本相同。凸块126可以设置在第一存储器管芯120与缓冲器管芯110之间以电连接第一存储器120和缓冲器管芯110。根据示例性实施例，凸块126可以设置在缓冲器管芯110的上表面的中间部分(例如，居中设置)与第一存储器管芯120的下表面的中间部分之间，以将第一存储器管芯120和缓冲器管芯110彼此电连接。第一存储器管芯120可以包括金属线127和硅通孔128。金属线127可以电连接凸块126和硅通孔128。金属线127的形状不限于图2中所示的形状。可以通过在Z轴方向上穿过基板来形成硅通孔128，以电连接缓冲器管芯110和第二存储器管芯130至第四存储器管芯150。第一存储器管芯120至第四存储器管芯150可以通过硅通孔128堆叠在缓冲器管芯110上。在本说明书中，将理解当元件被称为“电连接到”另一元件时，它可能直接连接到另一元件，或者可能存在中间元件。如本文所使用的，并且除非另有说明，否则描述为“电连接”的物品被配置为使得电信号可以从一个元件传递到另一个元件。第二存储器管芯130至第四存储器管芯150可以类似于第一存储器管芯120制造。
例如，假设存储器装置100支持八个信道。第四存储器管芯150的第四存储体151中的一些可以被分配给第一信道，而剩余的第四存储体151可以被分配给第二信道。第三存储器管芯140的第三存储体141中的一些可以被分配给第三信道，而剩余的第三存储体141可以被分配给第四信道。第二存储器管芯130的第二存储体131中的一些可以被分配给第五信道，而剩余的第二存储体131可以被分配给第六信道。第一存储器管芯120的第一存储体121中的一些可以被分配给第七信道，而剩余的第一存储体121可以被分配给第八信道。分配给第一信道至第八信道中的每一个的存储体的数量可以彼此相同或不同。第一存储器管芯120至第四存储器管芯150的第一存储体至第四存储体121、131、141和151与第一信道至第八信道之间的映射关系不限于上述示例性描述。
分配给任何一个信道的存储体可以包括第一存储体121中的至少一个、第二存储体131中的至少一个、第三存储体141中的至少一个、或第四存储体151中的至少一个。分配给任何一个信道的存储体可以全部设置在一个存储器管芯中，或者可以分配给一些存储器管芯。分配给一个信道的存储体和分配给另一个信道的存储体可能彼此不同。
图3是示出图2中所示的第一凸块阵列111的一部分的视图。当在Z轴方向上观察图2中所示的缓冲器管芯110的下表面时，第一凸块阵列111的凸块可以以图3所示的方式设置。图3中所示的凸块的数量仅是示例性的。第一凸块阵列111的凸块可以传输或接收第一信道的信号。例如，第一凸块阵列111的凸块可以设置为交错图案。
间距P1可以指示具有相同Y坐标值的彼此邻近的凸块的水平间距。间距P2可以指示具有相同X坐标值的彼此邻近的凸块的垂直间距。根据示例性实施例，间距P1可以具有大于间距P2的值。直径D可以指示每个凸块的直径。例如，间距P1、间距P2和直径D中的每一个可以具有从几微米到几十微米的值。因此，凸块可以被称为微凸块，并且凸块阵列可以被称为微凸块阵列。根据示例性实施例，每个凸块的直径D可以在平行于X轴的方向上大于金属线127的厚度。
图4是示出根据本发明构思的示例性实施例的电子装置的框图。将参考图1和图2描述图4所示的电子装置1000。电子装置1000可以包括存储器装置1100、第一处理器1610和第二处理器1620。参考图4，当在Z轴方向上观看图1的存储器装置100时，存储器装置1100可以指示缓冲器管芯110的下表面。存储器装置1100可以是图1和图2中描述的存储器装置100。根据示例性实施例，存储器装置1100、第一处理器1610和第二处理器1620安装在电路板上，例如印刷电路板(PCB)(未示出)。第一处理器1610和第二处理器1620可以通过电路板中的布线与存储器装置1100电通信，所述布线连接到第一处理器1610、第二处理器1620和存储器装置1100中每一个的对应凸块。
例如，存储器装置1100可以支持第一信道CH1至第八信道CH8。存储器装置1100可以通过第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7与第一处理器1610通信。类似地，存储器装置1100可以通过第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8与第二处理器1620通信。存储器装置1100可以向第一处理器1610提供八个信道中的四个信道，并且可以向第二处理器1620提供剩余的四个信道。存储器装置1100的存储体可以被划分为分配给第一处理器1610的信道的存储体和分配给第二处理器1620的信道的存储体。
用于第一信道CH1至第八信道CH8的第一凸块阵列1111至第八凸块阵列1118可以设置在存储器装置1100的下表面(即，存储器装置1100的缓冲器管芯的下表面)上。第一信道CH1的信号可以通过第一凸块阵列1111传输。存储器装置1100可以使用第一凸块阵列1111将第一信道CH1提供给第一处理器1610。其他信道的信号也可以类似于第一信道CH1的信号传输，并且存储器装置1100可以使用其他凸块阵列提供其他信道。存储器装置1100支持的信道的数量和信道的凸块阵列的数量不限于以上示例性描述。
在示例性实施例中，第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117可以在X轴方向上，在存储器装置1100的下表面的中心的第一侧上与存储器装置1100的下表面的中心间隔开。例如，第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117可以在X轴方向上在存储器装置1100的下表面的中心的第一侧上与穿过存储器装置1100的下表面的中心且平行于Y轴的轴间隔开。第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117可以邻近缓冲器管芯110的邻近第一处理器1610的第一侧设置。第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以在与X轴方向相反的方向上，在存储器装置1100的下表面的中心的与第一侧相反的第二侧(也被描述为前向X轴方向，如图4中的箭头方向所示)上与存储器装置1100的下表面的中心分隔开。例如，第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以在存储器装置1100的下表面的中心的与第一侧相反的第二侧(也被描述为相反的X轴方向，与图4中的箭头方向相反)上与穿过存储器装置1100的下表面的中心且平行于Y轴的轴分隔开。第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以邻近缓冲器管芯110的邻近第二处理器1620的第二侧设置。第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117以及第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以在X轴方向上彼此间隔开。
在示例性实施例中，第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117的中心可以具有相同的X坐标值。第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117在Y轴上的位置可以与图4中所示的位置不同地设置。第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118的中心可以具有相同的X坐标值。第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118在Y轴上的位置可以与图4中所示的位置不同地设置。第一处理器1610可以通过彼此独立的第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7中的至少一个访问存储器装置1100的内部存储体。例如，分配给CH1的存储体可以仅由第一处理器1610通过第一信道CH1访问，并且不可以由第一处理器1610通过第三信道CH3、第五信道CH5和第七信道CH7等等访问。
第一处理器1610可以访问的存储体可以是分配给存储器装置100的所有存储体的第一信道、第三信道、第五信道和第七信道的存储体。例如，第一处理器1610可以是中央处理单元(CPU)、图形处理单元(GPU)、神经处理单元(NPU)、应用处理器(AP)等。第一处理器1610可以实现为现场可编程门阵列(FPGA)、专用集成电路(ASI C)、片上系统(SoC)等。
第二处理器1620可以通过彼此独立的第二信道、第四信道、第六信道和第八信道中的至少一个来访问存储器装置1100的内部存储体。例如，分配给CH2的存储体可以仅由第二处理器1620通过第二信道CH2访问，并且不可以由第二处理器1620通过第四信道CH4、第六信道CH6和第八信道CH8等等访问。第二处理器1620可以类似于第一处理器1610实现和操作。例如，第二处理器1620可以与第一处理器1610相同或者可以与第一处理器1610不同。例如，存储器装置1100可以向至少两个同构处理器中的每一个或至少两个异构处理器中的每一个提供至少一个信道。
在示例性实施例中，第一处理器1610，第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117中的一个，第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118中的一个，以及第二处理器1620可以沿着穿过存储器装置1100的下表面的中心且平行于X轴的第一轴顺序地设置。第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117以及第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以分别相对于第二轴对称。第二轴可以垂直于第一轴，平行于Y轴，并且穿过存储器装置1100的下表面的中心。
在示例性实施例中，第一处理器1610和第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117可以邻近缓冲器管芯的第一侧设置。第二处理器1620和第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以邻近缓冲器管芯的第二侧设置。例如，缓冲器管芯的第一侧和第二侧可以在X轴方向上彼此相反。
图5和图6是示出图4中所示的存储器装置的下表面的视图。将参考图4描述在图5和图6中的每一个中示出的存储器装置1100的下表面。参考图5和图6，第一凸块阵列1111、第三凸块阵列1113、第五凸块阵列1115和第七凸块阵列1117可以在朝向第一处理器1610的第一方向(例如，前向X轴方向)上，在存储器装置1100的下表面(例如，缓冲器管芯的下表面)中与存储器装置1100的下表面的中心间隔开。第二凸块阵列1112、第四凸块阵列1114、第六凸块阵列1116和第八凸块阵列1118可以在朝向第二处理器1620的第二方向(例如，相反的X轴方向)上，在存储器装置1100的下表面中与存储器装置1100的下表面的中心间隔开。
例如，第一凸块阵列1111可以包括其中设置了包括地址字AWORD的信号的凸块的区域以及其中布置了包括第一数据字DWORD1至第四数据字DWORD4的信号的凸块的区域。包括地址字AWORD的信号可以包括命令和地址信号CA。包括第一数据字DWORD1至第四数据字DWORD4的信号可以包括数据输入/输出信号DQ。
在示例性实施例中，第一信道可以具有128位总线。第一信道可包括128个数据输入/输出信号DQ[127：0]。一个数据字的大小可以是4个字节。因此，第一数据字DWORD1可以包括32个数据输入/输出信号DQ[31：0]，第二数据字DWORD2可以包括32个数据输入/输出信号DQ[63:32]，第三数据字DWORD3可以包括32个数据输入/输出信号DQ[95:64]，并且第四数据字DWORD4可以包括32个数据输入/输出信号DQ[127：96]。然而，每个信道的数据输入/输出信号的数量和每一个数据字的数据输入/输出信号的数量不限于此。
在示例性实施例中，参考图5，第一凸块阵列1111至第八凸块阵列1118的区域可以彼此分开。在第一凸块阵列1111中，地址字AWORD的区域和第一数据字DWORD1至第四数据字DWORD4的区域可以彼此分开。区域的设置顺序不限于图5中所示的顺序。尽管未在图5中示出，可以在区域之间另外设置电源凸块。第二凸块阵列1112至第八凸块阵列1118的字的区域可以类似于第一凸块阵列1111的字的区域设置。例如，电源凸块可以是连接来向用于存储器装置中的存储器访问操作的某些电路提供电源的凸块，诸如使用电源(例如，电压)来操作存储器装置1100的一个或多个晶体管的端子。
在另一示例性实施例中，参考图6，为了减少在数据输入/输出信号DQ之间或在命令和地址信号CA之间的耦合，第一凸块阵列1111和第三凸块阵列1113可以设置在相同的区域中。如上所述，由于第一信道CH1和第三信道CH3彼此独立，在切换包括在第一信道CH1中的信号的同时，可以不切换包括在第三信道CH3中的信号。例如，地址字AWORD的区域和第一凸块阵列1111的第一数据字DWORD1至第四数据字DWORD4的区域和地址字AWORD的区域以及第三凸块阵列1113的第一数据字DWORD1至第四数据字DWORD4的区域可以彼此交替设置。
详细地，第一凸块阵列1111和第三凸块阵列1113的地址字AWORD的区域可以在Y轴方向上邻近彼此设置。第一凸块阵列1111和第三凸块阵列1113的第一数据字DWORD1的区域可以在Y轴方向上邻近彼此设置。第一凸块阵列1111和第三凸块阵列1113的第二数据字DWORD2至第四数据字DWORD4的区域也可以类似于第一数据字DWORD1的区域设置。第二凸块阵列1112和第四凸块阵列1114、第五凸块阵列1115和第七凸块阵列1117，以及第六凸块阵列1116和第八凸块阵列1118也可以类似于第一凸块阵列1111和第三凸块阵列1113设置。
图7是示出根据本发明构思的另一示例性实施例的电子装置的框图。将参考图1、图2和图4描述图7所示的电子装置2000。电子装置2000可以包括存储器装置2100、第一处理器2610、第二处理器2620、第三处理器2630以及第四处理器2640。例如，存储器装置2100可以类似于图1和图2中的每一个中所示的存储器装置100或图4中所示的存储器装置1100实现和操作。以下，将描述图4中示出的电子装置1000与图7中示出的电子装置2000之间的差异。
第一凸块阵列2111至第八凸块阵列2118可以设置在存储器装置2100的下表面上。与图4中所示的存储器装置1100不同，第一凸块阵列2111和第五凸块阵列2115可以在朝向第一处理器2610的方向上邻近彼此设置。第二凸块阵列2112和第六凸块阵列2116可以在朝向第二处理器2620的方向上邻近彼此设置。第三凸块阵列2113和第七凸块阵列2117可以在朝向第三处理器2630的方向上邻近彼此设置。第四凸块阵列2114和第八凸块阵列2118可以在朝向第四处理器2640的方向上邻近彼此设置。存储器装置2100可以具有与存储器装置1100相同的配置，除了第一凸块阵列2111至第八凸块阵列2118的位置之外。
电子装置2000还可以包括第三处理器2630和第四处理器2640以及第一处理器2610和第二处理器2620。参考图7，第一处理器2610可以通过彼此独立的第一信道CH1和第五信道CH5访问存储器装置2100的内部存储体。例如，第一处理器2610可以类似于图4中所示的第一处理器1610操作。第二处理器2620至第四处理器2640可以类似于第一处理器2610实现和操作。
第二处理器2620可以通过彼此独立的第二信道CH2和第六信道CH6访问存储器装置2100的内部存储体。第三处理器2630可以通过彼此独立的第三信道CH3和第七信道CH7访问存储器装置2100的内部存储体。第四处理器2640可以通过彼此独立的第四信道CH4和第八信道CH8访问存储器装置2100的内部存储体。存储器装置2100可以向至少四个同构处理器中的每一个或至少四个异构处理器中的每一个提供信道。
在示例性实施例中，要提供给每个处理器的带宽和信道的数量可以由访问存储器装置2100的处理器的数量确定。例如，存储器装置2100可以支持八个信道，并且每个信道可以包括128位数据总线。参考图7，第一处理器2610至第四处理器2640可以独立地访问存储器装置2100。在该示例性实施例中，第一处理器2610至第四处理器2640中的每一个可以通过两个信道访问存储器装置2100的存储体。第一处理器2610至第四处理器2640中的每一个可以通过256位数据总线访问存储器装置2100的存储体。随着处理器的数量增加，可以减少要提供给每个处理器的信道的数量。
参考图7，存储器装置2100支持的信道可以均匀地分配给第一处理器2610至第四处理器2640。根据替代实施例，提供给每个处理器的信道数量可能不均匀。例如，第一处理器2610可以通过第一信道CH1、第五信道CH5和第三信道CH3访问存储器装置2100，并且第三处理器2630可以通过第七信道CH7访问存储器装置2100。例如，可以根据每个处理器所需的数据总线的大小来确定提供给每个处理器的信道数量。
在示例性实施例中，第一处理器2610、第一凸块阵列2111和第五凸块阵列2115中的一个、第二凸块阵列2112和第六凸块阵列2116中的一个以及第二处理器2620可以沿着穿过存储器装置2100的下表面的中心且平行于X轴的第一轴顺序地设置。类似地，第三处理器2630、第三凸块阵列2113和第七凸块阵列2117中的一个、第四凸块阵列2114和第八凸块阵列2118中的一个以及第四处理器2640可以沿着第一轴顺序地设置。
第一凸块阵列2111和第五凸块阵列2115以及第二凸块阵列2112和第六凸块阵列2116可以分别相对于第二轴对称。类似地，第三凸块阵列2113和第七凸块阵列2117以及第四凸块阵列2114和第八凸块阵列2118可以分别相对于第二轴对称。第二轴可以垂直于第一轴，平行于Y轴，并且穿过存储器装置2100的下表面的中心。
图8是示出根据本发明构思的另一示例性实施例的电子装置的框图。将参考图7描述图8所示的电子装置3000。电子装置3000可以包括存储器装置3100、第一处理器3610、第二处理器3620、第三处理器3630以及第四处理器3640。存储器装置3100、第一处理器3610、第二处理器3620、第三处理器3630以及第四处理器3640可以具有与图7中所示的结构和功能相同的结构和功能。以下，将描述图7中示出的电子装置2000与图8中示出的电子装置3000之间的差异。
参考图8，第一处理器3610可以邻近存储器装置3100的缓冲器管芯的第一侧。第二处理器3620可以邻近缓冲器管芯的第二侧。第三处理器3630可以邻近缓冲器管芯的第三侧。第四处理器3640可以邻近缓冲器管芯的第四侧。第一侧和第二侧可以彼此相反。第三侧和第四侧可以彼此相反。第一凸块阵列3111和第五凸块阵列3115、第二凸块阵列3112和第六凸块阵列3116、第三凸块阵列3113和第七凸块阵列3117以及第四凸块阵列3114和第八凸块阵列3118可以分别邻近第一侧至第四侧设置。
第一处理器3610、第一凸块阵列3111和第五凸块阵列3115中的一个、第二凸块阵列3112和第六凸块阵列3116中的一个以及第二处理器3620可以沿着穿过存储器装置3100的下表面的中心且平行于X轴的第一轴顺序地设置。另一方面，第三处理器3630、第三凸块阵列3113和第七凸块阵列3117中的一个、第四凸块阵列3114和第八凸块阵列3118中的一个以及第四处理器3640可以沿着穿过存储器装置3100的下表面的中心且平行于Y轴的第二轴顺序地设置。第一轴可以垂直于第二轴，但是第一轴与第二轴之间的角度不限于此。
电子装置3000的第一凸块阵列3111至第八凸块阵列3118的设置位置可以与电子装置2000的第一凸块阵列2111至第八凸块阵列2118的设置位置不同。电子装置3000的第一凸块阵列3111至第八凸块阵列3118的设置位置不限于图8中所示的那些。第一凸块阵列3111和第五凸块阵列3115可以设置在电子装置3000的下表面上，并且可以邻近第一处理器3610。其他凸块阵列3112至3114和3116至3118可以类似于第一凸块阵列3111和第五凸块阵列3115设置
图9是示出根据本发明构思的另一示例性实施例的电子装置的框图。将参考图1、图2和图4描述图9所示的电子装置4000。电子装置4000可以包括第一存储器装置4100至第四存储器装置4400以及第一处理器4610至第四处理器4640。例如，第一存储器装置4100至第四存储器装置4400均可以是图4中所示的存储器装置1100。
类似于图4中所示的存储器装置1100，第一存储器装置4100可以向第一处理器4610提供第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7，并且可以向第二处理器4620提供第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8。凸块阵列4111可以朝向第一处理器4610设置在第一存储器装置4100的下表面上，并且凸块阵列4112可以朝向第二处理器4620设置在第一存储器装置4100的下表面上。
类似于第一存储器装置4100，第二存储器装置4200至第四存储器装置4400可以向第一处理器4610至第四处理器4640提供信道。详细地，第二存储器装置4200可以向第一处理器4610提供第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7，并且可以向第三处理器4630提供第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8。第三存储器装置4300可以向第三处理器4630提供第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7，并且可以向第四处理器4640提供第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8。第四存储器装置4400可以向第二处理器4620提供第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7，并且可以向第四处理器4640提供第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8。
在示例性实施例中，第一处理器4610、凸块阵列4111和4112以及第二处理器4620可以沿X轴设置。第三处理器4630、凸块阵列4311和4312以及第四处理器4640可以沿X轴设置。第一处理器4610、凸块阵列4211和4212以及第三处理器4630可以沿Y轴设置。第二处理器4620、凸块阵列4411和4412以及第四处理器4640可以沿Y轴设置。
图10是根据本发明构思的另一示例性实施例的电子装置的截面视图。将参考图4描述图10所示的电子装置5000。电子装置5000可以包括存储器装置5100、第一处理器5610、第二处理器5620、插入器5700以及封装基板5800。存储器装置5100、第一处理器5610和第二处理器5620可以具有与图4中所示的结构和功能相同的结构和功能。
存储器装置5100可以包括缓冲器管芯5110和第一存储器管芯5120至第四存储器管芯5150。缓冲器管芯5110可以包括第一凸块阵列5111至第三凸块阵列5113。包括在一个信道中的信号可以通过第一凸块阵列5111传输。包括在一个信道中的信号可以通过第二凸块阵列5112传输。所有信道共用的全局信号可以通过位于第一凸块阵列5111与第二凸块阵列5112之间的第三凸块阵列5113传输。第一存储器管芯5120至第四存储器管芯5150可以在Z轴方向上顺序堆叠在缓冲器管芯5110上。
存储器装置5100与第一处理器5610之间的路径以及存储器装置5100与第二处理器5620之间的路径可以在插入器5700中实现。根据示例性实施例，插入器5700可以包括第一凸块阵列5111与第一处理器5610之间的信道的路径以及第二凸块阵列5112与第二处理器5620之间的信道的路径。另外，插入器5700还可以包括其他信道的路径。可以使用导电材料(例如，金属)在插入器5700中形成路径。插入器5700可包括围绕路径的绝缘材料。绝缘材料可包括锗、硅锗、镓砷(GaAs)、玻璃、陶瓷等。
存储器装置5100、第一处理器5610和第二处理器5620可以分别堆叠在插入器5700上。第一凸块阵列5111至第三凸块阵列5113可以设置在插入器5700与存储器装置5100之间。至少一个凸块可以设置在插入器5700与第一处理器5610之间。至少一个凸块可以设置在插入器5700与第二处理器5610之间。尽管未在图10中示出，插入器5700还可以包括在Z轴方向上形成的至少一个硅通孔，以便在封装基板5800与存储器装置5100之间并且在封装基板5800与第一处理器5610和第二处理器5620之间进行电连接。
插入器5700可以堆叠在封装基板5800上。封装基板5800可以通过至少一个凸块电连接到插入器5700。例如，图10中未示出的其他部件也可以堆叠在封装基板5800上。封装基板5800可以电连接在存储器装置5100与其他部件之间。例如，其他部件可以包括显示器、驱动显示器的驱动电路、传感器、RF芯片、嵌入/卡储存器、扬声器、麦克风、GPS等。尽管描述了封装基板5800，但其上有插入器5700、存储器装置5100以及第一处理器5610和第二处理器5620的基板可以大体描述为印刷电路板，并且可以是例如模块板。
在示例性实施例中，电子装置5000可以是服务器、计算机、智能电话、平板电脑、个人数字助理(PDA)、数码相机、便携式多媒体播放器(PMP)、可佩戴装置、物联网(IoT)等，但不限于此。
应了解，虽然在本文中可能使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开，例如作为命名约定。
图11是用于描述图10中示出的存储器装置、第一处理器和第二处理器的操作的流程图。将参考图4和图10描述图11所示的流程图。例如，存储器装置5100可以是HBM装置。存储器装置5100、第一处理器5610和第二处理器5620的操作可以包括正常操作S110、第一复制操作S130和第二复制操作S150。正常操作S110、第一复制操作S130和第二复制操作S150的顺序不限于图11中所示的顺序。
在操作S111中，第一处理器5610可以通过经由至少一个信道传输至少一个命令来访问第一存储体。所述至少一个信道可以是图4中描述的第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7中的至少一个。可以将第一存储体分配给由存储器装置5100提供给第一处理器5610的信道。第一处理器5610可以同时(例如，同时地)或在不同时间通过至少两个信道向第一存储器装置5100传输命令。
类似地，在操作S112中，第二处理器5620可以通过经由至少一个信道传输至少一个命令来访问第二存储体。所述至少一个信道可以是图4中描述的第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8中的至少一个。可以将第二存储体分配给由存储器装置5100提供给第二处理器5620的信道。如上所述，提供给第一处理器5610的信道与提供给第二处理器5620的信道不同。操作S111和操作S112可以彼此独立，并且操作S111和操作S112的顺序不限于图11中所示的顺序。
在操作S116中，存储器装置5100可以通过至少一个信道(例如，通过图4中描述的第一信道CH1、第三信道CH3、第五信道CH5和第七信道CH7中的一个)向第一处理器5610传输处理从第一处理器5610接收的命令的结果。类似地，在操作S117中，存储器装置5100可以通过至少一个信道(例如，通过图4中描述的第二信道CH2、第四信道CH4、第六信道CH6和第八信道CH8中的一个)向第二处理器5620传输处理从第二处理器5620接收的命令的结果。类似地，操作S116和操作S117可以彼此独立，并且操作S116和操作S117的顺序不限于图11中所示的顺序。例如，可以在存储器装置5100处理操作S111的命令所需的时间之后执行操作S116。类似地，可以在存储器装置5100处理操作S112的命令所需的时间之后执行操作S117。
在示例性实施例中，在正常操作S110中，第一处理器5610和第二处理器5620可以彼此独立地访问存储器装置5100。第一处理器5610可以与第一存储体交换数据，并且第二处理器5620可以刷新或不访问第二存储体。第二处理器5620可以将预充电断电命令、激活断电命令或自刷新命令传输到存储器装置5100。可替代地，第二处理器5620可以与第二存储体交换数据，并且第一处理器5610可以刷新或不访问第一存储体。
在示例性实施例中，第一处理器5610可以将存储在第一存储体中的数据复制到第二存储体以用于第二处理器5620。在操作S131中，第一处理器5610可以将查询命令传输到存储器装置5100。可以通过提供给第一处理器5610的信道中的至少一个传输查询命令。在操作S133中，存储器装置5100的缓冲器管芯可以响应于查询命令将指示未存储数据的第二存储体的区域的地址传输到第一处理器5610。在操作S135中，第一处理器5610可以将复制命令传输到存储器装置5100。在操作S137中，存储器装置5100的缓冲器管芯可以响应于复制命令将存储在第一存储体中的数据存储在未存储数据的第二存储体的区域中。
第二复制操作S150可以类似于第一复制操作S130执行。在操作S151中，第二处理器5620可以将查询命令传输到存储器装置5100。在操作S153中，存储器装置5100的缓冲器管芯可以响应于查询命令将指示未存储数据的第一存储体的区域的地址传输到第二处理器5620。在操作155中，第二处理器5620可以将复制命令传输到存储器装置5100。在操作S157中，存储器装置5100的缓冲器管芯可以响应于复制命令将存储在第二存储体中的数据存储在未存储数据的第一存储体的区域中。
对于第一复制操作S130和第二复制操作S150，缓冲器管芯可以包括存储地址的至少一个寄存器，所述地址指示存储数据的第一存储体和第二存储体的区域。缓冲器管芯可以包括至少一个寄存器以临时存储要复制的数据。
虽然已参考本发明构思的示例性实施例描述了本发明构思，但本领域普通技术人员将理解，在不脱离由以下权利要求限定的本发明构思的精神和范围的情况下，可在其中进行各种改变和修改。

Claims (20)

1.一种存储器装置，其包括：
缓冲器管芯，其被配置成通过第一信道与第一处理器通信并且被配置成通过第二信道与第二处理器通信，所述缓冲器管芯包括被配置成将所述第一信道电连接到所述第一处理器的第一凸块阵列以及被配置成将所述第二信道电连接到所述第二处理器的第二凸块阵列；以及
多个存储器管芯，每个存储器管芯通过多个硅通孔顺序地堆叠在所述缓冲器管芯上，所述存储器管芯包括分配给所述第一信道的第一存储体和分配给所述第二信道的第二存储体，
其中，所述第一凸块阵列邻近所述缓冲器管芯的邻近所述第一处理器的第一侧设置，
其中，所述第二凸块阵列邻近所述缓冲器管芯的邻近所述第二处理器并且在平行于所述缓冲器管芯的下表面的第一方向上与所述第一侧相反的第二侧设置，并且
其中，所述第一信道和所述第二信道彼此独立，使得分配给所述第一信道的所述第一存储体仅由所述第一处理器而非所述第二处理器通过所述第一信道访问，并且分配给所述第二信道的所述第二存储体仅由所述第二处理器而非所述第一处理器通过所述第二信道访问。
2.如权利要求1所述的存储器装置，其中，所述第一凸块阵列和所述第二凸块阵列在所述第一方向上彼此间隔开。
3.如权利要求2所述的存储器装置，其中，所述第一侧和所述第二侧是所述缓冲器管芯的所述下表面的相反边缘。
4.如权利要求3所述的存储器装置，其中，所述缓冲器管芯还包括分配给第三信道的第三凸块阵列和分配给第四信道的第四凸块阵列，
其中，所述多个存储器管芯中的第一存储器管芯包括所述第一存储体和所述第二存储体，并且
其中，所述多个存储器管芯中的第二存储器管芯包括分配给所述第三信道的第三存储体和分配给所述第四信道的第四存储体。
5.如权利要求4所述的存储器装置，其中，所述缓冲器管芯进一步被配置成通过所述第三信道与所述第一处理器通信并且进一步被配置成通过所述第四信道与所述第二处理器通信，
其中，所述第三凸块阵列邻近所述缓冲器管芯的所述第一侧设置，并且
其中，所述第四凸块阵列邻近所述缓冲器管芯的所述第二侧设置。
6.如权利要求4所述的存储器装置，其中，所述缓冲器管芯进一步被配置成通过所述第三信道与邻近所述第一侧的第三处理器通信并且进一步被配置成通过所述第四信道与邻近所述第二侧的第四处理器通信，
其中，所述第三凸块阵列邻近所述缓冲器管芯的所述第一侧设置，并且
其中，所述第四凸块阵列邻近所述缓冲器管芯的所述第二侧设置。
7.如权利要求4所述的存储器装置，其中，所述缓冲器管芯进一步被配置成通过所述第三信道与邻近所述缓冲器管芯的第三侧的第三处理器通信并且进一步被配置成通过所述第四信道与邻近所述缓冲器管芯的第四侧的第四处理器通信，
其中，所述第三凸块阵列邻近所述缓冲器管芯的所述第三侧设置，
其中，所述第四凸块阵列邻近所述缓冲器管芯的所述第四侧设置，并且
其中，所述第三侧和所述第四侧在所述第一方向上彼此相反。
8.如权利要求3所述的存储器装置，其中，所述多个存储器管芯中的第一存储器管芯包括所有的第一存储体，并且
其中，所述多个存储器管芯中的第二存储器管芯包括所有的第二存储体。
9.一种存储器装置，其包括：
缓冲器管芯，其包括在平行于所述缓冲器管芯的下表面的第一方向上彼此间隔开的第一凸块阵列和第二凸块阵列；
第一存储器管芯，其通过多个第一硅通孔堆叠在所述缓冲器管芯上并且包括存储体；以及
第二存储器管芯，其通过多个第二硅通孔堆叠在所述第一存储器管芯上并且包括存储体，
其中，所述第一凸块阵列被提供给用于在所述第一存储器管芯和所述第二存储器管芯与第一处理器之间通信的第一信道，
其中，所述第二凸块阵列被提供给用于在所述第一存储器管芯和所述第二存储器管芯与第二处理器之间通信的第二信道，并且
其中，所述第一信道和所述第二信道彼此独立，使得分配给所述第一信道的第一存储体仅由所述第一处理器而非所述第二处理器通过所述第一信道访问，并且分配给所述第二信道的第二存储体仅由所述第二处理器而非所述第一处理器通过所述第二信道访问。
10.如权利要求9所述的存储器装置，其中，通过所述第一凸块阵列访问的所述第一信道的所述第一存储体包括所述第一存储器管芯的所述存储体中的至少一个或者所述第二存储器管芯的所述存储体中的至少一个，
其中，通过所述第二凸块阵列访问的所述第二信道的所述第二存储体包括所述第一存储器管芯的所述存储体中的至少一个或者所述第二存储器管芯的所述存储体中的至少一个，并且
其中，所述第一存储体与所述第二存储体不同。
11.如权利要求10所述的存储器装置，其中，所述第一存储器管芯的所述存储体包括所有的第一存储体，并且
其中，所述第二存储器管芯的所述存储体包括所有的第二存储体。
12.如权利要求10所述的存储器装置，其中，所述第一存储体包括所述第一存储器管芯的所述存储体中的一部分存储体和所述第二存储器管芯的所述存储体中的一部分存储体，并且
其中，所述第二存储体包括所述第一存储器管芯的所述存储体中的剩余部分存储体和所述第二存储器管芯的所述存储体中的剩余部分存储体。
13.如权利要求10所述的存储器装置，其中，所述第一凸块阵列包括被配置成传输或接收所述第一信道的信号的凸块，并且
其中，所述第二凸块阵列包括被配置成传输或接收所述第二信道的信号的凸块。
14.如权利要求13所述的存储器装置，其中，通过所述第一信道传输或接收的信号仅控制所述第一存储器管芯和所述第二存储器管芯与所述第一处理器之间的操作，并且通过所述第二信道传输或接收的信号仅控制所述第一存储器管芯和所述第二存储器管芯与所述第二处理器之间的操作。
15.一种电子装置，其包括：
存储器装置，其包括缓冲器管芯和多个存储器管芯，所述多个存储器管芯每个通过多个硅通孔顺序地堆叠在所述缓冲器管芯上，所述多个存储器管芯包括分配给第一信道的第一存储体和分配给第二信道的第二存储体；
第一处理器，其被配置成通过所述第一信道访问所述第一存储体；以及
第二处理器，其被配置成通过所述第二信道访问所述第二存储体，
其中，所述缓冲器管芯包括：
第一凸块阵列，其设置在所述缓冲器管芯的邻近所述第一处理器的第一侧上，并且包括被配置成传输和接收所述第一信道的信号的凸块；以及
第二凸块阵列，其设置在所述缓冲器管芯的邻近所述第二处理器的在平行于所述缓冲器管芯的下表面的第一方向上与所述第一侧相反的第二侧上，并且包括被配置成传输和接收所述第二信道的信号的凸块，
其中，所述第一信道和所述第二信道彼此独立。
16.如权利要求15所述的电子装置，其中，所述第一信道的所述信号包括：
时钟信号，其从所述第一处理器传输；
行命令和地址信号，其与所述时钟信号同步，并且用于选择所述第一存储体的至少一个字线；
列命令和地址信号，其与所述时钟信号同步，并且用于选择与所述至少一个字线交叉的位线；以及
数据输入/输出信号，其包括存储到根据所述行命令和地址信号以及所述列命令和地址信号选择的存储器单元的写入数据或从所述存储器单元输出的读取数据。
17.如权利要求16所述的电子装置，其中，基于由所述存储器装置支持的2n预取确定所述存储器单元的数量，其中“n”是自然数。
18.如权利要求16所述的电子装置，其还包括插入器，所述插入器包括所述第一凸块阵列与所述第一处理器之间的所述第一信道的第一路径以及所述第二凸块阵列与所述第二处理器之间的所述第二信道的第二路径。
19.如权利要求15所述的电子装置，其中，所述缓冲器管芯被配置成响应于所述第一处理器的第一查询命令向所述第一处理器传输指示未存储数据的所述第二存储体的区域的地址，或者被配置成响应于所述第二处理器的第二查询命令向所述第二处理器传输指示未存储数据的所述第一存储体的区域的地址。
20.如权利要求19所述的电子装置，其中，所述缓冲器管芯被配置成响应于所述第一处理器的第一复制命令将存储在所述第一存储体中的数据存储在所述第二存储体的所述区域中，或者被配置成响应于所述第二处理器的第二复制命令将存储在所述第二存储体中的数据存储在所述第一存储体的所述区域中。
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