JP4586030B2 - メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法 - Google Patents

メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法 Download PDF

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Description

本発明は、基板の向かい合った面に搭載されたメモリ素子を有するメモリモジュールに関し、より詳細には、基板の向かい合った面にメモリ素子を有するメモリモジュールに関する。
本出願は、２００４年２月５日に出願した、参照によって本明細書に組み込まれている米国特許出願第１０／７７３５１８号明細書「ＤＹＮＡＭＩＣ ＣＯＭＭＡＮＤ ＡＮＤ／ＯＲ ＡＤＤＲＥＳＳ ＭＩＲＲＯＲＩＮＧ ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＭＥＭＯＲＹ ＭＯＤＵＬＥＳ」の出願日付の利益を主張する。
メモリ素子などの半導体装置は、普通には、密封されたパッケージ内に搭載された半導体基板またはチップの形である。チップ上に組み立てられた集積回路は次いで、パッケージの外側からアクセス可能な端子に結合される。こうした外部アクセス可能端子は、ボールグリッドアレイ、すなわち「ＢＧＡ」構成として知られる、集積回路パッケージの向かい合った側および集積回路パッケージの最下部に一群となって並べられた端子パッドに沿って外に向かって、次いで下に向かって突き出るピンなど、多くの形をとり得る。
集積回路パッケージの、外部アクセス可能な各端子は普通には、特定の機能に関連づけられる。たとえば、統合メモリ素子において、第１組の外部アクセス可能端子は、それぞれのメモリアドレスビットＡ０〜ＡＮ用の入力端子であり、第２組の外部アクセス可能端子は、ＲＡＳ＊、ＣＡＳ＊、およびクロック信号など、それぞれのコマンドまたは状況信号Ｃ０〜ＣＮ用の入力端子である。第３組の外部アクセス可能端子は、それぞれのデータビットＤ０〜ＤＮ用の入出力端子である。最後に、第４組の外部アクセス可能端子は、電源およびアース用に確保される。
集積回路は一般に、多くのアプリケーションにおいて単独で使われるが、他のタイプの集積回路は、最も一般的には、グループにまとめられて使われる。たとえば、概してメモリ素子、具体的には動的ランダムアクセスメモリ（「ＤＲＡＭ」）装置は一般に、グループにまとめられて、メモリモジュールの一部として使われる。メモリモジュールは概して、基板の一方または両方の面に搭載されたいくつかのメモリ素子を有するプリント回路基板など、絶縁性基板の形である。導体が、概して基板のエッジに沿って伸びる端子によって形成されるコネクタにメモリ素子を結合する。一般的なメモリモジュールの１つが、「ＳＩＭＭ」として知られるシングルインラインメモリモジュールであり、基板の一方または両方の面に渡る単一のメモリ素子行を含む。別の一般的なメモリモジュールは、「ＤＩＭＭ」として知られるダブルインラインメモリモジュールであり、基板の一方または両方の面に渡る２行のメモリ素子を含む。
ＳＩＭＭ、ＤＩＭＭまたは他の何らかの種類であるかに関わらず、メモリモジュールに関連した共通の現象は、絶えず増大し続ける記憶容量が必要なことである。この理由のため、基板に搭載されたメモリ素子の容量、ならびにメモリ素子をアドレス指定するのに必要とされる外部アクセス可能端子の数は、絶え間なく増大している。メモリ容量を増大させる必要があるので、より多数のメモリ素子を有するメモリモジュールの必要性も増大する。その結果、現在では、メモリ素子は多くの場合、メモリモジュール基板の両側に搭載され、メモリ素子の間の間隔は低下し続けている。メモリ素子の間の間隔の低下および端子の数の増大により、メモリ素子の外部アクセス可能端子に導体を経路指定するのが、より困難になっている。
間隔が狭いメモリ素子の多数の端子に導体を経路指定するのに、成功裏に用いられてきた一技術は、導体がその上に形成された多数の層を有する基板を使うものである。しかし、多数の層を有する基板を提供するのは比較的コストがかかり、間隔が狭い多数の層は、異なる層にある導体の間の過度なクロストークおよび過度な導体静電容量を生じ得る。
メモリ素子端子に導体を経路指定するのをより容易にしている別の技術は、基板の一方の面に搭載された各メモリ素子の端子が、基板の反対面に搭載されたメモリ素子の、対応する端子にまさに反対の位置であるミラーリングである。このミラーリングは、水平方向にも垂直方向にも起こる可能性があり、水平方向の場合は、対応する複数の端子がミラーリングされたパッケージの反対側の同じ場所にあり、垂直方向の場合は、対応する複数の端子が、ミラーリングされたパッケージに渡って伸び、パッケージを二分するラインの上および下の同じ場所にある。いずれのケースでも、ミラーリングは、導体を、基板上のそれぞれの単一の場所に伸びさせ、次いで、その場所で、基板の各面にあるそれぞれの端子に接続させるという利点を有する。重要なこととしては、基板の一方の面にある集積回路の端子に結合された導体を、基板のもう一方の面にある、統合された面の対応する端子に結合する異なる場所に経路指定する必要がない。
メモリ素子のミラーリングは、導体の、メモリ素子へのより簡潔な経路指定を可能にするという利点を有するが、いくつか欠点がないわけではない。メモリ素子のミラーリングが起こるためには、２つのパッケージの対応する端子が互いのミラー画像となるように、異なる２つの集積回路パッケージが開発されなければならない。異なる２つのパッケージは、理論上は同じ集積回路チップを使うが、実際には、このことは常に可能なわけではない。具体的には、基板の一方の面にある集積回路が、基板の反対の面にある集積回路と同じように信号に応答することが重要である。こうした回路が同じように応答するには、２つの回路の対応する信号パスの長さが同一であることが重要である。回路ノードから、異なる２つの端子のどちらかまで信号線を経路指定することは、時として困難なだけでなく、端子と回路ノードの間の信号パスへの望ましくないスタブ接続を作成する。このスタブ接続は、集積回路の性能を低下させ得る信号の反射を生じ得る。この理由のため、それぞれのミラーリングされたパッケージ内に配置するために、互いのミラー画像である、異なる２つの集積回路チップを製造することが必要な場合がある。異なる２つの集積回路パッケージを開発し備えておく必要性は、同じチップを両方のパッケージ向けに使うことができるとしても、ミラーリングされた集積回路のコストを大幅に上昇させる可能性がある。
ミラーリング集積回路の上述の問題を軽減するために、プログラム可能な集積回路が開発されている。図１を参照すると、集積回路メモリ素子１０は多数の端子を含むが、ＲＡＳおよびＣＡＳ信号用の端子１２、１４のみを示してある。ＲＡＳおよびＣＡＳ信号は、上で説明したように、水平方向にミラーリングされている。端子１２、１４は各々、２つのマルチプレクサ１６、１８それぞれの入力に結合されている。マルチプレクサ１６の出力は、ＲＡＳ信号ノード２０に結合され、マルチプレクサ１８の出力は、ＣＡＳ信号ノード２２に結合される。マルチプレクサ１６、１８は、所定の場所で外部端子２６に結合された信号線によって制御される。端子１２は、マルチプレクサ１６の第１の入力およびマルチプレクサ１８の第２の入力に結合される。端子１４は、マルチプレクサ１６の第２の入力およびマルチプレクサ１８の第１の入力に結合される。その結果、端子２６に印加される下限（ｌｏｗ）は、端子１２をＲＡＳ信号ノード２０に結合させ、端子１４をＣＡＳ信号ノード２２に結合させる。端子２６に印加される上限（ｈｉｇｈ）は、端子１２をＣＡＳ信号ノード２２に結合させ、端子１４をＲＡＳ信号ノード２０に結合させる。
動作の際、集積回路メモリ素子１０ａ、ｂの２つは、それぞれ図２Ａ、２Ｂに示すように、基板の向かい合う面に搭載される。その結果、ＲＡＳ信号は、メモリ素子１０ａの端子１２およびメモリ素子１０ｂの端子１４に結合される。ＣＡＳ信号は、メモリ素子１０ａの端子１４およびメモリ素子１０ｂの端子１２に結合される。ただし、メモリ素子１０ａの端子２６は接地電位に結合され、メモリ素子１０ｂの端子２６は、電源電圧に結合される。したがって、マルチプレクサ１６（図１）は、ＲＡＳ信号を両方のメモリ素子１０ａ、ｂのＲＡＳ信号ノード２０に結合し、マルチプレクサ１８は、ＣＡＳ信号を両方のメモリ素子１０ａ、ｂのＣＡＳ信号ノード２２に結合する。
図１、２Ａ、Ｂを参照して説明した技術は、基板の向かい合った側に搭載された単一の集積回路を使って、ミラーリングが起こるのを可能にするという利点を有し、異なる２つの集積回路を使うという、上述した欠点の多くを回避する。しかし、図１に示すマルチプレクサ１６、１８など、内部ルーティング回路を使うミラーリングは、各端子用のルーティング回路が半導体基板上に組み立てられることを要求し、そうすることによって、集積回路自体のために使うことができるエリアを使うという欠点を有する。その結果、ルーティング回路の使用は、特に、各々がルーティング回路を必要とするメモリ素子に存在する多数の端子、ならびに多くのシステムに含まれる多数のメモリ素子を考慮すると、メモリ素子のコストを大幅に上昇させる。ルーティング回路は、ＲＡＳおよびＣＡＳ信号をそれぞれのノード２０、２２に結合する際に、望ましくない遅延も引き起こし得る。
メモリモジュール内でのメモリ素子への導体の経路指定における別の問題は、信号が、メモリ素子との間でそれを介して経路指定されるメモリハブまたはレジスタをメモリモジュールが含む場合に起こる。図３に示すように、メモリモジュール３０は、基板３４に搭載されたメモリハブ３２を含む。メモリモジュール３０は、基板３４に搭載された複数のメモリ素子も含み、そのうちの２つ、すなわち３８、４０を図３に示す。図３のメモリモジュール３０において、メモリハブ３２によって送受信される各信号は、基板３４の左にあるメモリ素子３８に結合された第１組の端子、および基板３４の右側にあるメモリ素子４０に結合された第２組の端子上で送受信される。メモリハブによって送信される信号の１つ、すなわちＡ０アドレスビットを図３に示してあり、このアドレスビットは、メモリ素子３８、４０の、相応に位置決めされた端子に結合される。ただし、Ａ０端子は、両方のメモリ素子３８、４０の左側に配置されているので、左のメモリ素子３８のＡ０端子へのパスは、右のメモリ素子４０のＡ０端子へのパスより長い。その結果、２つのメモリ素子３８、４０の性能は、対称的にならない場合がある。登録されたメモリモジュールの、メモリ素子とレジスタ（図示せず）の間からの信号を結合する際にも、同様の問題が存在する。
メモリ素子など、集積回路との間で信号を結合する際に発生する上述の問題点により、相応に位置決めされた端子が結合し合わされている基板の、向かい合った面に単一の集積回路を搭載させ、各メモリ素子中の内部ルーティング回路構成を必要としないミラーリング技術の必要性が生じている。
本発明の一態様によるメモリモジュールは、絶縁性基板を含み、この基板上で、複数の同一メモリ素子が、絶縁性基板の第１および第２の対向面に搭載されている。メモリ素子は、ミラーリングされた構成で基板に搭載される。その結果、第１の面に搭載されたメモリ素子それぞれの複数の端子は、第２の面に搭載されたメモリ素子それぞれの素子の、相応に位置決めされたそれぞれの端子に相互接続される。アドレスおよびコマンド信号が、相互接続された端子に結合される。重要なこととしては、アドレス信号、コマンド信号またはアドレスおよびコマンド信号両方のどれかが、基板の第１の面に搭載されたメモリ素子がアクセスされている場合、第１の構成で、複数のメモリ素子用の相互接続された端子に結合される。対照的に、こうした信号は、基板の第２の面に搭載されたメモリ素子がアクセスされている場合、第１の構成とは異なる第２の構成で、複数のメモリ素子用の相互接続された端子に結合される。１つまたは複数のメモリモジュール内のメモリ素子は、上で示した信号の構成を変更するメモリコントローラに結合することができる。あるいは、信号の構成は、メモリモジュールそれぞれに搭載されたメモリハブまたはレジスタどちらによっても、変更することができる。
本発明の一実施形態によるコンピュータシステム５０を、図４に示す。コンピュータシステム５０は、特有の計算またはタスクを実施するための特有のソフトウェアを実行するなど、様々な計算機能を実施するプロセッサ５４を含む。プロセッサ５４は、普通には、アドレスバス、制御バス、およびデータバスを含むプロセッサバス５６を含む。プロセッサバス５６は、通常はスタティックランダムアクセスメモリ（「ＳＲＡＭ」）装置であるキャッシュメモリ５８に通常は結合される。最後に、プロセッサバス５６は、時にはバスブリッジと呼ばれるシステムコントローラ６０に結合される。
システムコントローラ６０は、プロセッサ５４に結合されたメモリハブコントローラ６２を含む。メモリハブコントローラ６２は、いくつかのメモリモジュール６４ａ〜ｎにも結合され、メモリモジュール６４ａ〜ｎは、ダウンストリームバス６６およびアップストリームバス６８を介して互いに結合され、こうしたバスは、データ、アドレスおよび／または制御信号を、それぞれ、メモリハブコントローラ６２から遠ざかって、またはそれに向かって結合する。メモリモジュール６４ａ〜ｎはそれぞれ、基板７８に搭載されたメモリハブ７６を含む。メモリハブ７６は、メモリモジュール６４の片側にあるいくつかのメモリ素子８０ａ、ｂに、第１組のコマンド、アドレスおよびデータバス８２を介して、かつ、メモリモジュール６４のもう一方の側にあるいくつかのメモリ素子８６ａ、ｂに、第２組のコマンド、アドレスおよびデータバス８８を介して結合される。複数のメモリ素子８０ａ、ｂ、８６ａ、ｂは、お互い同一である。メモリハブ７６は、メモリハブコントローラ６２とメモリ素子８０、８６との間で、メモリ要求および応答を効率的に経路指定する。このアーキテクチャを利用するコンピュータシステムは、より高い帯域幅を有し得る。というのは、プロセッサ５４は、あるメモリモジュール６４ａ〜ｎが、先行するメモリアクセスに応答している間に、別のメモリモジュール６４ａ〜ｎにアクセスすることができるからである。たとえば、プロセッサ５４は、システム内の別のメモリモジュール６４ａ〜ｎがプロセッサ５４に読取りデータを提供する準備をしている間に、システム内のメモリモジュール６４ａ〜ｎの１つに、書込みデータを出力することができる。メモリハブアーキテクチャを用いるコンピュータシステムの動作効率により、メモリシステムのデータ帯域幅を大いに増大させることが、より現実的になり得る。メモリハブアーキテクチャは、コンピュータシステムにおけるメモリ容量も、大きく増大させ得る。
システムコントローラ６０は、他の様々な構成要素のために、プロセッサ５４への通信経路としても働く。より具体的には、システムコントローラ６０は、通常はグラフィックスコントローラ９０に結合されたグラフィックスポートを含み、コントローラ９０は、ビデオ端子９２に結合される。システムコントローラ６０は、オペレータがコンピュータシステム５０とインタフェースをとることを可能にするための、キーボードやマウスなど、１つまたは複数の入力装置群９４にも結合される。通常、コンピュータシステム５０は、システムコントローラ６０を介してプロセッサ５４に結合された、プリンタなど１つまたは複数の出力装置群９６も含む。１つまたは複数のデータ記憶装置９８は通常、プロセッサ５４にデータを格納させ、または内部もしくは外部記憶媒体（図示せず）からデータを取り出させるために、システムコントローラ６０を介してプロセッサ５４にも結合される。一般的な記憶装置９８の例は、ハードディスクおよびフロッピー（登録商標）ディスク、テープカセット、ならびにコンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）を含む。
さらに図４を参照すると、メモリ素子８０ａ、８６ａは、基板７８の第１の面１００ａに搭載され、メモリ素子８０ｂ、８６ｂは、基板７８の第２の面１００ｂに搭載される。メモリ素子８０ａ、８６ａは好ましくは、それぞれ、メモリ素子８０ｂ、８６ｂに直接向かい合って搭載され、その隣接する端子は、互いに結合され、かつ、それぞれバス８２、８８の信号線に結合される。その結果、メモリ素子８０ａのうち１つの素子の左上隅に配置された端子は、たとえば、対向するメモリ素子８０ｂの右上の隅に配置された、相応に位置決めされた端子に結合される。
メモリ素子８０、８６の端子は好ましくは、メモリ素子８０ａ、８６ａのデータバス端子が、それぞれ、基板７８の反対の面にあるメモリ素子８０ｂ、８６ｂのデータバス端子に結合されるように並べられる。メモリ素子の、相互接続された端子に印加されるデータ信号はしたがって、第２の面１００ｂに搭載されたメモリ素子８０ｂ、８６ｂに書き込まれるデータビットとは異なるデータビットとして、第１の面１００ａに搭載されたメモリ素子８０ａ、８６ａに書き込まれる。たとえば、データビットＤ１用のデータ信号は、Ｄ１ビットとしてメモリ素子８０ａに書き込み、Ｄ１５ビットとしてメモリ素子８０ｂに書き込むことができる。しかし、メモリ素子８０ａ、８０ｂから同じデータ信号が読み取られると、そのデータ信号は、データ信号がメモリ素子８０ｂのＤ１５ビットから読み取られていても、Ｄ１データビット用の信号線に結合される。したがって、メモリ素子８０ａ、８６ａのデータバス端子が、それぞれ、メモリ素子８０ｂ、８６ｂのデータバス端子に結合されている限り、データビットが結合されているデータバス端子がすべて、同じデータストローブ信号に関連づけられていると仮定すると、データは、メモリ素子８０、８６に対して適切に書き込まれ、読み取られる。
メモリ素子８０、８６のデータバス端子とは異なり、メモリ素子８０、８６のアドレスおよび制御バス端子は、交換できない。したがって、メモリ素子８０ａの端子に結合されたアドレス信号は、対向するメモリ素子８０ｂの相応に位置決めされた端子に、単に結合すればよいわけではない。そうではなく、各アドレスおよび制御信号は、メモリ素子の場所に関わらず、メモリ素子８０、８６それぞれの特有の端子に結合しなければならない。異なる端子構成を有し、または適切な信号ノードに信号を経路指定する異なるメモリ素子を使う従来の手法を用いるのではなく、アドレスおよび制御信号は、どちらのメモリ素子８０、８６がアクセスされているかに応じて、バス８２、８８の同じ線に異なる信号を結合するメモリハブ７６によって、メモリ素子８０、８６の適切な端子に結合される。たとえば、メモリ素子８０ａのＡ０アドレスビットが、対向するメモリ素子８０ｂのＡ１０アドレスビットに接続されている場合、メモリハブ７６は、メモリ素子８０ａがアドレス指定されているときは、ビットＡ０用のアドレス信号をバス８２の特有の信号線に結合し、メモリ素子８０ｂがアドレス指定されているときは、ビットＡ１０用のアドレス信号をバス８２の同じ信号線に結合してよい。逆に、メモリ素子は、メモリ素子８０ａがアドレス指定されているときは、ビットＡ０用のアドレス信号をバス８２のある信号線に結合し、メモリ素子８０ｂがアドレス指定されているときは、ビットＡ０用のアドレス信号をバス８２の別の信号線に結合する。異なるアドレスおよび制御信号も、メモリ素子８６ａまたは８６ｂのどちらがアクセスされているかに応じて、バス８８の同じ線に結合される。
メモリ素子８０、８６は、それぞれが２つのモードのどちらかで動作する、２タイプのメモリ素子のどちらでもよい。さらに、メモリ素子８０、８６は、どちらのモードの動作がメモリ素子８０、８６によって使われるかに応じて、異なる端子割当てを有する。たとえば、当業者には公知であるように、「ＤＤＲ２」モードとして知られる、二重データレート（「ＤＤＲ」）というモードで動作するＤＲＡＭメモリ素子は、１組の端子割当てを用い、「ＤＤＲ３」モードとして知られる別のＤＤＲモードで動作するＤＲＡＭメモリ素子は、別の１組の端子割当てを用いる。たとえば、ＤＤＲ２モードで動作するメモリ素子にＡ５アドレスビットが結合されている同一の端子は、ＤＤＲ３モードで動作するメモリ素子用にＡ１２アドレスビットを受信する。各々のケースにおいて、メモリハブ７６は、（１）メモリ素子８０、８６が、ＤＤＲ２モードまたはＤＤＲ３モードのどちらで動作するタイプであるか、（２）メモリ素子８０、８６が、メモリハブ７６の左にあり、したがって、バス８２を介してハブ７６に結合されているか、それともメモリハブ７６の右にあり、したがって、バス８８を介してハブ７６に結合されているか、および（３）メモリ素子８０、８６が、基板７８の第１の面１００ａまたは基板７８の第２の面１００ｂのどちらに搭載されているかに応じて、バス８２、８８それぞれの各信号線に適切な信号を結合する。
本発明の一実施形態において、メモリハブ７６は、以下の表１に従って、メモリ素子８０、８６に信号を結合する。表１において、Ａ０〜Ａ１６は行および列アドレスであり、ＢＡ０〜ＢＡ３はバンクアドレスであり、ＣＡＳＺはアクティブロー列アドレスストローブ信号であり、ＣＳＺ０およびＣＳＺ１は、それぞれ、第１の面１００ａおよび第２の面１００ｂにあるメモリ素子８０、８６を選択するためのアクティブローチップ選択信号であり、ＯＤＴ０およびＯＤＴ１は信号であり、ＲＡＳＺはアクティブロー行アドレスストローブ信号であり、ＷＥＺは、アクティブロー書込み許可信号である。
Figure 0004586030
一実施形態では、メモリハブ７６は、グリッド状に並べられた、外部アクセス可能な端子を有し、各端子の場所は、端子の行を指定する文字および端子の列を指定する番号によって指定される。たとえば、Ａ１は、メモリハブ７６の左上の隅に配置された端子であり、Ｆ２９は、メモリハブ７６の右下の隅に配置された端子である。バス８２を介してメモリ素子８０に結合される、こうした端子の場所が、表１の第１列に列挙されており、バス８８を介してメモリ素子８６に結合される、こうした端子の場所が、表１の第２列に列挙されている。基板７８の第１の面１００ａにあるメモリ素子８２ａ、８６ａがアクセスされており、素子８２ａ、８６ａがＤＤＲ２モードで動作するタイプであるときに、メモリハブ７６の端子に印加される信号が、表１の第３列に列挙されている。第２の面１００ｂにあるメモリ素子８２ｂ、８６ｂがアクセスされており、素子８２ｂ、８６ｂがＤＤＲ２モードで動作するタイプであるときに、メモリハブ７６の端子に印加される信号が、表１の第４列に列挙されている。メモリ素子８２ａ、８６ａがＤＤＲ３モードで動作するタイプであり、アクセスされているときに、メモリハブ７６の端子に印加される信号が、表１の第５列に列挙されている。最後に、メモリ素子８２ｂ、８６ｂがＤＤＲ３モードで動作するタイプであり、アクセスされているときに、メモリハブ７６の端子に印加される信号が、表１の第６列に列挙されている。
たとえば、バス８２の信号線に結合されているメモリハブ７６のＣ５端子は、メモリ素子８０ａがアクセスされているとともにＤＤＲ２モードで動作するタイプであるときにＡ０アドレスビットを受信し、メモリ素子８０ａがアクセスされているとともにＤＤＲ３モードで動作するタイプであるときにＡ３アドレスビットを受信する。メモリ素子８６ａがアクセスされている場合、バス８８の信号線に結合されているメモリハブ７６のＣ２７端子は、メモリ素子８６ａがアクセスされているとともにＤＤＲ２モードで動作するタイプであるときにＡ０アドレスビットを受信し、メモリ素子８０ａがアクセスされているとともにＤＤＲ３モードで動作するタイプであるときにＡ３アドレスビットを受信する。メモリ素子８０ｂがアクセスされている場合、バス８２の信号線に結合されているメモリハブ７６のＣ５端子は、メモリ素子８０ｂがＤＤＲ２モードで動作するタイプであるときにＡ１０アドレスビットを受信し、メモリ素子８０ｂがアクセスされているとともにＤＤＲ３モードで動作するタイプであるときにＡ０アドレスビットを受信する。メモリ素子８６ｂがアクセスされている場合、バス８８の信号線に結合されているメモリハブ７６のＣ２７端子は、メモリ素子８０ｂがＤＤＲ２モードで動作するタイプであるときにＡ１０アドレスビットを受信し、メモリ素子８０ｂがアクセスされているとともにＤＤＲ３モードで動作するタイプであるときにＡ０アドレスビットを受信する。
ＤＤＲ２またはＤＤＲ３モードどちらで動作するタイプであるかに基づいた、メモリ素子８０、８６の端子への信号の経路指定は、メモリ素子８０、８６の動作中に変化しないので、静的である。しかし、メモリハブ７６の端子Ａ１〜Ｆ１３の左の組からメモリ素子８０への、またはメモリハブ７６の端子Ａ１９〜２９の右の組からメモリ素子８６への信号の経路指定は動的であり、したがって、メモリ素子８０、８６がアクセスされている間、急激に変化する。
アドレスおよび制御信号のほとんどは、動的にミラーリングされなければならないが、一実施形態では、動的ミラーリングが必要とされないように、一部の制御信号を、メモリ素子８０、８６の、対称的に位置決めされた多数の端子に印加することができる。たとえば、メモリ素子８０、８６が、ＤＤＲ２またはＤＤＲ３モードどちらで動作するタイプであるかに関わらず、第１のクロックイネーブルＣＫＥ信号が、メモリ素子８０の端子に印加され、第２のクロックイネーブルＣＫＥ信号が、メモリ素子８６の端子に印加される。どちらのメモリ素子８０、８６がアドレス指定されているかに関わらず、アドレス指定されたメモリ素子が、ＣＫＥ信号を適切な端子で受信する。動的ミラーリングが必要とされない信号、ならびにこうした信号が一実施形態において印加されるメモリハブ７６の端子の場所が、以下の表２に列挙されている。
Figure 0004586030
図４のメモリモジュール６４ａ〜ｎ内で用いられるメモリハブ７６は、メモリコントローラを含み、用いることができるメモリコントローラ２００の一実施形態を図５に示す。簡潔には、メモリコントローラ２００は、ＡＣＴＩＶＥ ＲＯＷ、ＣＯＬＵＭＮ、およびＰＲＥＣＨＡＲＧＥなど、上位マクロコマンドを受信し、こうしたコマンドをＤＲＡＭコマンドに変換し、適切なときに出力を行うＤＲＡＭコマンドをスケジュールし、スケジュールされたＤＲＡＭコマンドを、上で説明したように、メモリハブ７６の適正な端子に経路指定する。図５を参照すると、メモリコントローラ２００は、メモリハブコントローラ６２（図４）から上位マクロコマンドを受信するコマンドキュー２０４を含む。コマンドキュー２０４は、受信したマクロコマンドを、たとえばＲＡＳＺ、ＣＡＳＺ、ＷＥＺなどのＤＲＡＭコマンド信号に翻訳し、コマンド信号を、対応するマクロコマンドが受信された順序でキューの中に置き、次いで、コマンドを適切な順序で出力する。コマンドキュー２０４は、アドレス信号も受信し、アドレス信号は、受信された順序でキューの中に置かれ、続いて、適切な順序で出力される。コマンドキュー２０４から出力されるコマンドおよびアドレス信号は、表１、２に列挙されているコマンドおよびアドレス信号である。
コマンドキュー２０４からのＤＲＡＭコマンド信号およびアドレス信号は、コマンドスケジューラ２１０に与えられ、スケジューラ２１０は、コマンドおよびアドレス信号を、適切な遅延を伴って互いから離れるように間隔をあける。遅延は、クロックＣＬＫ信号の期間に測定され、この信号も、コマンドスケジューラ２１０に与えられる。たとえば、コマンドスケジューラ２１０は、ＣＡＳＺを、ＲＡＳＺ信号がコマンドスケジューラ２１０から出力されてから３クロック期間後に出力されるようにスケジュールすることができよう。コマンドおよびアドレス信号は、コマンドスケジューラ２１０から出力されると、基本的にはＣＬＫ信号によって駆動されるシフトレジスタであるマイクロコマンドシフター（ｓｈｉｆｔｅｒ）２１４に格納される。コマンドおよびアドレス信号は、コマンドシフター２１４に、適切な順序で、適切な間隔をもって格納される。というのは、こうした信号は、そのようにコマンドスケジューラ２１０からコマンドシフター２１４にシフトされたからである。
適切にタイミングをとられ、順序づけられたコマンドおよびアドレス信号は、ＣＬＫ信号に応答して、コマンドシフター２１４の外にシフトされ、マルチプレクサ２２０の一入力に印加される。マルチプレクサ２２０は、第２の入力で、ＤＲＡＭコマンドおよびアドレス信号もコマンドキュー２０４から直接受信する。動作の際、マルチプレクサ２２０は、コマンドおよびアドレス信号が、メモリ素子８０、８６がアイドルだったときに受信されるので、こうした信号を、コマンドシフター２１４からその出力に直接結合する。その結果、コマンドスケジューラ２１０およびマイクロコマンドシフター２１４を介して結合される際に引き起こされる待ち時間ペナルティが回避される。初期コマンドおよびアドレス信号がマルチプレクサ２２０の出力に結合された後、マルチプレクサ２２０は、その出力に結合する、マイクロコマンドシフター２１４の出力を選択する。
マルチプレクサ２２０の出力の所にあるコマンドおよびアドレス信号は、バス２３２を介してマルチプレクサ２３０に結合されたＣＯＮＦＩＧコマンドによって制御される信号スワップマルチプレクサ２３０に印加される。ＣＯＮＦＩＧコマンドは、メモリ素子８０、８６が、ＤＤＲ２またはＤＤＲ３モードどちらで動作するタイプであるかを指す。マルチプレクサ２３０は、第１の面１００ａにあるメモリ素子８０ａ、８６ａまたは第２の面１００ｂにあるメモリ素子８０ｂ、８６ｂのどちらがアクセスされているかを示すＣＳＺ０およびＣＳＺ１信号によっても制御される。信号スワップマルチプレクサ２３０は、当業者に明らかなやり方で、行列に並べられた多数の個別マルチプレクサを使って実装することができる。信号スワップマルチプレクサ２３０は、コマンドおよびアドレス信号を、表１、２に示すように、メモリハブ７６の端子に経路指定する。
適切に経路指定されタイミングをとられたコマンドおよびアドレス信号は、信号スワップマルチプレクサ２３０からリングバッファ２４０、２４２に結合される。リングバッファ２４０は、バス８２（図４）を介して、メモリモジュール６４の左手側にあるメモリ素子８０に結合され、リングバッファ２４２は、バス８８を介して、メモリモジュール６４の右手側にあるメモリ素子８６に結合される。リングバッファ２４０、２４２はそれぞれ、基本的には、メモリ素子８０、８６に印加されるクロック信号ＣＬＫ０、ＣＬＫ１、ＣＬＫＺ０またはＣＬＫＺ１の１つによって駆動される先入れ先出しバッファである。コマンドおよびアドレス信号はしたがって、リングバッファ２４０、２４２からシフトされ、メモリ素子８０、８６の動作と同時に、メモリハブ７６の端子に印加される。
メモリコントローラ２００は、図４に示すコンピュータアーキテクチャでのメモリハブ７６内で使うことができるが、図６に示すコンピュータシステム３００では、スタンドアロンメモリコントローラとして使うこともできる。コンピュータシステム３００は、図４のコンピュータシステム５０において使われる同じ構成要素の多くを使う。したがって、簡潔にするために、こうした構成要素には同じ参照番号を与えており、その動作の説明については繰り返さない。コンピュータシステム３００は、メモリハブを含まないメモリモジュール３１０を使うことによって、コンピュータシステム５０とは異なる。そうではなく、各メモリモジュール３１０内のメモリ素子８０、８６は、システムコントローラ６０内のメモリコントローラ２００に、メモリバス３２０を介して直接結合される。メモリコントローラ２００は、上で説明し表１に示したように、どのメモリ素子８０ａ、８６ａ、８０ｂまたは８６ｂがアクセスされているか、およびメモリ素子８０、８６がＤＤＲ２モードまたはＤＤＲ３モードどちらで動作するタイプであるかに応じて、表１、２に示すコマンドおよびアドレス信号を、バス３２０の信号線に印加する。
本発明によるコンピュータシステム４００の別の実施形態を、図７に示す。コンピュータシステム４００も、それぞれ、図４、６のコンピュータシステム５０、３００において使われる同じ構成要素の多くを使うので、こうした構成要素の動作の説明については繰り返さない。コンピュータシステム４００は、コマンドおよびアドレス信号をメモリ素子８０、８６に結合するレジスタ４２０を有するメモリモジュール４１０を使うことによって、コンピュータシステム３００とは異なる。登録されたメモリモジュールが、当該分野において公知である。コンピュータシステム４００は、メモリコントローラ２００と同じように動作するシステムコントローラ６０内のメモリコントローラ４３０を使って、どのメモリ素子８０ａ、８６ａ、８０ｂまたは８６ｂがアクセスされているか、およびメモリ素子８０、８６がＤＤＲ２モードまたはＤＤＲ３モードどちらで動作するタイプであるかに応じて、コマンドおよびアドレス信号をレジスタ４２０に印加する。あるいは、メモリコントローラ４２０は、従来のやり方で動作することもでき、どのメモリ素子８０ａ、８６ａ、８０ｂまたは８６ｂがアクセスされているか、およびメモリ素子８０、８６がＤＤＲ２モードまたはＤＤＲ３モードどちらで動作するタイプであるかに応じて、コマンドおよびアドレス信号をメモリ素子８０、８６に印加するために、図５に示す信号スワップマルチプレクサ２３０のような回路を、各レジスタ４２０に含めることができる。他の変形形態も、当業者には明らかであろう。
本発明の様々な実施形態は、適切なコマンドおよびアドレス信号を、メモリ素子レベルそれぞれではなく、メモリコントローラレベルでメモリ素子８０、８６に経路指定するという利点を有する。その結果、この機能を実施するのに必要とされる回路の数は、このような回路がメモリ素子８０、８６それぞれの中にある場合よりも著しく少ない。様々な実施形態はしたがって、単一のメモリ素子が基板の両面ならびに基板の左および右側両方で使われるミラーリングを可能にする。上記の内容から、本発明の特有の実施形態を本明細書において例証のために記載したが、本発明の精神および範囲から逸脱することなく、様々な修正形態を行うことができることが、当業者には理解されることが理解されよう。たとえば、登録されたメモリモジュールを使うのではなく、信号スワップマルチプレクサ２３０のような回路を、各メモリモジュール上で使うだけでもよい。したがって、本発明は、添付の特許請求の範囲以外によっては限定されない。
ミラーリング方式でのメモリモジュールにおいて使うことができる従来の統合メモリ素子を示すブロック図である。 メモリモジュール基板の向かい合った面に搭載されているときの、図１のメモリ素子向け信号の一部の経路指定を示す端子図である。 メモリモジュール基板の向かい合った面に搭載されているときの、図１のメモリ素子向け信号の一部の経路指定を示す端子図である。 メモリハブの、向かい合った側にあるメモリ素子に結合されたメモリハブを含む従来のメモリモジュールを示す平面図である。 本発明の一実施形態によるいくつかのメモリモジュールを含むコンピュータシステムを示すブロック図である。 図４のコンピュータシステムにおいて使うことができるメモリコントローラの一実施形態を示すブロック図である。 本発明によるコンピュータシステムの一実施形態を示すブロック図である。 本発明によるコンピュータシステムのさらに別の実施形態を示すブロック図である。

Claims (31)

  1. 複数の同一のメモリ素子にアドレスおよび制御信号を印加する方法であって、前記メモリ素子の第１のうち、複数の端子が、前記メモリ素子の第２のうち、対応する複数の端子と、ミラーリングされた構成で相互接続され、
    前記第１のメモリ素子がアクセスされている場合、第１の配置での前記相互接続された端子に１組の制御信号または１組のアドレス信号を印加すること、および
    前記第２のメモリ素子がアクセスされている場合、第２の配置での前記相互接続された端子に１組の制御信号または１組のアドレス信号を印加し、前記第２の配置は、前記第１の配置とは異なることを備えることを特徴とする方法。
  2. お互い異なる第１および第２の配置における前記相互接続された端子に１組の制御信号または１組のアドレス信号を印加する前記行為は、お互い異なる第１および第２の配置における前記相互接続された端子に１組の制御信号を印加することを含むことを特徴とする請求項１に記載の方法。
  3. お互い異なる第１および第２の配置での前記相互接続された端子に１組の制御信号または１組のアドレス信号を印加する前記行為は、お互い異なる第１および第２の配置での前記相互接続された端子に１組のアドレス信号を印加することを含むことを特徴とする請求項１に記載の方法。
  4. お互い異なる第１および第２の配置での前記相互接続された端子に１組の制御信号または１組のアドレス信号を印加する前記行為は、お互い異なる第１および第２の配置での前記相互接続された端子に１組のアドレス信号および制御信号両方を印加することを含むことを特徴とする請求項１に記載の方法。
  5. 前記第１のメモリ素子がアクセスされているのか、それとも前記第２のメモリ素子がアクセスされているのかに関わらず、共通の配置での前記相互接続された端子にデータ信号を印加することをさらに備えることを特徴とする請求項１に記載の方法。
  6. 前記メモリ素子は、動的ランダムアクセスメモリ装置を含むことを特徴とする請求項１に記載の方法。
  7. ミラーリングされた構成で、メモリモジュール基板の第１および第２の面に搭載された複数の同一のメモリ素子にアドレスまたは制御信号を印加する方法であって、そうすることによって、前記第１の面に搭載された前記メモリ素子それぞれの複数の端子は、前記第２の面に搭載された前記メモリ素子のうちそれぞれ１つの素子の、相応に位置決めされたそれぞれの端子に相互接続され、
    前記基板の前記第１の面に搭載された前記メモリ素子がアクセスされている場合、第１の構成で、複数の前記メモリ素子用の前記相互接続された端子にアドレスまたは制御信号を結合すること、および
    前記基板の前記第２の面に搭載された前記メモリ素子がアクセスされている場合、前記第１の構成とは異なる第２の構成で、複数の前記メモリ素子用の前記相互接続された端子にアドレスまたは制御信号を結合することを備えることを特徴とする方法。
  8. 前記第１または第２の構成で、前記相互接続された端子にアドレスまたは制御信号を結合する前記行為は、
    前記メモリモジュールにアドレスまたは制御信号を結合すること、および
    前記メモリモジュール内部で、前記アドレスまたは制御信号を前記相互接続された端子に結合するのに先立って、前記メモリモジュールに結合された前記信号を、前記第１の構成または前記第２の構成どちらかに配置し直すことを含むことを特徴とする請求項７に記載の方法。
  9. 前記メモリモジュールに結合された前記信号を、前記第１の構成または前記第２の構成どちらかに配置し直す前記行為は、前記メモリ素子にそれぞれ独立にアクセスするように構築されたメモリハブ中の前記信号を配置し直すことを含むことを特徴とする請求項８に記載の方法。
  10. 第１または第２の構成で、複数の前記メモリ素子用の前記相互接続された端子にアドレスまたは制御信号を結合する前記行為は、第１または第２の構成で、前記相互接続された端子にアドレス信号を結合することを含むことを特徴とする請求項７に記載の方法。
  11. 第１または第２の構成で、複数の前記メモリ素子用の前記相互接続された端子にアドレスまたは制御信号を結合する前記行為は、第１または第２の構成で、前記相互接続された端子に制御信号を結合することを含むことを特徴とする請求項７に記載の方法。
  12. アクセスされている前記メモリ素子が、前記基板の前記第１の面または前記基板の前記第２の面どちらに搭載されているかに関わらず、共通構成で、前記相互接続された端子にデータ信号を印加することをさらに備えることを特徴とする請求項７に記載の方法。
  13. 前記メモリ素子は、動的ランダムアクセスメモリ装置を含むことを特徴とする請求項７に記載の方法。
  14. 絶縁性基板と、
    前記絶縁性基板の第１および第２の対向面に搭載された複数の同一のメモリ素子であって、ミラーリングされた構成で、前記基板に搭載され、そうすることによって、前記第１の面に搭載された前記メモリ素子それぞれの複数の端子は、前記第２の面に、搭載された前記メモリ素子のうち、それぞれの１つの素子の、相応に位置決めされたそれぞれの端子に相互接続されるメモリ素子と、
    前記基板に搭載され、前記基板導体を介して、前記相互接続された端子それぞれの端子に結合される複数の端子を有し、メモリ要求を受信し、それに応答して、複数の前記メモリ素子用の前記相互接続された端子にアドレスおよび制御信号を結合するように動作可能なメモリアクセス装置であって、前記アドレスまたは制御信号は、前記基板の前記第１の面に搭載された前記メモリ素子がアクセスされている場合、第１の構成で、前記相互接続された端子に結合され、前記アドレスまたは制御信号は、前記基板の前記第２の面に搭載された前記メモリ素子がアクセスされている場合、前記第１の構成とは異なる第２の構成で、前記相互接続された端子に結合されるメモリアクセス装置とを備えることを特徴とするメモリモジュール。
  15. 前記メモリアクセス装置は、前記絶縁性基板の中央に位置し、前記メモリ素子は、前記メモリアクセス装置の両側に位置決めされ、前記メモリアクセス装置は、前記第１または第２の構成で、アドレスまたは制御信号それぞれの組を、前記メモリアクセス装置の各側にある前記メモリ素子に結合するように動作可能であることを特徴とする請求項１４に記載のメモリモジュール。
  16. 前記メモリアクセス装置は、前記メモリ要求に応答して、前記メモリ素子にアクセスするための前記アドレスおよび制御信号を生成するように構築されたメモリハブを含むことを特徴とする請求項１４に記載のメモリモジュール。
  17. 前記メモリハブは、
    前記メモリ要求を受信するように動作可能なコマンドキューであって、前記メモリ要求を、コマンドおよびアドレス信号それぞれの組に変換し、前記コマンドおよびアドレス信号を、前記それぞれのメモリ要求が受信された順序で出力するようにさらに動作可能なコマンドキューと、
    前記コマンドキューから前記コマンドおよびアドレス信号を受信するように、前記コマンドキューに結合されたコマンドスケジューラであって、前記コマンドおよびアドレス信号のタイミングを整えるコマンドスケジューラと、
    前記コマンドおよびアドレス信号のタイミングが整えられた後で、前記コマンドスケジューラから前記コマンドおよびアドレス信号を受信するように結合されたマイクロコマンドシフターであって、前記コマンドおよびアドレス信号を、前記メモリ素子の前記動作と同時に出力するように動作可能なマイクロコマンドシフターと、
    前記マイクロコマンドシフターから前記コマンド信号または前記アドレス信号を受信するように、前記マイクロコマンドシフターに結合されたマルチプレクサであって、前記第１の面の前記メモリ素子または前記第２の面の前記メモリ素子どちらがアクセスされているかに応じて、前記コマンドまたはアドレス信号を、前記第１の構成または前記第２の構成どちらかで配置するように動作可能であり、前記第１の構成または前記第２の構成どちらかでの前記コマンドまたはアドレス信号を前記相互接続された端子に結合するように動作可能なマルチプレクサとを備えることを特徴とする請求項１６に記載のメモリモジュール。
  18. 前記マルチプレクサと前記メモリ素子の間に結合されたリングバッファをさらに備えることを特徴とする請求項１７に記載のメモリモジュール。
  19. 前記メモリアクセス装置は、前記メモリ要求それぞれを形成するアドレスおよび制御信号を受信し格納し、前記格納されたアドレスおよび制御信号を前記メモリ素子に結合するように構築されたレジスタを含むことを特徴とする請求項１４に記載のメモリモジュール。
  20. 前記メモリ素子各々は、動的ランダムアクセスメモリ装置を含むことを特徴とする請求項１４に記載のメモリモジュール。
  21. プロセッサバスを有するプロセッサと、
    前記プロセッサバスに結合され、周辺装置ポートを有し、システムメモリポートに結合されたコントローラをさらに備えるシステムコントローラと、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つの入力装置と、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つの出力装置と、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つのデータ記憶装置と、
    前記システムコントローラの前記システムメモリポートに結合されたメモリモジュールとを備え、前記メモリモジュールは、
    絶縁性基板と、
    前記絶縁性基板の第１および第２の対向面に搭載された複数の同一のメモリ素子であって、ミラーリングされた構成で、前記基板に搭載され、そうすることによって、前記第１の面に搭載された前記メモリ素子それぞれの複数の端子は、前記第２の面に、搭載された前記メモリ素子のうち、それぞれの１つの素子の、相応に位置決めされたそれぞれの端子に相互接続されるメモリ素子と、
    前記基板に搭載され、前記基板導体を介して、前記相互接続された端子それぞれの端子に結合される複数の端子を有し、前記コントローラからメモリ要求を受信し、それに応答して、複数の前記メモリ素子用の前記相互接続された端子にアドレスおよび制御信号を結合するように前記コントローラに結合されたメモリアクセス装置であって、前記アドレスまたは制御信号は、前記基板の前記第１の面に搭載された前記メモリ素子がアクセスされている場合、第１の構成で、前記相互接続された端子に結合され、前記アドレスまたは制御信号は、前記基板の前記第２の面に搭載された前記メモリ素子がアクセスされている場合、前記第１の構成とは異なる第２の構成で、前記相互接続された端子に結合されるメモリアクセス装置とを備えることを特徴とするプロセッサベースのシステム。
  22. 前記メモリアクセス装置は、前記絶縁性基板の中央に位置し、前記メモリ素子は、前記メモリアクセス装置の両側に位置決めされ、前記メモリアクセス装置は、前記第１または第２の構成で、アドレスまたは制御信号それぞれの組を、前記メモリアクセス装置の各側にある前記メモリ素子に結合するように動作可能であることを特徴とする請求項２１に記載のプロセッサベースのシステム。
  23. 前記メモリアクセス装置は、前記コントローラからのより高レベルのメモリ要求に応答して、前記アドレスおよびコマンド信号を生成するように動作可能なメモリハブを含むことを特徴とする請求項２１に記載のプロセッサベースのシステム。
  24. 前記メモリハブは、
    前記メモリ要求を受信するように動作可能なコマンドキューであって、前記コマンドキューは、前記メモリ要求を、コマンドおよびアドレス信号それぞれの組に変換し、前記コマンドおよびアドレス信号を、前記それぞれのメモリ要求が受信された順序で出力するようにさらに動作可能なコマンドキューと、
    前記コマンドキューから前記コマンドおよびアドレス信号を受信するように前記コマンドキューに結合され、前記コマンドおよびアドレス信号のタイミングを整えるコマンドスケジューラと、
    前記コマンドおよびアドレス信号のタイミングが整えられた後で、前記コマンドスケジューラから前記コマンドおよびアドレス信号を受信するように結合され、前記コマンドおよびアドレス信号を、前記メモリ素子の前記動作と同時に出力するように動作可能なマイクロコマンドシフターと、
    前記マイクロコマンドシフターから前記コマンド信号または前記アドレス信号を受信するように前記マイクロコマンドシフターに結合され、前記コマンドまたはアドレス信号を、前記第１の面にある前記メモリ素子または前記第２の面にある前記メモリ素子のどちらがアクセスされているかに応じて、前記第１の構成または前記第２の構成どちらかで配置するように動作可能であり、前記コマンドまたはアドレス信号を、前記第１の構成または前記第２の構成で、前記相互接続された端子に結合するように動作可能なマルチプレクサとを備えることを特徴とする請求項２３に記載のプロセッサベースのシステム。
  25. 前記マルチプレクサと前記メモリ素子の間に結合されたリングバッファをさらに備えることを特徴とする請求項２４に記載のプロセッサベースのシステム。
  26. 前記メモリ素子各々は、動的ランダムアクセスメモリ装置を含むことを特徴とする請求項２１に記載のプロセッサベースのシステム。
  27. 前記メモリアクセス装置は、前記コントローラから受信された前記アドレスおよびコマンド信号を格納し、続いて、前記格納されたアドレスおよびコマンド信号を前記メモリ素子に結合するように動作可能なレジスタを含むことを特徴とする請求項２１に記載のプロセッサベースのシステム。
  28. プロセッサバスを有するプロセッサと、
    前記プロセッサバスに結合され、周辺装置ポートおよびシステムメモリポートを有するシステムコントローラと、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つの入力装置と、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つの出力装置と、
    前記システムコントローラの前記周辺装置ポートに結合された少なくとも１つのデータ記憶装置と、
    前記システムコントローラの前記システムメモリポートに結合された少なくとも１つのメモリモジュールとを備え、前記メモリモジュールは、
    絶縁性基板と、
    前記絶縁性基板の第１および第２の対向面に搭載された複数の同一のメモリ素子であって、ミラーリングされた構成で、前記基板に搭載され、そうすることによって、前記第１の面に搭載された前記メモリ素子それぞれの複数の端子は、前記第２の面に、搭載された前記メモリ素子のうち、それぞれの１つの素子の、相応に位置決めされたそれぞれの端子に相互接続され、前記少なくとも１つのメモリモジュールの前記相互接続された端子は、前記システムコントローラの前記システムメモリポートに結合されるメモリ素子と、
    前記システムコントローラの前記システムメモリポートに結合され、前記少なくとも１つのメモリモジュールの前記基板の前記第１の面に搭載された前記メモリ素子がアクセスされている場合、アドレスおよび制御信号を、前記少なくとも１つのメモリモジュールの前記相互接続された端子に第１の構成で結合するように動作可能なメモリコントローラであって、前記アドレスまたは制御信号は、前記少なくとも１つのメモリモジュールの前記基板の前記第２の面に搭載された前記メモリ素子がアクセスされている場合、前記少なくとも１つのメモリモジュールの前記相互接続された端子に、前記第１の構成とは異なる第２の構成で結合されるメモリコントローラとを備えることを特徴とするプロセッサベースのシステム。
  29. 前記メモリコントローラは、
    前記メモリ要求を受信するように動作可能なコマンドキューであって、前記コマンドキューは、前記メモリ要求を、コマンドおよびアドレス信号それぞれの組に変換し、前記コマンドおよびアドレス信号を、前記それぞれのメモリ要求が受信された順序で出力するようにさらに動作可能なコマンドキューと、
    前記コマンドキューから前記コマンドおよびアドレス信号を受信するように前記コマンドキューに結合され、前記コマンドおよびアドレス信号のタイミングを整えるコマンドスケジューラと、
    前記コマンドおよびアドレス信号のタイミングが整えられた後で、前記コマンドスケジューラから前記コマンドおよびアドレス信号を受信するように結合され、前記コマンドおよびアドレス信号を、前記メモリ素子の前記動作と同時に出力するように動作可能なマイクロコマンドシフターと、
    前記マイクロコマンドシフターから前記コマンド信号または前記アドレス信号を受信するように前記マイクロコマンドシフターに結合され、前記コマンドまたはアドレス信号を、前記第１の面にある前記メモリ素子または前記第２の面にある前記メモリ素子のどちらがアクセスされているかに応じて、前記第１の構成または前記第２の構成どちらかで配置するように動作可能であり、前記コマンドまたはアドレス信号を、前記第１の構成または前記第２の構成で、前記少なくとも１つのメモリモジュールの前記相互接続された端子に結合するように動作可能なマルチプレクサとを備えることを特徴とする請求項２８に記載のプロセッサベースのシステム。
  30. 前記マルチプレクサと、前記メモリ素子の前記相互接続された端子との間に結合されたリングバッファをさらに備えることを特徴とする請求項２９に記載のプロセッサベースのシステム。
  31. 前記メモリ素子各々は、動的ランダムアクセスメモリ装置を含むことを特徴とする請求項２８に記載のプロセッサベースのシステム。
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