JP4450616B2 - メモリ制御装置およびメモリ制御方法 - Google Patents

Description

本発明は、半導体装置の接続に関するものであり、特に配線が複雑化することを回避可能なメモリ制御装置およびメモリ制御方法に関するものである。

近年の半導体装置においては、携帯機器の小型化により１つのパッケージ内に複数チップを搭載するマルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）やシステムインパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）が急増している。それらパッケージにおいては、１つのパッケージに複数のチップを内蔵する為、それら複数のチップから熱や電源ノイズが発生する。またパッケージ内のチップ間の配線の接続も複雑になってきている。

またパッケージ内のチップ間の配線の接続には、図１２に示すインターポーザチップが従来使用されている。図１２に３つのチップを同一パッケージ２００内に封止した場合の例を示す。チップ２０１はチップ２０２との接続が合う様に端子位置が設定されているので、両者を接続する配線は互いに交差することなく接続できている。しかし、チップ２０２とは異なる端子位置を有するチップ２０３との接続にはインターポーザチップ２０４が使用される。インターポーザチップ２０４において配線の順序を入れ替え、チップ２０２を介してチップ２０１と２０３とを接続している。尚、本出願に係る発明に関連する先行技術は、従来より当業者であれば一般的に採用する技術常識に属するものであり、先行技術調査において抽出された刊行物等、出願人において本出願前に発表した論文等、および出願人において本出願に先立ち出願した先行特許出願等には、本出願において特許を受けようとする発明に関連する先行技術情報は見出されない。よって、本出願において記載すべき先行技術文献情報はない。

従来のパッケージ内でのインターポーザチップを使用しての接続では実装効率が悪く、実装面積が大きくなるおそれがあり問題である。また部品数が増加するため、歩留まりや品質の低下を招くおそれがあり問題である。また部品や工程の増加に伴うコスト上昇のおそれがあり問題である。またチップ２０１と２０２に組み合わせるチップが、チップ２０３以外のものを使用したい場合に、再度インターポーザチップを設計する必要があり、コストが増大するおそれがある。一方、チップ間の配線時にインターポーザチップを使用しない場合には、交差する配線が多くなり配線の複雑化を招き、歩留まりおよび品質の低下を招くおそれや、コスト上昇のおそれがあり問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、インターポーザチップ等を使用しない場合においても、交差する配線が多くなり配線が複雑化することを回避し歩留まりおよび品質の低下を防止することが可能なメモリ制御装置およびメモリ制御方法を提供することを目的とする。

前記目的を達成するために、請求項１に係るメモリ制御装置は、半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御装置において、選択信号に応じて、制御端子への制御用信号または選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替回路を備えることを特徴とする。

また請求項９に係るメモリ制御方法は、半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御方法において、選択信号に応じて、制御端子への制御用信号または選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替ステップを備えることを特徴とする。

制御端子には、半導体記憶装置の制御用信号または選択信号の少なくとも一方が入出力される。選択信号により制御される半導体記憶装置が選択される。切替回路または切替ステップは、選択信号に応じて、制御端子への制御用信号または選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える。

これにより、切替回路または切替ステップによって、メモリ制御装置の内部回路等から入出力される制御用信号または選択信号の少なくとも一方を、選択された半導体記憶装置におけるメモリ端子の端子配列順序に応じた信号順序に設定することができる。よって従来のようにインターポーザチップを使用することなく、メモリ制御装置と半導体記憶装置とを接続する配線領域や、半導体記憶装置同士を接続する配線領域において、各配線が交差する等の事態を防ぐことができるため、配線の複雑化を防止し、歩留まりや品質の低下を招くおそれや、部品や工程の増加に伴うコスト上昇のおそれを回避できる。

また請求項２に係るメモリ制御装置は、請求項１に記載のメモリ制御装置において、切替回路は、選択信号に応じて制御端子への信号経路を切り替えるスイッチ回路を備えることを特徴とする。

スイッチ回路は、選択信号に応じて制御端子への信号経路を切り替える。これにより、スイッチ回路によってメモリ制御装置の内部回路等から入出力される制御用信号および選択信号を、選択される半導体記憶装置におけるメモリ端子の端子配列順序に応じた信号順序に設定することができる。

また請求項３に係るメモリ制御装置は、請求項１または２の何れか１項に記載のメモリ制御装置において、制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を選択信号ごとに記憶する割当情報記憶回路と、選択信号ごとに割当情報記憶回路から出力される割当情報により、制御端子に割り当てるべき制御用信号または選択信号の少なくとも一方の信号が設定される第１セレクタ回路とを備えることを特徴とする。

割当情報記憶回路は、選択信号ごとに割当情報を記憶する。第１セレクタ回路では割当情報によって、接続されている複数の半導体記憶装置の各々のメモリ端子の端子配列順序に合わせて、制御端子に割り当てるべき制御用信号または選択信号の少なくとも一方が予め設定される。そして例えば後段のスイッチ回路により選択信号に応じて制御端子へ接続される信号経路が切り替えられる。

これにより、選択される半導体記憶装置が動的に変化する場合にも、各々の半導体記憶装置に適合した信号順序を予め設定しておくことができ、選択される半導体記憶装置の変更に伴うアクセス遅延の増大を抑制することができる。

また請求項４に係るメモリ制御装置は、請求項１に記載のメモリ制御装置において、切替回路は、制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を選択信号ごとに記憶する割当情報記憶回路と、選択信号に応じて割当情報記憶回路から出力される割当情報により、制御端子への信号経路を切り替える第２セレクタ回路とを備えることを特徴とする。

割当情報記憶回路は、選択信号に応じて割当情報を記憶する。第２セレクタ回路では割当情報に応じて、制御端子に割り当てるべき制御用信号または選択信号の少なくとも一方が設定され制御端子への信号経路が形成される。そして選択信号に応じて割当情報が変更されることにより、第２セレクタ回路では制御端子への信号経路の切り替えが行われる。

これによりセレクタ回路の後段にスイッチ回路等を備える必要がなくなる。また接続される半導体記憶装置数ごとにセレクタ回路を備える必要がなく、制御端子ごとにセレクタ回路を備えればよい。よってメモリ制御装置のチップサイズが増大するおそれを防止できる。

また請求項５に係るメモリ制御装置は、請求項３または４の何れか１項に記載のメモリ制御装置において、割当情報記憶回路は、割当情報を記憶しておく不揮発性記憶素子を備えることを特徴とする。

不揮発性記憶素子は割当情報を記憶を記憶する素子である。不揮発性記憶素子としては例えばフューズが挙げられ、フューズを介してハイレベル電圧とローレベル電圧との両者に接続し一方を切断することで割当情報を記憶する方法等が挙げられる。これにより、選択された半導体記憶装置の各々のメモリ端子の端子配列順序に合わせて、制御端子に割り当てるべき制御用信号および選択信号を設定することができる。

また請求項６に係るメモリ制御装置は、請求項３または４の何れか１項に記載のメモリ制御装置において、割当情報記憶回路は、情報ラッチ部を備え、初期化動作時に割当情報を情報ラッチ部にラッチすることを特徴とする。

情報ラッチ部は、初期化動作時に割当情報を情報ラッチ部にラッチする。初期化動作は、例えばメモリ制御装置に電源が投入された場合が挙げられる。これにより、選択された半導体記憶装置の各々のメモリ端子の端子配列順序に合わせて、制御端子に割り当てるべき制御用信号および選択信号を設定することができる。

また請求項７に係るメモリ制御装置は、請求項１に記載のメモリ制御装置において、異なる電源電圧が供給され、制御用信号または選択信号の少なくとも一方の信号を該電源電圧の電圧レベルで出力する複数の出力ドライバと、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、切替信号に応じて、半導体記憶装置の電源電圧と同等以上の電源電圧が供給される出力ドライバを択一に選択するドライバスイッチ部とを備えることを特徴とする。

出力ドライバには異なる電源電圧が供給され、出力ドライバは供給される電源電圧の電圧レベルで制御用信号または選択信号の少なくとも一方を出力する。切替部は、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する。ドライバスイッチ部は、切替信号に応じて、半導体記憶装置の電源電圧と同等以上の電源電圧が供給される出力ドライバを択一に選択する。

また請求項８に係るメモリ制御装置は、請求項１に記載のメモリ制御装置において、制御用信号または選択信号の少なくとも一方の信号を出力する出力ドライバと、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、切替信号に応じて、選択される半導体記憶装置の電源電圧と同等以上の電圧値を出力ドライバへ供給する電源発生部とを備えることを特徴とする。

出力ドライバは制御用信号または選択信号の少なくとも一方を出力する。切替部は、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する。電源発生部は、選択される半導体記憶装置の電源電圧と同等以上の電圧値を切替信号に応じて出力ドライバへ供給する。

これによりメモリ制御装置は、選択される半導体記憶装置に供給される電源電圧以上の電圧レベルの制御用信号または選択信号の少なくとも一方を、半導体記憶装置へ出力することができる。よって半導体記憶装置ではハイレベルの信号が確実に入力され、半導体記憶装置に供給される電源電圧より低い中間レベルの電圧の制御用信号または選択信号の少なくとも一方が入力されることによる貫通電流が流れてしまうことを防止することができる。

本発明のメモリ制御装置およびメモリ制御方法によれば、メモリ制御装置の内部回路等から出力される制御用信号または選択信号の少なくとも一方を、複数の半導体記憶装置における複数のメモリ端子の端子配列順序に応じた信号順序に設定することができるため、メモリ制御装置と半導体記憶装置とを接続する配線領域や、半導体記憶装置同士を接続する配線領域において、各配線が交差する等の事態を防ぐことができるため、配線の複雑化を防止し、歩留まりや品質の低下を招くおそれや、部品や工程の増加に伴うコスト上昇のおそれを回避できる。また、異なるチップとの組み合わせにおいても、切替情報の変更により容易に接続ができる。

以下、本発明のメモリ制御装置および制御方法について具体化した実施形態を図１乃至図１１に基づき図面を参照しつつ詳細に説明する。本発明の原理図を図１に示す。図１においてはメモリ制御装置ＣＣ１の制御端子Ｐ２１乃至Ｐ２７が、メモリチップＣＣ２のメモリ端子２１ａ乃至２７ａ、およびメモリチップＣＣ３のメモリ端子２１ｂ乃至２７ｂに接続される。メモリ制御装置ＣＣ１は切替回路２７を備え、内部回路４０から入出力される制御用信号２１乃至２５、選択信号Ｓ２およびＳ３が切替回路２７を介して制御端子Ｐ２１乃至Ｐ２７から入出力される。また切替信号ＳＷＳ２およびＳＷＳ３が内部回路４０から出力され、切替回路２７に入力される。切替信号ＳＷＳ２は、メモリチップＣＣ２を活性化するための選択信号Ｓ２が、メモリチップＣＣ２の所定のメモリ端子へ入力されるように切替回路２７の内部回路を切替える信号である。また切替信号ＳＷＳ３も同様に、選択信号Ｓ３がメモリチップＣＣ３の所定のメモリ端子へ入力されるように切替回路２７の内部回路を切替える信号である。なおメモリチップは半導体記憶装置の一例である。

メモリ制御装置ＣＣ１によってメモリチップＣＣ２が選択されると、内部回路４０から出力される選択信号Ｓ２がメモリチップＣＣ２の所定のメモリ端子へ入力されるように、切替信号ＳＷＳ２によって切替回路２７の内部回路が切替えられる。選択信号Ｓ２が切替回路２７を介してメモリチップＣＣ２における対応した所定のメモリ端子に入力されることで、メモリチップＣＣ２が活性化され制御用信号２１乃至２５を入出力可能な状態にされる。また制御用信号２１乃至２５は、切替回路２７によってメモリチップＣＣ２のメモリ端子２１ａ乃至２７ａの端子配列順序に応じた信号順序で切り替えられた上で、制御端子Ｐ２１乃至Ｐ２７に割り当てられる。

同様にしてメモリチップＣＣ３が選択されると、内部回路４０から出力される選択信号Ｓ３がメモリチップＣＣ３の所定のメモリ端子へ入力されるように、切替信号ＳＷＳ３によって切替回路２７の内部回路が切替えられる。選択信号Ｓ３が切替回路２７を介してメモリチップＣＣ３における対応した所定のメモリ端子に入力されることで、メモリチップＣＣ３が活性化され制御用信号２１乃至２５を入出力可能な状態にされる。また制御用信号２１乃至２５は、切替回路２７によってメモリチップＣＣ３のメモリ端子２１ｂ乃至２７ｂの端子配列順序に応じた信号順序で切り替えられた上で、制御端子Ｐ２１乃至Ｐ２７に割り当てられる。

これによりメモリ制御装置ＣＣ１が、選択信号Ｓ２、Ｓ３に応じて択一に選択されるメモリチップＣＣ２、ＣＣ３を制御する際において、制御端子Ｐ２１乃至Ｐ２７から入出力される制御用信号２１乃至２５および選択信号Ｓ２、Ｓ３の割り当てを、切替信号ＳＷＳ２、ＳＷＳ３に応じて、メモリチップＣＣ２、ＣＣ３のメモリ端子２１ａ乃至２７ａ、２１ｂ乃至２７ｂの信号順序に合致させて割り当てることができる。よってメモリ制御装置ＣＣ１とメモリチップＣＣ２、ＣＣ３とを接続する配線領域ＷＲにおける配線が交差する事態を防ぐことができる。よって配線の複雑化を防止し、歩留まりや品質の低下を招くおそれや、部品や工程の増加に伴うコスト上昇のおそれを回避できる。

本発明に係る第１実施形態を図２を用いて説明する。メモリ制御装置Ｃ１は制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５および端子Ｃ１ＳＰ２、Ｃ１ＳＰ３を備える。同様にメモリチップＣ２はメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５およびＣ２ＳＰ２、メモリチップＣ３はメモリ端子Ｃ３Ｐ１乃至Ｃ３Ｐ５およびＣ３ＳＰ３を備える。メモリ制御装置Ｃ１の制御端子Ｃ１Ｐ１は、メモリチップＣ２のメモリ端子Ｃ２Ｐ１に接続され、更にメモリ端子Ｃ２Ｐ１を介してメモリチップＣ３のメモリ端子Ｃ３Ｐ１に接続される。同様に、メモリ制御装置Ｃ１の制御端子Ｃ１Ｐ２は、メモリ端子Ｃ２Ｐ２に接続され、更にメモリ端子Ｃ２Ｐ２を介してメモリ端子Ｃ３Ｐ２に接続される。またメモリ制御装置Ｃ１の制御端子Ｃ１Ｐ３は、メモリ端子Ｃ２Ｐ３に接続され、更にメモリ端子Ｃ２Ｐ３を介してメモリ端子Ｃ３Ｐ３に接続される。またメモリ制御装置Ｃ１の制御端子Ｃ１Ｐ４は、メモリ端子Ｃ２Ｐ４に接続され、更にメモリ端子Ｃ２Ｐ４を介してメモリ端子Ｃ３Ｐ４に接続される。またメモリ制御装置Ｃ１の制御端子Ｃ１Ｐ５は、メモリ端子Ｃ２Ｐ５に接続され、更にメモリ端子Ｃ２Ｐ５を介してメモリ端子Ｃ３Ｐ５に接続される。またメモリ制御装置Ｃ１の端子Ｃ１ＳＰ２とメモリチップＣ２のメモリ端子Ｃ２ＳＰ２とが接続され、メモリ制御装置Ｃ１の端子Ｃ１ＳＰ３とメモリチップＣ３のメモリ端子Ｃ３ＳＰ３とが接続される。

またメモリ制御装置Ｃ１はスイッチ回路ＳＷ１およびＳＷ３乃至ＳＷ５を備え、内部回路４０から出力される制御用信号ΦＳ１およびΦＳ３乃至ΦＳ５がそれぞれ入力される。そしてスイッチ回路ＳＷ１およびＳＷ３乃至ＳＷ５によって切替回路２７ａが構成される。制御用信号ΦＳ１乃至ΦＳ５とは、例えばローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤＤ、クロックイネーブル信号ＣＫＥ等の信号である。制御用信号ΦＳ１はスイッチ回路ＳＷ１のスイッチＳＷ１ａおよびスイッチ回路ＳＷ５のＳＷ５ｂへ、制御用信号ΦＳ３はスイッチ回路ＳＷ３のスイッチＳＷ３ａおよびスイッチ回路ＳＷ１のＳＷ１ｂへ、制御用信号ΦＳ４はスイッチ回路ＳＷ４のスイッチＳＷ４ａおよびスイッチ回路ＳＷ３のＳＷ３ｂへ、制御用信号ΦＳ５はスイッチ回路ＳＷ５のスイッチＳＷ５ａおよびスイッチ回路ＳＷ４のＳＷ４ｂへ、それぞれ入力される。またスイッチＳＷ１ａおよびＳＷ１ｂの出力ノードはバッファＢ１を介して制御端子Ｃ１Ｐ１へ接続される。同様にスイッチＳＷ３ａおよびＳＷ３ｂの出力ノードはバッファＢ３を介して制御端子Ｃ１Ｐ３へ接続され、スイッチＳＷ４ａおよびＳＷ４ｂの出力ノードはバッファＢ４を介して制御端子Ｃ１Ｐ４へ接続され、スイッチＳＷ５ａおよびＳＷ５ｂの出力ノードはバッファＢ５を介して制御端子Ｃ１Ｐ５へ接続される。また内部回路４０から出力される制御用信号ΦＳ２はスイッチ回路に入力されることなく、バッファＢ２を介して制御端子Ｃ１Ｐ２へ入力される。

またメモリ制御装置Ｃ１の内部回路４０からは、制御対象となるチップを選択する選択信号ΦＣＳ２およびΦＣＳ３が発せられる。選択信号ΦＣＳ２は、ＳＷ１ａおよびＳＷ３ａ乃至ＳＷ５ａに備えられるＮＭＯＳトランジスタのゲート、ＳＷ１ｂおよびＳＷ３ｂ乃至ＳＷ５ｂに備えられるＰＭＯＳトランジスタのゲートにそれぞれ入力される。同様にして選択信号ΦＣＳ３は、ＳＷ１ａおよびＳＷ３ａ乃至ＳＷ５ａに備えられるＰＭＯＳトランジスタのゲート、ＳＷ１ｂおよびＳＷ３ｂ乃至ＳＷ５ｂに備えられるＮＭＯＳトランジスタのゲートにそれぞれ入力される。また選択信号ΦＣＳ２はバッファＢ６を介して端子Ｃ１ＳＰ２へ、選択信号ΦＣＳ３はバッファＢ７を介して端子Ｃ１ＳＰ３へそれぞれ入力される。またメモリチップＣ２は、メモリ端子Ｃ２Ｐ１には制御用信号ΦＳ１、メモリ端子Ｃ２Ｐ２には制御用信号ΦＳ２、メモリ端子Ｃ２Ｐ３には制御用信号ΦＳ３、メモリ端子Ｃ２Ｐ４には制御用信号ΦＳ４、メモリ端子Ｃ２Ｐ５には制御用信号ΦＳ５がそれぞれ入力される必要があるメモリチップである。またメモリチップＣ３は、メモリ端子Ｃ３Ｐ１には制御用信号ΦＳ３、メモリ端子Ｃ３Ｐ２には制御用信号ΦＳ２、メモリ端子Ｃ３Ｐ３には制御用信号ΦＳ４、メモリ端子Ｃ３Ｐ４には制御用信号ΦＳ５、メモリ端子Ｃ３Ｐ５には制御用信号ΦＳ１がそれぞれ入力される必要があるメモリチップである。

メモリチップＣ２がメモリ制御装置Ｃ１によって制御される場合には、メモリ制御装置Ｃ１の内部回路４０からハイレベルの選択信号ΦＣＳ２およびローレベルの選択信号ΦＣＳ３が発せられる。ハイレベルの選択信号ΦＣＳ２がバッファＢ６、端子Ｃ１ＳＰ２を介してチップＣ２のメモリ端子Ｃ２ＳＰ２へ入力されることで、メモリチップＣ２の内部回路は活性状態とされ各制御用信号を入出力可能な状態にされる。このときチップＣ３のメモリ端子Ｃ３ＳＰ３に入力される選択信号ΦＣＳ３はローレベルであるため、メモリチップＣ３の内部回路は活性状態とされず、各制御用信号の入出力の待機状態である。また同時に、ハイレベルの選択信号ΦＣＳ２およびローレベルの選択信号ΦＣＳ３がスイッチ回路ＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５へ入力され、スイッチＳＷ１ａ、ＳＷ３ａ、ＳＷ４ａ、ＳＷ５ａが導通状態とされ、スイッチＳＷ１ｂ、ＳＷ３ｂ、ＳＷ４ｂ、ＳＷ５ｂが非導通状態とされる。よって制御用信号ΦＳ１はスイッチＳＷ１ａ、バッファＢ１、制御端子Ｃ１Ｐ１を介して、活性状態とされたメモリチップＣ２のメモリ端子Ｃ２Ｐ１へ入力される。同様にして制御用信号ΦＳ３はスイッチＳＷ３ａ、バッファＢ３、制御端子Ｃ１Ｐ３を介してメモリ端子Ｃ２Ｐ３へ入力され、制御用信号ΦＳ４はスイッチＳＷ４ａ、バッファＢ４、制御端子Ｃ１Ｐ４を介してメモリ端子Ｃ２Ｐ４へ入力され、制御用信号ΦＳ５はスイッチＳＷ５ａ、バッファＢ５、制御端子Ｃ１Ｐ５を介してメモリ端子Ｃ２Ｐ５へ入力される。また制御用信号ΦＳ２はスイッチを介さずにバッファＢ２、制御端子Ｃ１Ｐ２を介してメモリチップＣ２のメモリ端子Ｃ２Ｐ２へ入力される。

一方メモリチップＣ３がメモリ制御装置Ｃ１によって制御される場合には、メモリ制御装置Ｃ１の内部回路４０からハイレベルの選択信号ΦＣＳ３およびローレベルの選択信号ΦＣＳ２が発せられる。ハイレベルの選択信号ΦＣＳ３がバッファＢ７、端子Ｃ１ＳＰ３を介してチップＣ３のメモリ端子Ｃ３ＳＰ３へ入力されることで、メモリチップＣ３の内部回路は活性状態とされ各制御用信号を入出力可能な状態にされる。このときチップＣ２のメモリ端子Ｃ２ＳＰ２に入力される選択信号ΦＣＳ２はローレベルであるため、メモリチップＣ２の内部回路は活性状態とされず、各制御用信号の入出力の待機状態である。また同時に、ハイレベルの選択信号ΦＣＳ３およびローレベルの選択信号ΦＣＳ２がスイッチ回路ＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５へ入力され、スイッチＳＷ１ａ、ＳＷ３ａ、ＳＷ４ａ、ＳＷ５ａが非導通状態とされ、スイッチＳＷ１ｂ、ＳＷ３ｂ、ＳＷ４ｂ、ＳＷ５ｂが導通状態とされる。よって制御用信号ΦＳ１は、スイッチＳＷ５ｂ、バッファＢ５、制御端子Ｃ１Ｐ５を介して、活性状態とされたメモリチップＣ３のメモリ端子Ｃ３Ｐ５へ入力される。同様にして制御用信号ΦＳ３はスイッチＳＷ１ａ、バッファＢ１、制御端子Ｃ１Ｐ１を介してメモリ端子Ｃ３Ｐ１へ入力され、制御用信号ΦＳ４はスイッチＳＷ３ａ、バッファＢ３、制御端子Ｃ１Ｐ３を介してメモリ端子Ｃ３Ｐ３へ入力され、制御用信号ΦＳ５はスイッチＳＷ４ａ、バッファＢ４、制御端子Ｃ１Ｐ４を介してメモリ端子Ｃ３Ｐ４へ入力される。また制御用信号ΦＳ２はスイッチを介さずにバッファＢ２、制御端子Ｃ１Ｐ２を介してメモリチップＣ３のメモリ端子Ｃ３Ｐ２へ入力される。

これにより、メモリ制御装置Ｃ１の内部回路４０から出力される制御用信号ΦＳ１乃至ΦＳ５を、メモリチップＣ２およびＣ３のメモリ端子の端子配列順序に応じた信号順序で切り替えることができる。よって従来のようにインターポーザチップを使用することなく、メモリチップＣ１とメモリチップＣ２とを接続するための配線領域ＷＲ２およびメモリチップＣ２とメモリチップＣ３とを接続するための配線領域ＷＲ３において、各配線が交差する等の事態を防ぐことができる。よって配線の複雑化を防止し、歩留まりや品質の低下を招くおそれや、部品や工程の増加に伴うコスト上昇のおそれを回避できる。なお第１実施形態においては、制御用信号ΦＳ１乃至ΦＳ５がメモリ制御装置Ｃ１からメモリチップＣ２、Ｃ３へ出力される場合について例示したが、メモリチップＣ２およびＣ３からメモリ制御装置Ｃ１へデータ信号等が入力される場合においても同様の効果があることはいうまでもない。また本第１実施形態では、選択信号ΦＣＳ２およびΦＣＳ３は切替回路２７ａを介さずに直接に端子Ｃ１ＳＰ２、Ｃ１ＳＰ３に接続されるとしたが、この形態に限られず、制御用信号ΦＳ１乃至ΦＳ５と同様に切替回路２７ａを介して切り替えられる構成としてもよい。

本発明の第２実施形態を図３乃至図８を用いて説明する。メモリ制御装置Ｃ１ａはメモリ制御装置Ｃ１（図２）に備えられる切替回路２７ａに代えて、切替回路２７ｂを備える。切替回路２７ｂにはセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５およびＣ３Ｓ１乃至Ｃ３Ｓ５、スイッチ回路ＳＷ１乃至ＳＷ５、割当情報記憶回路ＳＲ１およびＳＲ２が備えられる。スイッチ回路ＳＷ１乃至ＳＷ５は、スイッチＳＷ１ａ乃至ＳＷ５ａおよびスイッチＳＷ１ｂ乃至ＳＷ５ｂを備える。また内部回路４０から出力された選択信号ΦＣＳ２が、スイッチＳＷ１ａ乃至ＳＷ５ａのＮＭＯＳトランジスタのゲートおよびスイッチＳＷ１ｂ乃至ＳＷ５ｂのＰＭＯＳトランジスタのゲートに入力される。また選択信号ΦＣＳ３が、スイッチＳＷ１ａ乃至ＳＷ５ａのＰＭＯＳトランジスタのゲートおよびスイッチＳＷ１ｂ乃至ＳＷ５ｂのＮＭＯＳトランジスタのゲートにそれぞれ入力される。そしてセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５の出力信号が、スイッチ回路ＳＷ１乃至ＳＷ５のスイッチＳＷ１ａ乃至ＳＷ５ａを介して制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に入力されるとともに、セレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５の出力信号が、スイッチ回路ＳＷ１乃至ＳＷ５のスイッチＳＷ１ｂ乃至ＳＷ５ｂを介して制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に入力される。また内部回路４０から出力された選択信号ΦＣＳ２はバッファＢ６を介して端子Ｃ１ＳＰ２へ、選択信号ΦＣＳ３はバッファＢ７を介して端子Ｃ１ＳＰ３へそれぞれ入力される。

セレクタ部Ｃ２Ｓ１にはセレクタスイッチＳＬ１乃至ＳＬ５が備えられる。セレクタスイッチＳＬ１乃至ＳＬ５には制御用信号ΦＳ１乃至ΦＳ５が入力され、セレクタスイッチＳＬ１乃至ＳＬ５の出力ノードは共通に接続された上でスイッチ回路ＳＷ１のスイッチＳＷ１ａへ接続される。またセレクタ部Ｃ２Ｓ１はノアゲートＮＲ１乃至ＮＲ５を備え、割当情報記憶回路ＳＲ１から出力される割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３がノアゲートＮＲ１乃至ＮＲ５の各々に入力される。ノアゲートＮＲ１乃至ＮＲ５の出力はセレクタスイッチＳＬ１乃至ＳＬ５のゲートにそれぞれ入力される。

ここでノアゲートＮＲ１はローレベルの割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３が入力された時にハイレベルの信号を出力し、ノアゲートＮＲ２はローレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ２とハイレベルの割当情報Ｓ１Ｄ３とが入力された時にハイレベルの信号を出力し、ノアゲートＮＲ３はハイレベルの割当情報Ｓ１Ｄ２とローレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ３とが入力された時にハイレベルの信号を出力し、ノアゲートＮＲ４はハイレベルの割当情報Ｓ１Ｄ１とローレベルの割当情報Ｓ１Ｄ２およびＳ１Ｄ３とが入力された時にハイレベルの信号を出力し、ノアゲートＮＲ５はハイレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ３とローレベルの割当情報Ｓ１Ｄ２とが入力された時にハイレベルの信号を出力する構成を有するノアゲートである。またセレクタ部Ｃ２Ｓ２乃至Ｃ２Ｓ５もセレクタ部Ｃ２Ｓ１と同様の構成を有する。

また切替回路２７ｂには、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５と同様の構成を備えるセレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５が備えられる。セレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５には割当情報記憶回路ＳＲ２から出力される割当情報が入力される。そしてセレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５の出力信号がスイッチ回路ＳＷ１乃至ＳＷ５のスイッチＳＷ１ｂ乃至ＳＷ５ｂを介して制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に入力される。その他の構成は第１実施形態と同様のためここでは説明を省略する。なおセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５、Ｃ３Ｓ１乃至Ｃ３Ｓ５は第１セレクタ回路の一例である。

メモリ制御装置Ｃ１ａによってメモリチップＣ２が選択され制御される場合には、メモリ制御装置Ｃ１ａの内部回路４０からハイレベルの選択信号ΦＣＳ２およびローレベルの選択信号ΦＣＳ３が発せられる。ハイレベルの選択信号ΦＣＳ２がバッファＢ６、端子Ｃ１ＳＰ２を介してメモリチップＣ２のメモリ端子Ｃ２ＳＰ２（不図示）へ入力されることで、メモリチップＣ２はメモリ制御装置Ｃ１ａから入力される信号を受信可能状態とされる。また同時に、ハイレベルの選択信号ΦＣＳ２およびローレベルの選択信号ΦＣＳ３がスイッチ回路ＳＷ１乃至ＳＷ５へ入力され、スイッチＳＷ１ａ乃至ＳＷ５ａが導通状態、スイッチＳＷ１ｂ乃至ＳＷ５ｂが非導通状態とされることで、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５の出力信号が制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５を介して出力され、受信可能状態とされているメモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５へ入力される。

メモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５へ入力される信号をメモリ端子ごとに選択するセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５には、割当情報記憶回路ＳＲ１から出力される割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３、Ｓ２Ｄ１乃至Ｓ２Ｄ３、Ｓ３Ｄ１乃至Ｓ３Ｄ３、Ｓ４Ｄ１乃至Ｓ４Ｄ３、Ｓ５Ｄ１乃至Ｓ５Ｄ３がセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５の各ノアゲートに入力される。割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３、Ｓ２Ｄ１乃至Ｓ２Ｄ３、Ｓ３Ｄ１乃至Ｓ３Ｄ３、Ｓ４Ｄ１乃至Ｓ４Ｄ３、Ｓ５Ｄ１乃至Ｓ５Ｄ３は、メモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５に応じて決定されるそれぞれの制御用信号ΦＳ１乃至ΦＳ５の信号順序を、メモリ制御装置Ｃ１ａの制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に割り当てるように、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５でのセレクタスイッチの選択をして信号順序を設定するために用いられる信号である。

メモリ端子Ｃ２Ｐ１に入力されるべき信号が制御用信号ΦＳ１である場合、割当情報記憶回路ＳＲ１からはすべてローレベルの割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３が出力される。この時ノアゲートＮＲ１の出力のみがハイレベルとされ、ノアゲートＮＲ２乃至ＮＲ５の出力はローレベルが維持される。よってセレクタスイッチＳＬ１のゲートが導通状態とされ、セレクタスイッチＳＬ２乃至ＳＬ５のゲートは非導通状態とされる。すなわちセレクタ部Ｃ２Ｓ１で制御用信号ΦＳ１が選択され、制御用信号ΦＳ１がセレクタ部Ｃ２Ｓ１から出力される。なお本実施形態では５種類の制御用信号ΦＳ１乃至ΦＳ５のうちから一つの制御用信号が選択されるため、割当情報は３ビットのビット列で構成される。

以下同様にして、メモリ端子Ｃ２Ｐ２に入力されるべき信号が制御用信号ΦＳ２である場合、セレクタ部Ｃ２Ｓ２にはローレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ２とハイレベルの割当情報Ｓ１Ｄ３とが入力され、セレクタスイッチＳＬ２のゲートが導通状態とされる。またメモリ端子Ｃ２Ｐ３に入力されるべき信号が制御用信号ΦＳ３である場合、セレクタ部Ｃ２Ｓ３にはハイレベルの割当情報Ｓ１Ｄ２とローレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ３とが入力され、セレクタスイッチＳＬ３のゲートが導通状態とされる。またメモリ端子Ｃ２Ｐ４に入力されるべき信号が制御用信号ΦＳ４である場合、セレクタ部Ｃ２Ｓ４にはハイレベルの割当情報Ｓ１Ｄ１とローレベルの割当情報Ｓ１Ｄ２およびＳ１Ｄ３とが入力され、セレクタスイッチＳＬ４のゲートが導通状態とされる。またメモリ端子Ｃ２Ｐ５に入力されるべき信号が制御用信号ΦＳ５である場合、セレクタ部Ｃ２Ｓ５にはハイレベルの割当情報Ｓ１Ｄ１およびＳ１Ｄ３とローレベルの割当情報Ｓ１Ｄ２とが入力され、セレクタスイッチＳＬ５のゲートが導通状態とされる。このようにしてセレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５では、メモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５に入力が必要な制御用信号の配列順序に応じた信号順序で、制御用信号ΦＳ１乃至ΦＳ５が設定される。

一方メモリ制御装置Ｃ１ａによってメモリチップＣ３が選択され制御される場合には、メモリ制御装置Ｃ１ａの内部回路４０からハイレベルの選択信号ΦＣＳ３およびローレベルの選択信号ΦＣＳ２が発せられる。ハイレベルの選択信号ΦＣＳ３がバッファＢ７、端子Ｃ１ＳＰ３を介してメモリチップＣ３のメモリ端子Ｃ３ＳＰ３（不図示）へ入力されることで、メモリチップＣ３はメモリ制御装置Ｃ１ａから入力される信号を受信可能状態とされる。また同時に、ハイレベルの選択信号ΦＣＳ３およびローレベルの選択信号ΦＣＳ２がスイッチ回路ＳＷ１乃至ＳＷ５へ入力され、スイッチＳＷ１ｂ乃至ＳＷ５ｂが導通状態、スイッチＳＷ１ａ乃至ＳＷ５ａが非導通状態とされることで、セレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５の出力が制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５を介して出力され、受信可能状態とされているメモリチップＣ３のメモリ端子Ｃ３Ｐ１乃至Ｃ３Ｐ５へ入力される。

メモリチップＣ３へ入力される信号を選択するセレクタ部Ｃ３Ｓ１乃至Ｃ３Ｓ５には、割当情報記憶回路ＳＲ２から出力される割当情報（不図示）が入力される。また不図示の割当情報に応じて、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５での選択動作と同様にして、セレクタ部Ｃ３Ｓ１では制御用信号ΦＳ３が、セレクタ部Ｃ３Ｓ２では制御用信号ΦＳ２が、セレクタ部Ｃ３Ｓ３では制御用信号ΦＳ４が、セレクタ部Ｃ３Ｓ４では制御用信号ΦＳ５が、セレクタ部Ｃ３Ｓ５では制御用信号ΦＳ１が、それぞれメモリ制御装置Ｃ１ａから出力される制御用信号として選択される。

メモリ制御装置Ｃ１ａでは、制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に制御用信号を割り当てる際、選択信号ΦＣＳ２、ΦＣＳ３に応じたスイッチ回路ＳＷ１乃至ＳＷ５による選択に先立ち、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５、及びＣ３Ｓ１乃至Ｃ３Ｓ５に、選択信号ΦＣＳ２およびΦＣＳ３で選択されるメモリチップＣ２、Ｃ３のメモリ端子順序に応じた信号順序を設定しておくことができる。選択されるメモリチップが動的に変化する場合にも、各々のメモリチップＣ２、Ｃ３に適合した信号順序を予め設定しておくことができ、選択チップの変更に伴うアクセス時間を低減することができる。

割当情報記憶回路ＳＲ１、ＳＲ２の第１構成例を図４および図５を用いて説明する。図４（Ａ）に示す割当情報記憶回路ＳＲはその内部に記憶部ＤＭ１乃至ＤＭ１５を備える。記憶部の必要な数はメモリ制御装置Ｃ１ａに備えられる制御端子数および制御端子ごとに選択すべき制御用信号および選択信号の数で定まる値である。本実施形態では５種類の制御用信号から一つが選択されるため割当情報は３ビットのビット列で構成され、またメモリ制御装置Ｃ１ａに備えられる制御端子が５つであるため、合計１５個の記憶部ＤＭ１乃至ＤＭ１５が必要である。図４（Ｂ）に示すように各記憶部ＤＭｎ（ｎ＝１乃至１５）はインバータ部ＩＮＶとラッチ部ＬＡから構成される。インバータ部ＩＮＶはＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ２を備え、トランジスタＭ１のソースには接地電圧が、トランジスタＭ２のソースにはフューズＦｎを介して電源電圧ＶＤＤが印加される。またラッチ信号ΦＬＡＴがトランジスタＭ１およびＭ２のゲートに入力される。トランジスタＭ１およびＭ２のドレインは互いに接続されてインバータ部ＩＮＶの出力とされ、ラッチ部ＬＡへ接続される。ラッチ部ＬＡにラッチされた情報は、記憶部ＤＭｎから割当情報として出力される。すなわち記憶部ＤＭ１乃至ＤＭ３の出力は割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３、記憶部ＤＭ４乃至ＤＭ６の出力は割当情報Ｓ２Ｄ１乃至Ｓ２Ｄ３、記憶部ＤＭ７乃至ＤＭ９の出力は割当情報Ｓ３Ｄ１乃至Ｓ３Ｄ３、記憶部ＤＭ１０乃至ＤＭ１２の出力は割当情報Ｓ４Ｄ１乃至Ｓ４Ｄ３、記憶部ＤＭ１３乃至ＤＭ１５の出力は割当情報Ｓ５Ｄ１乃至Ｓ５Ｄ３としてそれぞれ出力される。

図５に割当情報記憶回路ＳＲのタイミングチャートを示す。メモリ制御装置Ｃ１ａに電源電圧ＶＤＤが投入されると、不図示の制御回路よりパルス状のラッチ信号ΦＬＡＴが記憶部ＤＭ１乃至ＤＭ１５に入力される。記憶部ＤＭｎにおいてフューズＦｎ（ｎ＝１乃至１５）が非切断状態の場合には、ラッチ信号ΦＬＡＴのトリガ信号がローレベルにされることに応じてインバータ部ＩＮＶの出力がハイレベルとなるため、ラッチ部ＬＡで反転されたローレベルの割当情報Ｓ１Ｄｎが出力される（矢印Ｙ１）。一方フューズＦｎが切断状態の場合には、ラッチ信号ΦＬＡＴのトリガ信号がローレベルにされてもインバータ部ＩＮＶの出力はローレベルであるため、ラッチ部ＬＡで反転されたハイレベルの割当情報Ｓ１Ｄｎが出力される（矢印Ｙ２）。よって、記憶部ＤＭｎに備えられるフューズＦｎを、メモリ制御装置Ｃ１ａに制御されるメモリチップの端子配列順序に対応した信号順序に応じて予め切断しておくことにより、メモリ制御装置Ｃ１ａに電源を投入する度に記憶部ＤＭ１乃至ＤＭ１５から割当情報Ｓ１Ｄ１乃至Ｓ５Ｄ３が出力される。

また割当情報記憶回路ＳＲの第２構成例を図６および図７を用いて説明する。図６（Ａ）に示す割当情報記憶回路ＳＲはその内部に情報ラッチ部ＤＭＡｎ（ｎ＝１乃至１５）を備える。図６（Ｂ）に示す情報ラッチ部ＤＭＡｎ（ｎ＝１乃至１５）は記憶スイッチ部ＳＳとラッチ部ＬＡとインバータＩＮＭとが直列に接続され、割当入力信号ΦＳ１Ｄ１乃至Ｓ１Ｄ３、ΦＳ２Ｄ１乃至Ｓ２Ｄ３、ΦＳ３Ｄ１乃至Ｓ３Ｄ３、ΦＳ４Ｄ１乃至Ｓ４Ｄ３、ΦＳ５Ｄ１乃至Ｓ５Ｄ３が記憶スイッチ部ＳＳに入力され、ラッチ信号ΦＬＡＴに応じてラッチ部ＬＡに取り込まれてラッチされる。ラッチされた信号はそれぞれ割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３、Ｓ２Ｄ１乃至Ｓ２Ｄ３、Ｓ３Ｄ１乃至Ｓ３Ｄ３、Ｓ４Ｄ１乃至Ｓ４Ｄ３、Ｓ５Ｄ１乃至Ｓ５Ｄ３としてインバータＩＮＭから出力される。

第２構成例の割当情報記憶回路ＳＲのタイミングチャートを図７に示す。メモリ制御装置Ｃ１ａに電源電圧ＶＤＤが投入されると、パルス状のラッチ信号ΦＬＡＴが情報ラッチ部ＤＭＡ１乃至ＤＭＡ１５に入力される。そして割当入力信号ΦＳ１Ｄ１乃至Ｓ１Ｄ３、ΦＳ２Ｄ１乃至Ｓ２Ｄ３、ΦＳ３Ｄ１乃至Ｓ３Ｄ３、ΦＳ４Ｄ１乃至Ｓ４Ｄ３、ΦＳ５Ｄ１乃至Ｓ５Ｄ３が、ラッチ部ＬＡに取り込まれてラッチされるまで情報ラッチ部ＤＭＡ１乃至ＤＭＡ１５に入力される。図６（Ｂ）に示す情報ラッチ部ＤＭＡｎ（ｎ＝１乃至１５）についてみると、ラッチ信号ΦＬＡＴがハイレベルの期間中においては記憶スイッチ部ＳＳが導通状態とされる。そしてこの期間中にハイレベルの割当入力信号ΦＳ１Ｄ１乃至Ｓ５Ｄ３が情報ラッチ部ＤＭＡｎに入力されると、ハイレベルの割当情報Ｓ１Ｄ１乃至Ｓ５Ｄ３がラッチ部ＬＡに取り込まれる（矢印Ｙ３）。またローレベルの割当入力信号ΦＳ１Ｄ１乃至Ｓ５Ｄ３が情報ラッチ部ＤＭＡｎに入力されると、ローレベルの割当情報Ｓ１Ｄ１乃至Ｓ５Ｄ３がラッチ部ＬＡに取り込まれる（矢印Ｙ４）。

よって、メモリ制御装置Ｃ１ａに電源が投入された初期状態において割当入力信号ΦＳ１Ｄ１乃至Ｓ１Ｄ３、ΦＳ２Ｄ１乃至Ｓ２Ｄ３、ΦＳ３Ｄ１乃至Ｓ３Ｄ３、ΦＳ４Ｄ１乃至Ｓ４Ｄ３、ΦＳ５Ｄ１乃至Ｓ５Ｄ３を情報ラッチ部ＤＭＡｎのラッチ部ＬＡにラッチさせることにより、以後は情報ラッチ部ＤＭＡｎから割当情報Ｓ１Ｄ１乃至Ｓ１Ｄ３、Ｓ２Ｄ１乃至Ｓ２Ｄ３、Ｓ３Ｄ１乃至Ｓ３Ｄ３、Ｓ４Ｄ１乃至Ｓ４Ｄ３、Ｓ５Ｄ１乃至Ｓ５Ｄ３が出力される。

これによりセレクタ部において、メモリ制御装置Ｃ１ａの内部回路４０から出力される制御用信号ΦＳ１乃至ΦＳ５を、メモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ５、メモリチップＣ３のメモリ端子Ｃ３Ｐ１乃至Ｃ３Ｐ５の端子配列順序に応じた信号順序に設定することができる。よって従来のようにインターポーザチップを使用することなく、メモリ制御装置Ｃ１とメモリチップＣ２とを接続する配線領域ＷＲ２、メモリチップＣ２とＣ３とを接続する配線領域ＷＲ３において、各配線が交差する等の事態を防ぐことができるため、配線の複雑化を防止し、歩留まりや品質の低下を招くおそれや、部品や工程の増加に伴うコスト上昇のおそれを回避できる。

なお図１の原理図で示したように、制御用信号ΦＳ１乃至ΦＳ５に加えて、選択信号ΦＣＳ２、ΦＣＳ３も、切替回路を介することでメモリチップの端子配列順序に応じて割り当てることが可能である。例として図３のメモリ制御装置Ｃ１ａを、図８に示すような切替回路２７ｄを備えるメモリ制御装置Ｃ１ｂのように構成する場合を説明する。メモリ制御装置Ｃ１ｂは制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ７を備え、制御用信号ΦＳ１乃至ΦＳ５および選択信号ΦＣＳ２、ΦＣＳ３が当該制御端子に割り当てられる。メモリチップＣ２はメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ７、メモリチップＣ３はメモリ端子Ｃ３Ｐ１乃至Ｃ３Ｐ７を備え、制御用信号ΦＳ１乃至ΦＳ５および選択信号ΦＣＳ２、ΦＣＳ３が入出力される。切替回路２７ｄにはセレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａおよびＣ３Ｓ１ａ乃至Ｃ３Ｓ７ａ、スイッチ回路ＳＷ１乃至ＳＷ７が備えられる。選択信号ΦＣＳ２、ΦＣＳ３は内部回路４０でバッファＢＢ２、ＢＢ３を介して出力される。またバッファを介する前の信号がそれぞれ切替信号ＳＷＣＳ２、ＳＷＣＳ３として内部回路４０から出力され、スイッチ回路ＳＷ１乃至ＳＷ７に入力される。セレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａおよびＣ３Ｓ１ａ乃至Ｃ３Ｓ７ａの出力信号が、スイッチ回路ＳＷ１乃至ＳＷ７を介して制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ７に入力される。セレクタ部Ｃ２Ｓ１ａにはセレクタスイッチＳＬ１乃至ＳＬ７が備えられる。セレクタスイッチＳＬ１乃至ＳＬ７には制御用信号ΦＳ１乃至ΦＳ５に加えて選択信号ΦＣＳ２、ΦＣＳ３が入力される。またセレクタ部Ｃ２Ｓ１ａはノアゲートＮＲ１乃至ＮＲ７を備える。セレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａには、割当情報記憶回路ＳＲ１から出力される割当情報Ｓ１Ｄ１乃至Ｓ７Ｄ３が入力される。その他の構成は図３のメモリ制御装置Ｃ１ａと同様のためここでは説明を省略する。

メモリ制御装置Ｃ１ｂによってメモリチップＣ２が選択され制御される場合には、内部回路４０からハイレベルの切替信号ＳＷＣＳ２およびローレベルの切替信号ＳＷＣＳ３が発せられスイッチ回路ＳＷ１乃至ＳＷ７へ入力される。するとセレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａの出力端子が制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ７と導通状態とされる。また割当情報記憶回路ＳＲ１から出力される割当情報Ｓ１Ｄ１乃至Ｓ７Ｄ３によって、制御用信号ΦＳ１乃至ΦＳ５および選択信号ΦＣＳ２、ΦＣＳ３の信号順序が、メモリチップＣ２のメモリ端子Ｃ２Ｐ１乃至Ｃ２Ｐ７に応じた信号順序で割り当てられるように、セレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａでのセレクタスイッチの選択が行われる。これにより、制御用信号ΦＳ１乃至ΦＳ５に加えて、選択信号ΦＣＳ２およびΦＣＳ３も、選択されるメモリチップＣ２、Ｃ３のメモリ端子順序に応じた信号順序で制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ７に割り当てることができる。なお内部回路４０でバッファＢＢ２、ＢＢ３を介して選択信号ΦＣＳ２、ΦＣＳ３を出力することで、切替回路２７ｄを駆動する駆動能力を高めるとともに、切替信号ＳＷＣＳ２、ＳＷＣＳ３に対して選択信号ΦＣＳ２、ΦＣＳ３の出力タイミングを遅延させることができる。そのため、選択信号ΦＣＳ２、ΦＣＳ３によってセレクタ部Ｃ２Ｓ１ａ乃至Ｃ２Ｓ７ａの切り替え動作が終了する前に、スイッチ回路ＳＷ１乃至ＳＷ７の切り替えを確定させることができる。

本発明に係る第３実施形態を図９を用いて説明する。第３実施形態は、図２のメモリ制御装置Ｃ１におけるバッファＢ１乃至Ｂ５に代えて、各制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に電圧可変ドライバ部ＶＤを備える実施形態である。図９に電圧可変ドライバ部ＶＤの回路図を示す。電圧可変ドライバ部ＶＤは高電圧出力ドライバＤＨ、低電圧出力ドライバＤＬ、ドライバスイッチ部ＤＳＷ、スイッチドライバＳＷＤを備える。高電圧出力ドライバＤＨには２．５（Ｖ）、低電圧出力ドライバＤＬには１．８（Ｖ）、ドライバスイッチ部ＤＳＷのインバータＤＩＶには２．５（Ｖ）の電源電圧がそれぞれ供給される。またスイッチドライバＳＷＤには高電圧出力ドライバＤＨに供給される電源電圧と同等以上の電源電圧が供給される。本実施形態では２．５（Ｖ）が供給される。スイッチＳＷｘ（ｘ＝１乃至５、図２）からの出力信号は、電圧可変ドライバ部ＶＤが備える高電圧出力ドライバＤＨおよび低電圧出力ドライバＤＬにそれぞれ入力される。高電圧出力ドライバＤＨおよび低電圧出力ドライバＤＬの出力信号はドライバスイッチ部ＤＳＷを介してともに制御端子Ｃ１Ｐｘに入力される。ドライバスイッチ部ＤＳＷにはドライバ切替部２８から出力されるドライバ切替信号ΦＤＳＳがスイッチドライバＳＷＤを介して入力される。制御端子Ｃ１ＰｘはメモリチップＣ２およびＣ３の各メモリ端子に接続される（図２）。

メモリチップＣ２の電源電圧が２．５（Ｖ）、メモリチップＣ３の電源電圧が１．８（Ｖ）の場合の作用を説明する。メモリ制御装置Ｃ１（図２）によってメモリチップＣ２が選択される場合、ハイレベルの選択信号ΦＣＳ２がメモリ制御装置Ｃ１の内部回路４０からメモリチップＣ２のメモリ端子Ｃ２ＳＰ２に入力され、メモリチップＣ２が活性化され制御用信号を入出力可能な状態にされる。また同時に、ローレベルのドライバ切替信号ΦＤＳＳがドライバ切替部２８からドライバスイッチ部ＤＳＷに入力され、高電圧出力ドライバＤＨと制御端子Ｃ１Ｐｘ（ｘ＝１乃至５）との経路が導通状態、低電圧出力ドライバＤＬと制御端子Ｃ１Ｐｘとの経路が非導通状態とされることで、ＳＷ１乃至ＳＷ５（図２）から出力される制御用信号は高電圧出力ドライバＤＨによってドライブされて制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５からメモリチップＣ２へ出力される。

一方、メモリ制御装置Ｃ１によってメモリチップＣ３が選択される場合、ハイレベルの選択信号ΦＣＳ３がメモリ制御装置Ｃ１の内部回路４０からメモリチップＣ３のメモリ端子Ｃ３ＳＰ３に入力され、メモリチップＣ３が活性化され制御用信号を入出力可能な状態にされる。また同時に、ハイレベルのドライバ切替信号ΦＤＳＳがドライバ切替部２８からドライバスイッチ部ＤＳＷに入力され、高電圧出力ドライバＤＨと制御端子Ｃ１Ｐｘとの経路が非導通状態、低電圧出力ドライバＤＬと制御端子Ｃ１Ｐｘとの経路が導通状態とされることで、ＳＷ１乃至ＳＷ５（図２）から出力される制御用信号は低電圧出力ドライバＤＬによってドライブされて制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５からメモリチップＣ２へ出力される。

本発明に係る第４実施形態を図１０を用いて説明する。第４実施形態は第３実施形態の電圧可変ドライバ部ＶＤ１に代えて電圧可変ドライバ部ＶＤＲを備える構成である。図１０（Ａ）において電圧可変ドライバ部ＶＤＲはドライバＤＲ、電源発生部２９を備える。スイッチＳＷｘ（ｘ＝１乃至５、図２）の出力はドライバＤＲを介して制御端子Ｃ１Ｐｘに入力される。電源切替部３７から出力される電源切替信号ΦＳＳが電源発生部２９へ入力され、電源発生部２９からドライバＤＲへ電源切替信号ΦＳＳに応じた所定電圧の電源が供給される。また電源発生部２９の構成例を図１０（Ｂ）に示す。なお電源発生部２９の構成は図９の電圧可変ドライバ部ＶＤと同様なため説明は省略する。

メモリチップＣ２の電源電圧が２．５（Ｖ）、メモリチップＣ３の電源電圧が１．８（Ｖ）の場合の作用を説明する。メモリ制御装置Ｃ１（図２）によってメモリチップＣ２が選択される場合、ハイレベルの選択信号ΦＣＳ２がメモリ制御装置Ｃ１の内部回路４０からメモリチップＣ２のメモリ端子Ｃ２ＳＰ２に入力され、メモリチップＣ２が活性化され制御用信号を入出力可能な状態にされる。また同時に、ローレベルの電源切替信号ΦＳＳが電源切替部３７からドライバスイッチ部ＤＳＷ２に入力され、２．５（Ｖ）の電源電圧と制御端子Ｃ１Ｐｘ（ｘ＝１乃至５）との経路が導通状態、１．８（Ｖ）の電源電圧と制御端子Ｃ１Ｐｘとの経路が非導通状態とされることで、ＳＷ１乃至ＳＷ５（図２）から出力される制御用信号は２．５（Ｖ）の電源電圧によってドライブされて制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５からメモリチップＣ２へ出力される。

一方、メモリ制御装置Ｃ１によってメモリチップＣ３が選択される場合、ハイレベルの選択信号ΦＣＳ３がメモリチップＣ３のメモリ端子Ｃ３ＳＰ３に入力され、メモリチップＣ３が活性化される。また同時に、ハイレベルの電源切替信号ΦＳＳが電源切替部３７からドライバスイッチ部ＤＳＷ２に入力され、２．５（Ｖ）の電源電圧と制御端子Ｃ１Ｐｘとの経路が非導通状態、１．８（Ｖ）の電源電圧と制御端子Ｃ１Ｐｘとの経路が導通状態とされることで、ＳＷ１乃至ＳＷ５（図２）から出力される制御用信号は１．８（Ｖ）の電源電圧によってドライブされて制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５からメモリチップＣ２へ出力される。

またメモリチップＣ２とＣ３とのうちの高い電源電圧と同等以上の電源電圧をドライバに供給することも可能である。すなわち、メモリチップＣ３は供給される電圧が１．８（Ｖ）であるところ、２．５（Ｖ）の電圧信号が入力されても故障等が発生しない耐圧を有していれば、メモリ制御装置Ｃ１によってメモリチップＣ２およびＣ３のどちらが選択されている場合においても、電圧可変ドライバ部ＶＤ（図９）では常に高電圧出力ドライバＤＨが選択されるとしてもよいし、電圧可変ドライバ部ＶＤＲ（図１０）では常に電源発生部２９からドライバＤＲへ２．５（Ｖ）の電源電圧が供給されるとしてもよい。

第３、第４実施形態にかかるメモリ制御装置Ｃ１によれば、メモリチップＣ２およびＣ３に供給される電源電圧以上の電圧レベルを有する制御用信号または選択信号の少なくとも一方が入力されるため、メモリチップＣ２およびＣ３はハイレベルを確実に入力することができ、メモリチップに供給される電源電圧より低い中間レベルの電圧の信号が入力されることによる貫通電流が流れてしまうことを防止することができる。

本発明に係る第５実施形態を図１１を用いて説明する。図１１において、メモリ制御装置ＣＶ１は切替回路２７ｃを備え、内部回路４０ａから入出力される制御用信号３１、３３、３４、選択信号ＳＶ２、ＳＶ３が切替回路２７ｃを介して制御端子Ｐ３１、Ｐ３３、Ｐ３４、Ｐ３６、Ｐ３７から入出力される。制御端子Ｐ３２には電源電圧ＶＤＤを供給する不図示の電源電圧供給部が接続され、また制御端子Ｐ３５は接地電圧ＶＳＳとされる。メモリチップＣＶ３では、内部回路４１から入出力される制御用信号および選択信号３１ｃ、３３ｃ、３４ｃ、３６ｃ、３７ｃが、メモリ端子３１ｂ２、３３ｂ１、３４ｂ１、３６ｂ１、３７ｂ１を介して入出力される。またメモリ端子３１ｂ１、３２ｂ１、３５ｂ１は電源電圧ＶＤＤの電源線ＶＤＤ３に接続され、メモリ端子端子３２ｂ２、３３ｂ２、３５ｂ２は接地電圧ＶＳＳの電源線ＶＳＳ３に接続される。メモリ制御装置ＣＶ１の制御端子Ｐ３１乃至Ｐ３７がメモリチップＣＶ２のメモリ端子３１ａ乃至３７ａに接続されると共に、メモリ端子３１ａ乃至３７ａを介して、メモリチップＣＶ３のメモリ端子３１ｂ２、３２ｂ１、３３ｂ１、３４ｂ１、３５ｂ２、３６ｂ１、３７ｂ１へそれぞれ接続される。選択信号ＳＶ２が制御端子Ｐ３１乃至Ｐ３７の何れかの端子を介してメモリチップＣＶ２の対応するメモリ端子に入力されることで、メモリチップＣＶ２は活性化され、信号受付可能状態にされる。同様に、選択信号ＳＶ３がメモリチップＣＶ３の対応するメモリ端子に入力されることで、メモリチップＣＶ３は活性化する。

電源電圧供給部ＶＤＤ１が制御端子Ｐ３２、メモリ端子３２ａを介してメモリ端子３２ｂ１に接続されることで、電源線ＶＤＤ３に電源電圧ＶＤＤが供給される。また接地電圧供給部ＶＳＳ１が制御端子Ｐ３５、メモリ端子３５ａを介してメモリ端子３５ｂ２に接続されることで、電源線ＶＳＳ３に接地電圧ＶＳＳが供給される。このときメモリ端子３１ｂ１、３２ｂ２、３３ｂ２および３５ｂ１には接続される端子がない状態である。ここでメモリチップＣＶ２において、メモリ端子３２ａには電源電圧ＶＤＤに替えて接地電圧ＶＳＳが供給され、メモリ端子３５ａには接地電圧ＶＳＳに替えて電源電圧ＶＤＤが供給される場合を説明する。このときメモリ制御装置ＣＶ１において、制御端子Ｐ３２には不図示の電源電圧供給部に代えて接地電圧が接続され、制御端子Ｐ３５には接地電圧に替えて不図示の電源電圧供給部が接続される構成とすれば、メモリ制御装置ＣＶ１とメモリチップＣＶ２との間で配線が交差することを防止できる。この場合さらに、メモリ端子３２ａとメモリ端子３２ｂ１との接続を、メモリ端子３２ａとメモリ端子３２ｂ２との接続へ変更することにより、接地電圧供給部ＶＳＳ１を制御端子Ｐ３２、メモリ端子３２ａ、メモリ端子３２ｂ２を介して電源線ＶＳＳ３へ接続することができる。また同様にしてメモリ端子３５ａとメモリ端子３５ｂ２との接続を、メモリ端子３５ａとメモリ端子３５ｂ１との接続へ変更することにより、電源電圧供給部ＶＤＤ１を制御端子Ｐ３５、メモリ端子３５ａ、メモリ端子３５ｂ１を介して電源線ＶＤＤ３へ接続することができる。そして第１および第２実施形態と同様にして、選択信号ＳＶ２、ＳＶ３に応じて切替回路２７ｃが動作する構成とすると、メモリ制御装置ＣＶ１の内部回路４０ａから出力される制御用信号３１、３３、３４および選択信号ＳＶ２、ＳＶ３を、メモリチップＣＶ２およびＣＶ３のメモリ端子の端子配列順序に応じた信号順序で切り替えることができる。

これにより、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給されるメモリチップＣＶ３の端子の順序を、メモリ制御装置ＣＶ１における電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給する端子配列順序に応じた信号順序で切り替えることができる。さらに付け加えて、メモリ制御装置ＣＶ１の内部回路４０ａから出力される制御用信号３１、３３、３４および選択信号ＳＶ２、ＳＶ３を、メモリチップＣＶ２およびＣＶ３のメモリ端子の端子配列順序に応じた信号順序で切り替えることができる。よって従来のようにインターポーザチップを使用することなく、メモリチップＣＶ２とメモリチップＣＶ３とを接続するための配線領域ＷＲ４において、各配線が交差する等の事態を防ぐことができる。

ここで、電源電圧供給部ＶＤＤ１および接地電圧供給部ＶＳＳ１を、メモリ制御装置ＣＶ１の切替回路２７ｃを介して切替え動作を行った上でメモリチップＣＶ２、ＣＶ３に接続する構成をとる場合には、配線領域ＷＲ４において、各配線が交差する等の事態を防ぐことができるものの、切替回路２７ｃに存在する抵抗成分により電圧が影響を受けて変動し、メモリチップが誤動作するおそれがあるため問題である。また切替回路２７ｃの抵抗成分を減少させようとすると、切り替えに用いられるスイッチ素子が大きくなり問題である。しかし図１１のような構成をとれば電源電圧供給部ＶＤＤ１、接地電圧供給部ＶＳＳ１は切替回路２７ｃを経由せず、また切替回路２７ｃによって切替え動作が行われないため、切替回路２７ｃに存在する抵抗成分により電圧が影響を受けることを回避することができ、上記問題を回避することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本発明に係る第１実施形態（図２）においては、メモリ制御装置Ｃ１が制御するチップはメモリチップＣ２とＣ３としたが、３つ以上のメモリチップであってもよい。また制御するメモリチップが単数の場合においても、メモリ制御装置Ｃ１の内部回路４０から出力される制御用信号ΦＳ１乃至ΦＳ５をメモリチップのメモリ端子の端子配列順序に応じた信号順序に合わせて制御端子Ｃ１Ｐ１乃至Ｃ１Ｐ５に割り当てれば、チップ間の接続の際に配線が交差する等の事態を防ぐことができ、発明の効果が得られることはいうまでもない。

また本発明の第２実施形態（図３）においては、セレクタ部Ｃ２Ｓ１乃至Ｃ２Ｓ５およびＣ３Ｓ１乃至Ｃ３Ｓ５、スイッチ回路ＳＷ１乃至ＳＷ５、割当情報記憶回路ＳＲ１およびＳＲ２によって切替回路２７ｂが構成されるとしたが、この構成に限られない。例えばスイッチ回路を備えず、セレクタ部と割当情報記憶回路とを備えて構成することもできる。メモリチップの選択信号に応じて、割当情報記憶回路から割当情報を出力することにより、セレクタ部にて選択されたメモリチップのメモリ端子の順序に合わせて制御端子への制御信号の割り当てをおこなうこともできる。これによりスイッチ回路がなくなり、また接続されるメモリチップ数に応じた数のセレクタ部を備える必要がなく、制御端子に応じた数を備えれば足りるため、メモリ制御装置Ｃ１ａのチップサイズが増大するおそれを防止できる。なおこのような回路構成は、第２セレクタ回路の一例として挙げられる。

またさらに、情報ラッチ部ＤＭＡｎを備える割当情報記憶回路ＳＲ（図６）において、メモリ制御装置Ｃ１ａによって異なるメモリチップが選択されるたびに、その選択されたメモリチップに応じた割当入力信号が割当情報記憶回路ＳＲに入力される構成としてもよい。これにより、接続されるメモリチップ数に応じた数の割当情報記憶回路ＳＲｎを備える必要がなく、割当情報記憶回路ＳＲは一つで足りるため、メモリ制御装置Ｃ１ａのチップサイズが増大するおそれを防止できる。

また本発明の第３実施形態（図９）においては、高電圧出力ドライバＤＨおよび低電圧出力ドライバＤＬに供給される電圧とメモリチップＣ２、Ｃ３の電源電圧とが同一である場合を示したが、この場合に限られない。例えば高電圧出力ドライバＤＨには２．５（Ｖ）、低電圧出力ドライバＤＬには１．８（Ｖ）の電圧がそれぞれ供給される場合において、メモリチップＣ２およびＣ３のうち高い方の電源電圧が１．８（Ｖ）以上２．５（Ｖ）以下の範囲内の場合は高電圧出力ドライバＤＨが選択され、メモリチップＣ２およびＣ３のうち高い方の電源電圧が１．８（Ｖ）以下の場合は低電圧出力ドライバＤＬが選択される構成とすることができる。

またメモリ制御装置Ｃ１（図２）およびメモリ制御装置Ｃ１ａ（図３）はメモリチップＣ２およびＣ３へ制御用信号ΦＳ１乃至ΦＳ５を出力するとしたがこの形態に限られず、メモリチップＣ２およびＣ３からメモリ制御装置Ｃ１およびＣ１ａへデータ信号等が入力される場合においても実施可能であることはいうまでもない。

ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、前記選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御装置において、前記選択信号に応じて、前記制御端子への前記制御用信号または前記選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替回路を備えることを特徴とするメモリ制御装置。
（付記２）前記切替回路は、前記選択信号に応じて前記制御端子への信号経路を切り替えるスイッチ回路を備えることを特徴とする付記１に記載のメモリ制御装置。
（付記３）前記切替回路は、前記制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を前記選択信号ごとに記憶する割当情報記憶回路と、前記選択信号ごとに前記割当情報記憶回路から出力される割当情報により、前記制御端子に割り当てるべき制御用信号または選択信号の少なくとも一方の信号が設定される第１セレクタ回路とを備えることを特徴とする付記１または２の何れか１項に記載のメモリ制御装置。
（付記４）前記切替回路は、前記制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を前記選択信号ごとに記憶する割当情報記憶回路と、前記選択信号に応じて前記割当情報記憶回路から出力される割当情報により、前記制御端子への信号経路を切り替える第２セレクタ回路とを備えることを特徴とする付記１に記載のメモリ制御装置。
（付記５）前記割当情報記憶回路は、割当情報を記憶しておく不揮発性記憶素子を備えることを特徴とする付記３または４の何れか１項に記載のメモリ制御装置。
（付記６）前記割当情報記憶回路は、情報ラッチ部を備え、初期化動作時に割当情報を前記情報ラッチ部にラッチすることを特徴とする付記３または４の何れか１項に記載のメモリ制御装置。
（付記７）異なる電源電圧が供給され、制御用信号または選択信号の少なくとも一方の信号を該電源電圧の電圧レベルで出力する複数の出力ドライバと、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、前記切替信号に応じて、前記半導体記憶装置の電源電圧と同等以上の電源電圧が供給される出力ドライバを択一に選択するドライバスイッチ部とを備えることを特徴とする付記１に記載のメモリ制御装置。
（付記８）前記制御用信号または選択信号の少なくとも一方の信号を出力する出力ドライバと、選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、前記切替信号に応じて、選択される半導体記憶装置の電源電圧と同等以上の電圧値を前記出力ドライバへ供給する電源発生部とを備えることを特徴とする付記１に記載のメモリ制御装置。
（付記９）半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、前記選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御方法において、前記選択信号に応じて、前記制御端子への前記制御用信号または前記選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替ステップを備えることを特徴とするメモリ制御方法。

本発明の原理図である。 第１実施形態におけるメモリ制御装置およびメモリチップの概略図である 。 第２実施形態におけるメモリ制御装置の概略図である。 割当情報記憶回路ＳＲの概略図である。 割当情報記憶回路ＳＲのタイミングチャートである。 割当情報記憶回路ＳＲの概略図（第２構成例）である。 割当情報記憶回路ＳＲのタイミングチャート（第２構成例）である。 メモリ制御装置Ｃ１ａの別の構成例を示す図である。 第３実施形態における電圧可変ドライバ部ＶＤの回路図である。 第４実施形態における電圧可変ドライバ部ＶＤＲの回路図である。 第５実施形態におけるメモリ制御装置およびメモリチップの概略図であ る。 従来のチップ間の配線の接続図である。

符号の説明

ＣＣ１、Ｃ１、Ｃ１ａ メモリ制御装置
ＣＣ２、ＣＣ３、Ｃ２、Ｃ３ メモリチップ
２７、２７ａ、２７ｂ、２７ｃ、２７ｄ 切替回路
４０、４０ａ 内部回路
Ｐ２１乃至Ｐ２７ 制御端子
２１ａ乃至２７ａ、２１ｂ乃至２７ｂ メモリ端子
Ｓ２、Ｓ３ 選択信号
ＰＳ２、ＰＳ３ 端子
Ｓ２ａ、Ｓ３ｂ メモリ端子
ＷＲ、ＷＲ２、ＷＲ３ 配線領域
ＳＷ１乃至ＳＷ７ スイッチ回路
ΦＳ１乃至ΦＳ５ 制御用信号
ΦＣＳ２、ΦＣＳ３ 選択信号
Ｃ１Ｐ１乃至Ｃ１Ｐ５ 制御端子
Ｃ２Ｓ１乃至Ｃ２Ｓ５、Ｃ３Ｓ１乃至Ｃ３Ｓ５ セレクタ部
Ｓ１Ｄ１乃至Ｓ５Ｄ３ 割当情報
ＳＲ１、ＳＲ２ 割当情報記憶回路
ＶＤ、ＶＤＲ 電圧可変ドライバ部

Claims (9)

1. 半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、前記選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御装置において、
   前記選択信号に応じて、前記制御端子への前記制御用信号または前記選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替回路を備えることを特徴とするメモリ制御装置。
2. 前記切替回路は、
   前記選択信号に応じて前記制御端子への信号経路を切り替えるスイッチ回路を備えることを特徴とする請求項１に記載のメモリ制御装置。
3. 前記切替回路は、
   前記制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を前記選択信号ごとに記憶する割当情報記憶回路と、
   前記選択信号ごとに前記割当情報記憶回路から出力される割当情報により、前記制御端子に割り当てるべき制御用信号または選択信号の少なくとも一方の信号が設定される第１セレクタ回路とを備えることを特徴とする請求項１または２の何れか１項に記載のメモリ制御装置。
4. 前記切替回路は、
   前記制御端子への制御用信号または選択信号の少なくとも一方の信号の割当情報を前記選択信号ごとに記憶する割当情報記憶回路と、
   前記選択信号に応じて前記割当情報記憶回路から出力される割当情報により、前記制御端子への信号経路を切り替える第２セレクタ回路とを備えることを特徴とする請求項１に記載のメモリ制御装置。
5. 前記割当情報記憶回路は、割当情報を記憶しておく不揮発性記憶素子を備えることを特徴とする請求項３または４の何れか１項に記載のメモリ制御装置。
6. 前記割当情報記憶回路は、情報ラッチ部を備え、
   初期化動作時に割当情報を前記情報ラッチ部にラッチすることを特徴とする請求項３または４の何れか１項に記載のメモリ制御装置。
7. 異なる電源電圧が供給され、制御用信号または選択信号の少なくとも一方の信号を該電源電圧の電圧レベルで出力する複数の出力ドライバと、
   選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、
   前記切替信号に応じて、前記半導体記憶装置の電源電圧と同等以上の電源電圧が供給される出力ドライバを択一に選択するドライバスイッチ部とを備えることを特徴とする請求項１に記載のメモリ制御装置。
8. 前記制御用信号または選択信号の少なくとも一方の信号を出力する出力ドライバと、
   選択される半導体記憶装置の電源電圧に応じた切替信号を出力する切替部と、
   前記切替信号に応じて、選択される半導体記憶装置の電源電圧と同等以上の電圧値を前記出力ドライバへ供給する電源発生部とを備えることを特徴とする請求項１に記載のメモリ制御装置。
9. 半導体記憶装置の制御用信号または選択信号の少なくとも一方が入力または／および出力される複数の制御端子を、複数の半導体記憶装置の各々に備えられる複数のメモリ端子に共通に接続し、前記選択信号により選択される半導体記憶装置に対して制御を行うメモリ制御方法において、
   前記選択信号に応じて、前記制御端子への前記制御用信号または前記選択信号の少なくとも一方の割り当てを、選択される半導体記憶装置におけるメモリ端子の端子配列順序に合わせて切り替える切替ステップを備えることを特徴とするメモリ制御方法。
   
   

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