CN108231118B

CN108231118B - 半导体存储装置

Info

Publication number: CN108231118B
Application number: CN201711373310.8A
Authority: CN
Inventors: 小川绚也
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-12-22
Filing date: 2017-12-19
Publication date: 2023-09-05
Anticipated expiration: 2037-12-19
Also published as: JP2018106771A; CN108231118A; JP6808475B2; US20180182462A1

Abstract

本发明提供半导体存储装置，与以往相比缩短预解码时间。包括：预解码电路，对被输入的地址信号进行解码生成与地址信号所示出的第一地址对应的第一预解码信号；控制信号生成电路，基于地址信号生成表示是将第一地址作为访问对象还是将与第一地址连续的下一个地址亦即第二地址作为访问对象的控制信号；以及选择电路，基于控制信号，选择地输出第一预解码信号或者与第二地址对应的第二预解码信号。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置。

背景技术

作为用于向半导体存储装置(半导体存储器)进行高速访问的接口之一，已知有利用并行总线的接口。在利用并行总线的情况下，与周边设备的连接需要连接至少十几根信号线，所以难以实现装置的高集成化以及封装的小型化。另一方面，虽然利用串行总线的半导体存储装置与利用并行总线的装置相比较通信速度降低，但能够实现装置的高集成化以及封装的小型化。近年，在基于串行通信方式的半导体存储装置中进行了用于使高速访问成为可能的各种开发。例如，通过将存储单元阵列分割为多个存储体，并同时对各存储体发送指令，能够在各存储体同时执行特定的操作，从而缩短访问时间。

作为涉及具备多个存储体的半导体存储装置的技术，例如专利文献1记载了具有包括能够同时访问的两个存储体的存储单元阵列、和控制对存储单元阵列的数据的写入以及读出的控制器的半导体存储装置。在上述的半导体存储装置中，如以下那样进行数据的读出动作。

首先，控制器对针对指令锁存使能信号进行响应接受的读出指令进行解读，接下来，对地址锁存使能信号进行响应将列地址以及行地址放置于地址寄存器。接下来，控制器判定读出的列地址信息是否属于存储体的左侧页的列地址范围。控制器在判定为读出的列地址属于左侧页的情况下，设定为标志＝0，在判定为读出的列地址属于右侧页的情况下，设定标志＝1。接下来，控制器预设读出模式。

接下来，控制器对指令锁存使能信号进行响应接受读出开始指令，并判定该指令使第一读出命令，还是第二读出命令。控制器在该指令是第一读出命令的情况下，使字线选择电路执行选择一个存储体的第n个字线并且选择另一个存储体的第n+1或者n－1个字线的第一读出动作。另一方面，控制器在该指令为第二读出命令的情况下，使字线选择电路执行选择一个存储体的第n个字线并且选择另一个存储体的第n个字线的第二读出动作。通过字线的选择，进行左右页的读出。转送到页缓冲的数据通过使页地址自加1依次连续地转送到数据寄存器。

专利文献1：日本特开2012－190501号公报

在利用SPI(Serial Peripheral Interface：串行外设接口)等串行接口的半导体存储装置中，与时钟信号同步地依次从存储区的连续的地址进行数据的读出。在这样的串行通信方式的半导体存储装置中，在连续的地址中的前面的地址所对应的存储区的读出开始位置与下一个地址所对应的存储区的前端位置接近的情况下，有与该下一个地址对应的存储区的前端位置的读出的时机延迟，而无法使数据的读出与时钟信号同步的担心。

为了避免该问题，在串行通信方式的半导体存储装置中，将存储单元阵列分割为两个存储体，在一个存储体中从与输入地址对应的存储区读出数据，在另一个存储体中从与输入地址的下一个地址对应的存储区读出数据。

图1是表示如上述那样，用于从与输入地址连续的下一个地址进行数据的读出的以往的预解码器的构成的一个例子的框图，该预解码器包括内部地址生成电路501、预解码电路502以及缓冲电路503。内部地址生成电路501基于输入的地址信号AD生成内部地址信号ADx，并将其供给至预解码电路502。预解码电路502生成对内部地址信号ADx进行预解码后的预解码信号PD，并将其供给至缓冲电路503。缓冲电路503对预解码信号PD进行缓冲，并将其作为输出信号D供给至后段的解码器(未图示)。

根据上述的以往的预解码器，预解码电路502等待在内部地址生成电路501中生成的内部地址信号ADx的确定后开始预解码处理。即，内部地址信号ADx的确定成为预解码电路502中的动作的触发，所以预解码电路502到内部地址信号ADx确定为止无法开始预解码处理。因此，根据以往的预解码器，从地址信号AD输入到内部地址生成电路501到从缓冲电路503输出输出信号D为止的时间(即，预解码时间)较长，对于随着时钟频率提高而变短的存储器访问时间，难以实现满足该情况的访问时间。

发明内容

本发明是鉴于上述的点而提出的，目的在于与以往相比缩短预解码时间。

本发明的半导体存储装置包括：预解码电路，对被输入的地址信号进行解码生成与上述地址信号所示出的第一地址对应的第一预解码信号；控制信号生成电路，基于上述地址信号生成表示是将上述第一地址作为访问对象还是将与上述第一地址连续的下一个地址亦即第二地址作为访问对象的控制信号；以及选择电路，基于上述控制信号，选择地输出上述第一预解码信号或者与上述第二地址对应的第二预解码信号。

根据本发明，与以往相比能够缩短预解码时间。

附图说明

图1是表示以往的预解码器的构成的框图。

图2是表示本发明的实施方式所涉及的半导体存储装置的构成的框图。

图3是表示本发明的实施方式所涉及的预解码器的构成的框图。

图4是表示本发明的实施方式所涉及的选择电路的功能的图。

图5是表示本发明的实施方式所涉及的选择电路的构成的一个例子的等效电路图。

图6是表示本发明的预解码器的动作的一个例子的时序图。

图7是表示本发明的实施方式所涉及的进位信号生成电路以及预解码电路12的地址输入线的构成的图。

附图标记说明：1…半导体存储装置；10A…预解码器；11…进位信号生成电路；12…预解码电路；13…选择电路；40…存储单元阵列；40A、40B…存储体；350～357…传输门。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。另外，在各附图中，对实际相同或者等效的构成要素或者部分附加相同的附图标记。

图2是表示本发明的实施方式所涉及的半导体存储装置1的构成的框图。半导体存储装置1是通过使用了SPI(Serial Peripheral Interface：串行外设接口)等串行总线的串行通信方式对存储单元进行数据的写入以及读出的半导体存储器。例如，在半导体存储装置1中进行数据的读出的情况下，与时钟信号同步地从存储区的连续的地址连续地读出数据。

半导体存储装置1具备进行数据的写入以及读出的存储单元阵列40。存储单元阵列40具有两个存储体40A、40B。分别与存储体40A、40B对应地设置预解码器10A、10B、解码器20A、20B、以及字线选择电路30A、30B。根据本实施方式所涉及的半导体存储装置1，能够独立地访问存储体40A、40B，例如通过同时向存储体40A、40B发送指令，能够在存储体40A、40B同时执行特定的操作，从而缩短访问时间。

另外，通过将存储单元阵列40分割为两个存储体40A、40B，并能够独立地访问存储体40A、40B，即使在连续的地址中的前面的地址所对应的存储区的读出开始位置与下一个地址所对应的存储区的前端位置接近的情况下，也能够在一个存储体40B从与输入地址对应的存储区读出数据，并在另一个存储体40A从与输入地址连续的下一个地址所对应的存储区读出数据，由此，能够避免由该下一个地址指定的存储区的前端位置的读出的定时的延迟。

在本实施方式所涉及的半导体存储装置1中，存储体40A以及40B中，存储体40A是能够进行从由地址信号AD示出的地址(输入地址)的下一个地址所对应的存储区的数据的读出的存储体。

图3是表示能够进行从与输入地址的下一个地址对应的存储区的数据的读出的存储体40A所附带的预解码器10A的构成的框图。预解码器10A通过包括进位信号生成电路11、预解码电路12以及选择电路13额构成。在进位信号生成电路11以及预解码电路12输入有指定存储区的访问位置的地址信号AD。

进位信号生成电路11基于地址信号AD，将进位信号CA的信号电平设定为高电平或者低电平。进位信号生成电路11在从由地址信号AD示出的输入地址读出数据的情况下，生成低电平的进位信号CA，在从与输入地址连续的下一个地址读出数据的情况下，生成高电平的进位信号CA。即，进位信号生成电路11生成表示是否将与输入地址连续的下一个地址作为访问对象的进位信号CA，作为控制选择电路13中的选择动作的控制信号。

预解码电路12对地址信号AD进行预解码并生成第一预解码信号PD1。第一预解码信号PD1是与地址信号AD所示出的输入地址对应的信号。预解码电路12将生成的预解码信号PD供给至选择电路13。

图4是表示选择电路13的功能的图。在选择电路13输入有由n位的位串构成的第一预解码信号PD1以及进位信号CA。这里，将从预解码电路12供给的第一预解码信号PD1的第一位的值设为PD(0)，将第二位的值设为PD(1)、将最高阶比特的值设为PD(n－1)。另外，将从选择电路13输出的输出信号D的第一位的值设为D(0)，将第二位的值设为D(1)，将最高阶比特的值设为D(n－1)。

选择电路13在进位信号CA的电平为低电平的情况下，不使从预解码电路12供给的第一预解码信号PD1的各比特的值变化，而将其作为输出信号D输出。即，选择电路13在进位信号CA的电平为低电平的情况下，选择第一预解码信号PD1，选择电路13的输出信号的各比特的值为D(0)＝PD(0)、D(1)＝PD(1)、D(n－2)＝PD(n－2)、D(n－1)＝PD(n－1)。

另一方面，选择电路13在进位信号CA的电平为高电平的情况下，生成使从预解码电路12供给的第一预解码信号PD1的各比特的值位移至其它的位的第二预解码信号PD2，并将其作为输出信号D输出。即，选择电路13在进位信号CA的电平为高电平的情况下，生成以及选择第二预解码信号PD2，选择电路13的输出信号D的各比特的值为D(0)＝PD(1)、D(1)＝PD(2)、D(n－2)＝PD(n－1)、D(n－1)＝PD(0)。这样，使第一预解码信号PD1的各比特的值位移一位后的第二预解码信号PD2与输入地址的下一个地址对应。从选择电路13输出的输出信号D(第一预解码信号PD1或者第二预解码信号PD2)供给至后段的解码器20A。

这样选择电路13基于进位信号CA，有选择地输出与输入地址对应的第一预解码信号PD1或者与输入地址的下一个地址对应的第二预解码信号PD2。

图5是表示选择电路13的构成的一个例子的等效电路图。此外，虽然图5例示了输入到选择电路13的第一预解码信号PD1以及从选择电路13输出的输出信号D为四位的情况下的构成，但第一预解码信号PD1以及输出信号D的位数能够适当地变更。

选择电路13具有输入进位信号CA的控制端子300、分别输入第一预解码信号PD的第一位PD(0)～第四位PD(3)的值的输入端子310～313、以及分别输出输出信号D的第一位D(0)～第四位D(3)的值的输出端子320～323。在输出端子320～323分别连接有串联连接反相器341以及342构成的缓冲电路330～333。

选择电路13具有分别组合n沟道型晶体管(以下称为nMOS)以及p沟道型晶体管(以下称为pMOS)构成的传输门350～357。

传输门350的输入端与输入端子310连接，输出端经由缓冲电路330与输出端子320连接。在传输门350中，nMOS350n的栅极经由反相器360与控制端子300连接，pMOS350p的栅极与控制端子300直接连接。

传输门351的输入端与输入端子311连接，输出端经由缓冲电路330与输出端子320连接。在传输门351中，nMOS351n的栅极与控制端子300直接连接，pMOS351p的栅极经由反相器360与控制端子300连接。

传输门352的输入端与输入端子311连接，输出端经由缓冲电路331与输出端子321连接。在传输门352中，nMOS352n的栅极经由反相器360与控制端子300连接，pMOS352p的栅极与控制端子300直接连接。

传输门353的输入端与输入端子312连接，输出端经由缓冲电路331与输出端子321连接。在传输门353中，nMOS353n的栅极与控制端子300直接连接，pMOS353p的栅极经由反相器360与控制端子300连接。

传输门354的输入端与输入端子312连接，输出端经由缓冲电路332与输出端子322连接。在传输门354中，nMOS354n的栅极经由反相器360与控制端子300连接，pMOS354p的栅极与控制端子300直接连接。

传输门355的输入端与输入端子313连接，输出端经由缓冲电路332与输出端子322连接。在传输门355中，nMOS355n的栅极与控制端子300直接连接，pMOS355p的栅极经由反相器360与控制端子300连接。

传输门356的输入端与输入端子313连接，输出端经由缓冲电路333与输出端子323连接。在传输门356中，nMOS356n的栅极经由反相器360与控制端子300连接，pMOS356p的栅极与控制端子300直接连接。

传输门357的输入端与输入端子310连接，输出端经由缓冲电路333与输出端子323连接。在传输门357中，nMOS357n的栅极与控制端子300直接连接，pMOS357p的栅极经由反相器360与控制端子300连接。

在具有上述的构成的选择电路13中，在输入到控制端子300的进位信号CA的电平为低电平的情况下，传输门350、352、354以及356成为打开状态，传输门351、353、355以及357成为关闭状态。由此，输入到输入端子310的预解码信号PD的第一位的值PD(0)在缓冲电路330中被缓冲并输出到输出端子320。另外，输入到输入端子311的预解码信号PD的第二位的值PD(1)在缓冲电路331中被缓冲并输出到输出端子321。另外，输入到输入端子312的预解码信号PD的第三位的值PD(2)在缓冲电路332中被缓冲并输出到输出端子322。另外，输入到输入端子313的预解码信号PD的第四位的值PD(3)在缓冲电路333中被缓冲并输出到输出端子323。

另一方面，在输入到控制端子300的进位信号CA的电平为高电平的情况下，传输门351、353、355以及357成为打开状态，传输门350、352、354以及356成为关闭状态。由此，输入到输入端子310的预解码信号PD的第一位的值PD(0)在缓冲电路333中被缓冲并输出到输出端子323。另外，输入到输入端子311的预解码信号PD的第二位的值PD(1)在缓冲电路330中被缓冲并输出到输出端子320。另外，输入到输入端子312的预解码信号PD的第三位的值PD(2)在缓冲电路331中被缓冲并输出到输出端子321。另外，输入到输入端子313的预解码信号PD的第四位的值PD(3)在缓冲电路332中被缓冲并输出到输出端子322。

另外缓冲电路330、331、332以及333中的缓冲包括以适合后段的解码器20A的方式调整输入到缓冲电路的信号的振幅、驱动能力的处理。

图6是表示预解码器10A的动作的一个例子的时序图。这里，由多个比特A0～A11构成的地址信号AD与时钟信号同步地从高阶比特A11开始依次输入到预解码器10A，并指定成为访问对象的存储区。另外，在图6中，关于进位信号，高电平表示进位信号的电平的确定。另外，关于预解码电路，高电平表示预解码处理的执行。另外，关于选择电路，高电平表示输出信号的输出。

在地址信号AD的高阶比特A11～A8包括有表示输入地址的信息。因此，预解码电路12在输入了地址信号AD的高阶比特A11～A8的时刻t1，能够对地址信号AD进行预解码生成第一预解码信号PD1。

另一方面，表示是否进行从与输入地址连续的下一个地址的数据的读出的信息包括于地址信号AD的位A7～A4。进位信号生成电路11在输入了到地址信号AD的位A4为止的值的时刻t2，使进位信号CA的电平确定。若进位信号CA的电平确定，则选择电路13根据进位信号CA的电平，输出与输入地址对应的第一预解码信号PD1，或者与输入地址的下一个地址对应的第二预解码信号PD2作为输出信号D，并将其供给至后段的解码器20A。

此外，如图7所示，进位信号生成电路11以及预解码电路12也可以具有分别独立地输入地址信号AD的各比特A0～A11的地址输入线。地址输入线的根数能够适当地变更，例如也可以是一根。另外，在本实施方式中，预解码电路12具有同时输出由n位构成的第一预解码信号PD1的各比特的值的n根输出线。

如以上那样，根据本发明的实施方式所涉及的半导体存储装置1，选择电路13基于进位信号CA有选择地输出与输入地址对应的第一预解码信号PD1或者与输入地址的下一个地址对应的第二预解码信号PD2，所以预解码电路12能够将地址信号AD作为触发进行动作。因此，内部地址信号ADx的确定与成为预解码电路502中的动作的触发的图1所示的构成相比较能够缩短预解码时间。

此外，进位信号生成电路11是本发明中的控制信号生成电路的一个例子，进位信号CA是本发明中的控制信号的一个例子。预解码电路12是本发明中的预解码电路的一个例子。选择电路13是本发明中的选择电路的一个例子。传输门350～357是开关电路的一个例子。

Claims

1.一种半导体存储装置，其特征在于，包括：

预解码电路，对被输入的地址信号进行解码生成与上述地址信号所示出的第一地址对应的第一预解码信号；

控制信号生成电路，基于上述地址信号生成表示是将上述第一地址作为访问对象还是将与上述第一地址连续的下一个地址亦即第二地址作为访问对象的控制信号；以及

选择电路，基于上述控制信号，选择地输出上述第一预解码信号或者与上述第二地址对应的第二预解码信号，

上述地址信号由多个比特构成，并从高阶比特开始依次输入到上述预解码电路，

上述预解码电路在被输入了比上述地址信号的最低阶比特高的比特的时刻，开始上述第一预解码信号的生成，

上述控制信号生成电路在被输入了比上述地址信号的最低阶比特高的比特的时刻，生成上述控制信号。

2.根据权利要求1所述的半导体存储装置，其特征在于，

上述第一预解码信号由多个比特构成，

上述第二预解码信号是使上述第一预解码信号的各比特的值位移至其它的位后的信号。

3.根据权利要求2所述的半导体存储装置，其特征在于，

上述选择电路包括：

多个输入端子，被输入上述第一预解码信号的各比特的值；

多个输出端子，输出上述第一预解码信号或者上述第二预解码信号的各比特的值；以及

多个开关电路，基于上述控制信号切换上述多个输入端子与上述多个输出端子的连接。

4.根据权利要求3所述的半导体存储装置，其特征在于，

上述选择电路还包括与上述多个输出端子的各个连接的缓冲电路。

5.根据权利要求1～4中任一项所述的半导体存储装置，其特征在于，

包括具有多个存储体的存储单元阵列，

上述预解码电路、上述控制信号生成电路以及上述选择电路与上述多个存储体中的一个对应地设置。