JPH05150942A

JPH05150942A - 演算装置、ビツトフイールド操作演算方法、デコーダ、及び半導体集積回路装置

Info

Publication number: JPH05150942A
Application number: JP4137957A
Authority: JP
Inventors: Shigeru Nakahara; 茂中原; Shinobu Yabuki; 忍矢吹; Ryuichi Satomura; 隆一里村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-08
Filing date: 1992-04-30
Publication date: 1993-06-18
Anticipated expiration: 2017-01-21
Also published as: JP3247724B2

Abstract

(57)【要約】【目的】ビットフィールド操作演算可能な演算装置が
チップに占める面積を低減し、且つ、当該演算処理の高
速化を図ることである。【構成】入力データを任意ビットシフトする第１バレ
ルシフタＢＳＦＴ１のシフト量と同一にシフト量が制御
される第２バレルシフタＢＳＦＴ２を、ビットフィール
ド操作演算装置におけるマスクデータ生成回路ＭＡＳＫ
Ｇとする。第１及び第２バレルシフタの夫々の一列分の
トランジスタ形成領域を、レジスタファイルの１ビット
分の記憶セルの幅と同一幅の領域に並存させ、且つ、双
方のバレルシフタにおけるシフト量制御線を共通化して
チップ占有面積を低減する。データの任意領域抽出処理
の速度向上のため第１バレルシフタによる入力データの
シフトに並行して、その入力データの第０ビットで全ビ
ットを符号拡張する回路ＥＸＴ２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビットフィールド操作演
算の為の演算装置並びにその演算方法に関し、例えばプ
ロセッサの整数演算部に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】ビットフィールド操作演算としては、例
えばデータの任意領域の抽出やデータの任意領域の置換
のための処理がある。例えば、データの任意領域の抽出
を指示する命令としてＥｘｔｒａｃｔ命令がある。この
イクストラクト命令に応答して、基本的には図１６に示
されているような処理が行われる。すなわち、（ｉ）抽
出する領域をデータの右端までシフトするデータシフト
処理、（ｉｉ）抽出すべき領域の各ビットに対応したビ
ットに“１”を立てたマスクデータを生成するマスクデ
ータ生成処理、（ｉｉｉ）シフトしたデータから、マス
クデータ中のビット値が１である領域だけ取り出し、残
りの領域に０もしくは符号ビットを詰める拡張処理を行
うものである。具体的に述べるならば、入力データの第
ｈビットを右詰めにシフトし、領域幅ＬＥＮで特定され
る領域以外の領域に対してはサインビットＳで符号拡張
し又はビット０を詰めて拡張し、入力データに対して所
要領域ＬＥＮを抽出した出力データを得る。このときの
符号拡張又は０拡張すべき領域はマスクデータによって
指定する。後者の置換処理を指示する命令としては、例
えばＤｅｐｏｓｉｔ命令がある。この命令により、基本
的には図１７に示されるような処理が行われる。すなわ
ち、（ｉ）置換すべき領域を置換したい位置まで左シフ
トするデータシフト処理、（ｉｉ）置換すべき領域の各
ビットに対応したビットに“１”を立てたマスクデータ
を生成するマスクデータ生成処理、及び、（ｉｉｉ）シ
フトしたデータから、マスクデータ中のビット値が１で
ある領域だけ取り出し、レジスタなどから読出されたデ
ータ、もしくは各ビットが０詰めされたデータの上に書
き込むマスク実行処理を行うものである。例えば、入力
データの右端を第ｈビットまでシフトし、シフトされた
データの第ｈビットから幅ＬＥＮの領域で、レジスタの
データ又は全ビット“０”のデータの一部を置換して、
出力データを得るものである。このとき、置換すべき領
域はマスクデータによって特定される。本明細書では、
データとして、３２ビットの幅を有するデータについて
主に説明する。３２ビット幅のデータは、特に制限され
ないが、その右端が最下位ビット（ＬＳＢ）、左端が最
上位ビット（ＭＳＢ）とされ、最上位ビットを第０ビッ
ト、最下位ビットを第３１ビットと定義する。

【０００３】前記双方のマスクデータの生成に利用する
ことができるマスクデータ生成回路としては、図１８に
示されているようなものを考えることができる。この回
路は、減算器ＳＵＢ、２個のマスクビット生成用論理回
路ＭＬＯＧ１，ＭＬＯＧ２、及び論理積回路ＡＮＤによ
って構成される。前記減算器ＳＵＢは、抽出又は置換す
べき領域の左端のビット位置を領域幅ＬＥＮを表わすデ
ータＬＥＮＤと当該領域幅の下位側ビット位置ｈを示す
情報ｈＤから生成する。マスクビット生成論理回路ＭＬ
ＯＧ１は前記領域の左端から最下位ビットまでに１を詰
めたデータを生成し、マスクビット生成論理回路ＭＬＯ
Ｇ２は前記領域の右端から最上位ビットまでに１を詰め
たデータを生成する。論理積回路ＡＮＤはそれらのデー
タの論理積を採って、マスク実行や符号拡張に利用する
マスクデータを生成する。図１８にはディポジット命令
用のマスクデータを生成する手順が一例として示されて
いる。イクストラクト命令用のマスクデータは第ｈビッ
トを第３１ビットとすることによって生成される。

【０００４】

【発明が解決しようとする課題】データのビット若しく
は領域が画素と対応されるようなグラフィックデータを
扱う処理、例えば動画像のグラフィック処理などにおい
ては、データのある領域の内容を別のデータの所要領域
に複写したりすることがある。このような処理に前記イ
クストラクト命令及びディポジット命令を適用すること
により、命令実行サイクル数を著しく低減することがで
きる。それら命令を実行するためのビットフィールド操
作演算装置を専用ハードウェアとして採用する場合に
は、前記マスクデータ生成回路の他に、データの任意ビ
ット数のシフトを行うバレルシフタ、バレルシフトされ
たデータをマスクデータに基づいて符号拡張したり、あ
るいはマスクしたりする回路が必要とされる。本発明者
はそのようなビットフィールド操作演算装置をＲＩＳＣ
形式のプロセッサに内蔵させることを検討した。これに
よれば、前記図１８に示されるマスクデータ生成回路の
占有面積はビットフィールド操作演算装置全体の約２０
％を占め、チップ面積を増大させることが明らかとなっ
た。

【０００５】更に、前記イクストラクト命令において領
域幅ＬＥＮが入力データの第０ビットを越えて左に広が
る場合、出力データにおける符号拡張では第０ビットを
符号ビットとして扱うことになるが、最初のバレルシフ
ト処理で領域ＬＥＮを右詰めとするようにシフトしてし
まうと、マスクデータに基づく符号拡張に際して入力デ
ータの第０ビットを特定することができなくなる。その
ため、予め入力データの第０ビットを全ビットに配分し
た符号拡張データを生成し、この拡張データと入力デー
タとをバレルシフタに供給してバレルシフト処理を行う
ことを検討した。しかしながら、第０ビットを全ビット
に配分した符号拡張データを生成した後でバレルシフト
処理を行っていたのでは、その従属的な処理故にイクス
トラクト命令の実行速度が遅れることを本発明者は見い
出した。

【０００６】また、符号拡張回路において拡張すべき符
号ビットをマスクデータに基づいて特定するためにはマ
スクデータの論理値が変化する境界ビットの位置を探さ
なければならない。そのために、入力データを相補レベ
ルにしてデコードする論理を採用すると、入力を相補レ
ベルに変換するためのインバータのような論理回路が多
数必要になり、この点においてもチップ面積増大を惹起
することが明らかにされた。

【０００７】本発明の目的は、データの任意領域の抽出
やデータの任意領域の置換を行う為の演算装置がチップ
に占める面積を低減することができる演算装置を提供す
ることにある。

【０００８】本発明の別の目的は、データの任意領域の
抽出やデータの任意領域の置換を行う為のビットフィー
ルド操作演算の高速化を図ることにある。

【０００９】本発明の更に別の目的は、チップ占有面積
の低減に寄与するデコーダを提供することにある。

【００１０】本発明の更に別の目的は、高速化または／
及び小型化が可能なバレルシフタ回路を提供することに
ある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、データの任意領域の抽出、ある
いはデータの任意領域の置換などのビットフィールド操
作を行う演算装置において、入力データを任意ビットシ
フトする第１バレルシフタとシフト量が同一に制御され
る第２バレルシフタをマスクデータ生成回路に採用す
る。マスクデータ生成回路は、ビット列における領域幅
を指定するための情報に基づいて第２マスクデータを生
成するマスクビット生成回路を有し、前記第２バレルシ
フタはそのマスクビット生成回路の出力を受けて第１マ
スクデータを生成する。第１マスクデータは、前記第１
バレルシフタの出力とその他のデータとを受けてその何
れかをビット毎に選択して出力する選択手段の選択信号
として利用され、第２マスクデータは、前記第１バレル
シフタから出力されるデータに対する符号拡張又は所定
論理値での拡張を行う拡張回路のための拡張領域指定情
報として利用される。

【００１４】前記第１バレルシフタ及び第２バレルシフ
タを設けることにより生じるチップ面積の増加を抑制す
る為に、前記第１及び第２バレルシフタの夫々における
一列分のトランジスタ形成領域を、演算情報を一時的に
保持するレジスタファイルのような記憶手段の１ビット
分の記憶セルがチップ上で占有する幅と同一幅の領域に
並存させ、且つ、双方のバレルシフタにおけるシフト量
制御線を共通化するものである。

【００１５】前記拡張回路において、第２マスクデータ
に基づいて符号拡張すべき符号ビットの位置を特定する
ための特定回路を設けることにより生じるチップ面積の
増加を抑制するために、特定回路として、第２マスクデ
ータの相互に隣合う２ビットの論理値をそれぞれ比較
し、その第２マスクデータのビット列中で論理値が変化
される境界ビットを他のビットとは異なる論理値で出力
する論理ゲート回路を用いる。この論理ゲート回路は複
数個の排他的論理和回路によって構成することができ
る。斯る論理ゲート回路はその他のデコード論理回路と
しても利用することができ、ｎビットのデータを２のｎ
乗ビットのデータに展開する手段の出力を前記論理ゲー
ト回路で処理することにより、ｎビットのデータに対す
るデコード論理を構成することができる。

【００１６】イクストラクト命令などによるデータの任
意領域を抽出する処理において、抽出したい領域以外の
部分に対する符号拡張処理の速度を向上させるために、
前記第１バレルシフタの入力データを受け、そのデータ
の所定ビット例えば第０ビットに基づいて全ビットを符
号拡張し、これを前記選択手段の前記他のデータとして
出力可能な符号拡張回路を設ける。

【００１７】斯る符号拡張回路を採用した演算装置を用
いて、入力データの任意領域を抽出して出力するビット
フィールド操作演算を行う場合には、前記第１バレルシ
フタによって入力データをシフトする処理と、前記符号
拡張回路によって前記入力データの全ビットを符号拡張
する処理とを並列化して、双方の処理に要する一連の処
理時間を短縮し、双方の処理結果を前記選択手段に入力
して、第１マスクデータで選択させて、入力データの抽
出したい領域と第０ビットを含むデータを生成する。

【００１８】前記演算装置は、前記別のデータの任意領
域を前記入力データの所定領域によって置換する処理を
行うことができる。その処理は、前記第１バレルシフタ
を用いて、入力データの置換する領域を置換したい位置
まで所定ビットシフトする処理と、前記シフトされたデ
ータにおける置換する領域を特定するための第１マスク
データを、前記第２バレルシフタで生成する処理と、第
１バレルシフタの出力データと別のデータとを第１マス
クデータに基づいて選択する処理とを含む。

【００１９】

【作用】上記した手段によれば、ビットフィールド操作
演算装置において、入力データのシフト用並びにマスク
データ生成用の夫々にバレルシフタが採用され、且つ、
双方のバレルシフタのシフト量が相互に同一にされる。
これにより、データの任意領域の抽出やデータの任意領
域の置換などのビットフィールド操作が比較的簡単化さ
れ、且つ、以下で説明する処理の高速化並びに高機能化
が図られる。

【００２０】２組のバレルシフタをレジスタファイルの
１ビット分の記憶セルの幅に合わせて折り重ねるように
レイアウトすることにより、ビットフィールド操作演算
の為の演算装置のチップ占有面積を低減する。

【００２１】入力データに対する符号拡張とデータシフ
トとを時間的に並列化することは、データの任意領域を
抽出するための演算速度の高速化を図る。

【００２２】マスクビットを用いてデコード結果を得る
ようにすることによって、入力データを相補レベルの信
号に変換する回路を不要とし、回路規模若しくはチップ
占有面積を低減する。

【００２３】

【実施例】本発明に係るビットフィールド操作演算装置
並びにその演算手法を実施例に基づいて順次説明する。

【００２４】（１）プロセッサ図１には本発明が適用されるマイクロプロセッサの一実
施例が示されている。同図に示されるプロセッサＭＣＵ
は、特に制限されないが、命令キャッシュメモリＣＣ、
データキャッシュメモリＤＣ、整数演算ユニットＥＵ、
浮動小数点演算ユニットＦＵ、命令制御用ランダムロジ
ックユニットＩＵ、メモリ制御用ランダムロジックユニ
ットＭＵ、２次キャッシュ制御用ランダムロジックユニ
ットＳＵ、命令用タグキャッシュメモリＣＡ、データ用
タグキャッシュメモリＤＡ、命令用アドレス変換バッフ
ァＣＴ、データ用アドレス変換バッファＤＴ、及び入出
力ユニットＩ／Ｏなどを備える。これらは公知の半導体
集積回路製造技術によって、シリコン基板のような１個
の半導体基板に形成される。特に制限されないが、この
プロセッサＭＣＵはＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓ
ｔｒｕｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ）形式のア
ーキテクチャを有する。このＲＩＳＣアーキテクチャは
公知であり、命令セットを簡素化して処理の高速化を図
るものであり、例えば制御記憶を用いることなく命令デ
コードをランダムロジックのようなハードワイヤード論
理だけで行うことも可能である。

【００２５】図２には前記整数演算ユニットＥＵの一例
が示される。この整数演算ユニットＥＵは、命令キャッ
シュメモリＣＣから読出されて命令制御用ランダムロジ
ックユニットＩＵで解読された解読結果に従って制御さ
れ、算術論理演算装置ＡＬＵとビットフィールド操作演
算装置ＳＭＵの２つの演算装置を有し、前記命令制御用
ランダムロジックユニットＩＵから出力される制御信号
に基づいて何れかが動作させられる。演算は整数演算ユ
ニットＥＵに含まれるレジスタファイルＲＥＧＦに保持
されているデータに対して行われる。レジスタファイル
ＲＥＧＦから読出されたデータは整数演算ユニットＥＵ
内のソースバスＳＢ１，ＳＢ２を通り、算術論理演算装
置ＡＬＵやビットフィールド操作演算装置ＳＭＵに送ら
れる。データを受け取った算術論理演算装置ＡＬＵやビ
ットフィールド操作演算装置ＳＭＵは所定の演算を実行
し、演算結果を書き込みバスＷＢを通して再びレジスタ
ファイルＲＥＧＦへ書き戻す。整数演算ユニットＥＵ
と、上述したその他のユニットとの間でのデータ転送は
ロードバスＬＢを介して行われる。前記算術論理演算装
置ＡＬＵはレジスタ間の算術／論理演算やＬＯＡＤ／Ｓ
ＴＯＲＥ命令実行時のメモリアクセスのアドレス、分岐
命令での分岐先のアドレス計算などを行う。前記ビット
フィールド操作演算装置ＳＭＵは、通常のシフト命令以
外に、他のＲＩＳＣプロセッサにはないデータの任意領
域の抽出やデータの任意領域の置換などを行うものであ
り、本発明の一実施例に係る演算装置である。

【００２６】前記ビットフィールド操作演算装置ＳＭＵ
が実行する命令は、シフト命令、イクストラクト命令［Ｅｘｔｒａｃｔ命令（データの
任意領域の抽出］、ディポジット命令［Ｄｅｐｏｓｉｔ命令（データの任
意領域の置換）］に大別され、夫々の命令は全て１マシンサイクルで実行
される。イクストラクト命令の基本的なオペレーション
は図１６に示され、ディポジット命令の基本的なオペレ
ーションは図１７に示される。これらの命令は他のＲＩ
ＳＣプロセッサにはない専用オペレーションのためのも
のである。同様の機能はＣＩＳＣプロセッサでは存在す
るが、その演算はマイクロプログラム制御（前記制御記
憶を用いた制御）により、十数サイクルを要する。イク
ストラクト命令はデータの任意領域を右端へシフトし、
残りの領域には０または符号ビットを詰めるものであ
る。抽出するデータの任意領域は、領域幅ＬＥＮと領域
の右端のビット位置ｈで指定される。ディポジット命令
はイクストラクト命令とは逆のオペレーションであり、
データの右端の幅ＬＥＮで指定される領域を、別データ
の任意領域に書き込む命令である。このとき、書き込ま
れる下地とされるデータは、特に制限されないが、レジ
スタファイルＲＥＧＦから供給されるデータ又は全ビッ
トが論理０のデータとされる。

【００２７】図１９の（Ａ）及び（Ｂ）には、上記イク
ストラクト命令のフォーマットが示されている。残りの
領域に“０”を詰めるか、符号ビットを詰めるかは、オ
ペレーションコードによって決められる。そのため、イ
クストラクト命令には、２種類の命令がある。例えば、
図１９の（Ａ）に示されているイクストラクト命令は、
残りの領域に“０”を詰めることを指示するオペレーシ
ョンコードＯＰ−ＥＸ１を有し、図１９の（Ｂ）に示さ
れているイクストラクト命令は、残りの領域に符号ビッ
トをを詰めることを指示するオペレーションコードＯＰ
−ＥＸ２を有する。本実施例においては、上記ビット位
置ｈがイクストラクト命令に含まれるデータ＆あるいは
予じめシフト量用制御レジスタ（図示しないが、上記命
令制御用ランダムロジックユニットＩＵに含まれてい
る）に保持されたデータによって決められる。制御レジ
スタに保持されているデータ（コード化されたデータ）
を使うのか、あるいは命令中のフィールド＆に保持され
ているデータ（コード化されたデータ）を使うのかは、
イクストラクト命令中の制御フィールドＳの値によって
定まる。例えば、制御フィールドＳに“１”を設定する
ことにより、当該命令中のフィールド＆の値が上記ビッ
ト位置ｈを表わすデータとして使われ、制御フィールド
Ｓに“０”を設定することにより、シフト量用制御レジ
スタの値が上記ビット位置ｈを表わすデータとして使わ
れる。イクストラクト命令中のフィールドＬＥＮＤは、
上記領域幅ＬＥＮを表わすデータ（コード化されたデー
タ）が保持されるフィールドである。

【００２８】図１９の（Ｃ）及び（Ｄ）には、ディポジ
ット命令のフォーマットが示されている。このディポジ
ット命令の場合にも、２種類の命令が用意されている。
例えば、図１９の（Ｃ）に示されているディポジット命
令は、書き込まれる下地のデータとして、レジスタファ
イルＲＥＧＦ中のレジスタに保持されているデータを用
いることを表わすオペレーションコードＯＰ−ＤＥ１を
有する。これに対して、図１９の（Ｄ）に示されている
ディポジット命令は、下地のデータとして“０”を用い
ることを表わすオペレーションコードＯＰ−ＤＥ２を有
している。図１９の（Ｃ）に示されているディポジット
命令の場合には、下地データを保持しているレジスタを
指示する必要がある。そのため、この図１９（Ｃ）のデ
ィポジット命令はそのレジスタの番号を指示するデータ
ＲＥＧ−Ｎｏを保持するフィールドを有している。ま
た、図１９の（Ｃ）及び（Ｄ）に示されているフィール
ドＬＥＮＤ，Ｓ，＆は、前記イクストラクト命令のそれ
らと同じである。

【００２９】データの任意領域を、別データの任意領域
に置換するオペレーションは、グラフィック処理等で頻
繁に利用されるが、そのオペレーションに本実施例に係
るビットフィールド操作演算装置ＳＭＵを用いない場
合、即ち本実施例とは別のＲＩＳＣプロセッサを用いる
場合には、図３に示される以下の６命令を実行すること
が必要になる。シフト命令；置換したい領域が置換したい位置
（所望の位置）にくるまでシフトする。ＬＯＡＤ命令；置換されるべき領域のビットに対応
したビットに１を立てたマスクデータを読み込む。ＡＮＤ命令；シフトしたデータとマスクデータの
論理積をとる。ビット反転命令；マスクデータのビット反転データを
作成する。ＡＮＤ命令；ビット反転データと下地データの論
理積をとる。ＯＲ命令；で作成したデータと、で作成し
たデータの論理和をとる。

【００３０】これに比べ、本実施例のビットフィールド
操作演算装置ＳＭＵでは、イクストラクト命令とディポ
ジット命令の２サイクルで同様のオペレーションが完了
し、処理時間が３倍以上も短縮され、高速なグラフィッ
ク処理等が可能となる。

【００３１】図４には本実施例のマイクロプロセッサＭ
ＣＵを用いたグラフィック処理システムの一例が示され
る。システムバスＳＢにはディスプレイＣＲＴ、キーボ
ードＫＢＤ、主記憶装置ＭＭＲＹなどが接続され、デュ
アルポートを持つ共有メモリのようなメモリインタフェ
ースＭＩＴＦによってペリフェラルバスＰＢに接続され
る。ペリフェラルバスＰＢにはマイクロプロセッサＭＣ
Ｕが接続され、夫々のマイクロプロセッサＭＣＵには２
次キャッシュメモリＣＭＲＹが結合される。

【００３２】（２）ビットフィールド操作演算装置図５にはビットフィールド操作演算装置ＳＭＵの一実施
例が示される。

【００３３】ビットフィールド操作演算装置ＳＭＵは、
入力データをシフトするための第１バレルシフタＢＳＦ
Ｔ１、マスクデータ生成回路ＭＡＳＫＧ、マスク実行回
路ＭＡＳＫＥ、拡張回路ＥＸＴ１、及び第０ビット符号
拡張回路ＥＸＴ２を主体とする。第１バレルシフタＢＳ
ＦＴ１は、データの任意ビットシフトを行うものであ
り、セレクタＳＥＬ２，ＳＥＬ３から夫々１ワード（本
実施例において１ワードは３２ビットとする）のデータ
を入力して合計２ワードを同時にシフトして１ワードの
データを出力する。図６及び図８から分かるように、出
力されるワードの各ビット位置は、上位ワードの各ビッ
ト位置に対応している。このことは、バレルシフタＢＳ
ＦＴ２についても同様である。シフト量はデコーダＳＤ
ＥＣの出力によって決定される。尚、この第１バレルシ
フタＢＳＦＴ１はイクストラクト命令及びディポジット
命令の他に、通常のシフト命令にも使用する。他のＲＩ
ＳＣプロセッサには、ビットフィールド操作演算器とし
てこのこのようなバレルシフタのみを備えているものが
多い。

【００３４】前記マスク実行回路ＭＡＳＫＥは、前記マ
スクデータ生成回路ＭＡＳＫＧで生成される第１マスク
データＭＡＳＫＤ１をもとにマスクを実行する回路であ
る。この回路は各入力に夫々１ワードのデータが入力さ
れる２入力形式のセレクタとして機能され、第１マスク
データＭＡＳＫＤ１の各ビットの値に従い、第１バレル
シフタＢＳＦＴ１から出力されるデータとセレクタＳＥ
Ｌ１側から供給されるデータとをビット毎に選択して合
計１ワードのデータを出力する。

【００３５】前記拡張回路ＥＸＴ１は、イクストラクト
命令の実行時に前記マスクデータ生成回路ＭＡＳＫＧで
生成される第２マスクデータＭＡＳＫＤ２をもとに、マ
スク実行回路ＭＡＳＫＥから出力されるデータの０拡張
（論理０拡張）又は符号拡張を行う。尚、拡張回路ＥＸ
Ｔ１は、ディポジット命令実行時にはマスク実行回路Ｍ
ＡＳＫＥから出力されるデータをそのまま出力する。

【００３６】 AT:1=マスク実行回路ＭＡＳＫＥの出力を選択 AT:2=第２マスクデータＭＡＳＫＤ２に従ってマスク実
行回路ＭＡＳＫＥの出力とセレクタＳＥＬ６の出力から
選択 AT:3=第１マスクデータＭＡＳＫＤ１に従ってシフトさ
れたデータとセレクタＳＥＬ１の出力から選択 AT:4=シフトされたデータを選択

【００３７】前記第０ビット符号拡張回路ＥＸＴ２は、
入力データの第０ビットの値で当該入力データの全ビッ
トを符号拡張して、前記セレクタＳＥＬ１に出力する。
第０ビット符号拡張回路ＥＸＴ２の構成は、後で述べる
図２０の回路の一部を使うことにより容易に実現でき
る。

【００３８】図５に示されているセレクタＳＥＬ１〜Ｓ
ＥＬ５のそれぞれは、上記命令制御用ランダムロジック
ユニットＩＵにより形成された制御信号によって制御さ
れる。上記命令制御用ランダムロジックユニットＩＵ
は、特に制限されないが、それに供給される命令（ディ
ポジット命令，イクストラクト命令，シフト命令）の主
にオペコードに基づいて上記制御信号を形成する。

【００３９】上記ｔａｂｌｅには、命令とセレクタＳＥ
Ｌ１〜ＳＥＬ５のそれぞれの状態との関係が示されてい
る。また、このｔａｂｌｅには、命令によって形成され
る制御信号Ｃ00，Ｃ01，Ｃ02も示されている。ｔａｂｌ
ｅにおけるＡ欄は、ディポジット命令で下地データとし
てデータ“０”を使うことが指示されている場合を示
し、Ｂ欄はディポジット命令で下地データとしてレジス
タの保持データを使うことが指示されている場合を示し
ている。また、Ｃ欄はイクストラクト命令で残り領域に
“０”を詰めることが指示されている場合を示し、Ｄ欄
はイクストラクト命令で残り領域に符号データを詰める
ことが指示されている場合を示している。ｔａｂｌｅに
おける“−”は、どのような状態でも良いことを表わし
ている。命令が供給されることにより、セレクタＳＥＬ
１〜ＳＥＬ５及び制御信号Ｃ00，Ｃ01，Ｃ02がどのよう
な状態になるかについて、次に述べる。

【００４０】ディポジット命令がユニットＩＵに供給さ
れることにより、セレクタＳＥＬ２は、バスＳＢ１のデ
ータを選択して出力する。このとき、セレクタＳＥＬ４
は、ＭＢＧの出力を選択し、セレクタＳＥＬ５はデータ
“０”を選択して、出力する。セレクタＳＥＬ１は、下
地データとしてデータ“０”の使用が指示されていた場
合、データ“０”を選択し（Ａ欄）、下地データとして
レジスタの保持データの使用が指示されている場合に
は、バスＳＢ２のデータを選択して（Ｂ欄）、出力す
る。また、ディポジット命令の場合には、上記制御信号
Ｃ00，Ｃ02として“１”，“０”が出力される。下地デ
ータとしてレジスタの保持データの使用が指示されてい
る場合、ディポジット命令中のレジスタ番号ＲＥＧ−Ｎ
ｏにより指示されているレジスタが選択され、その保持
データは上記バスＳＢ２に出力されている。そのため、
下地データとしてレジスタのデータが指示されていると
きには、セレクタＳＥＬ１からレジスタ番号ＲＥＧ−Ｎ
ｏにより指示されたレジスタの保持データが出力され
る。

【００４１】イクストラクト命令が上記ユニットＩＵに
供給されることにより、セレクタＳＥＬ２はデータ
“０”を選択し、セレクタＳＥＬ３はバスＳＢ２のデー
タを選択し、セレクタＳＥＬ４はデータ“０”を選択
し、セレクタＳＥＬ５はデータ“１”を選択して出力す
る。また、残り領域に“０”を詰めることが指示されて
いる場合、セレクタＳＥＬ１はデータ“０”を選択し、
残り領域に符号を詰めることが指示されている場合に
は、セレクタＳＥＬ１は拡張回路ＥＸＴ２の出力を選択
して、出力する。さらに、上記制御信号Ｃ00，Ｃ02は、
ともに“０”となる。制御信号Ｃ01は、後で図２０を用
いて説明するが、“０”を詰める場合、データ“０”を
選択する信号とされ、符号を詰める場合には、ＳＩＮ−
ＢＩＴを選択する信号とされる。

【００４２】シフト命令がユニットＩＵに供給される
と、セレクタＳＥＬ２はバスＳＢ１を選択し、セレクタ
ＳＥＬ４はデータ“０”を選択し、セレクタＳＥＬ５は
データ“１”を選択して出力する。セレクタＳＥＬ３
は、６４ビットデータについてシフト動作を行う場合、
データバスＳＢ２のデータを選択し、３２ビットデータ
についてのシフト動作の場合には、データ“０”を選択
して出力する。このとき制御信号Ｃ00，Ｃ02は、ともに
“１”である。

【００４３】上記マスクビット生成回路ＭＢＧには、上
記命令制御用ランダムロジックユニットＩＵから、命令
に含まれている領域幅ＬＥＮを表わすフィールドＬＥＮ
Ｄの値が供給され、上記デコーダＳＤＥＣには、同じく
上記命令制御用ランダムロジックユニットＩＵ命令に含
まれているシフト量ｈを表わすところのフィールド＆の
値又は上記シフト量用制御レジスタの保持値が供給され
る。

【００４４】上記制御信号Ｃ02は、オアゲートＯＲＧ１
の一方の入力端子に供給され、その他方の入力端子に
は、マスクデータＭＡＳＫＤ１が供給される。

【００４５】上記制御信号Ｃ00，Ｃ01は上記拡張回路Ｅ
ＸＴ１に供給される。この拡張回路ＥＸＴ１の一実施例
が図２０に示されている。

【００４６】図２０に示されている拡張回路ＥＸＴ１
は、デコーダＢＤＥＣ，オアゲートＯＲＧ２，トライス
テートバッファＴＢ，符号線ＳＩＮ−ＢＩＴ及びセレク
タＳＥＬ６，ＳＥＬ７を有している。

【００４７】上記デコーダＢＤＥＣには、マスクデータ
ＭＡＳＫＤ２が供給され、マスクデータＭＡＳＫＤ２に
おいて論理値が変化する境界ビットを判断し、それに対
応したビットを例えば“１”にし、残りのビットを
“０”にする。このようなデコーダＢＤＥＣついては、
図１５にその一例が示されており、後で説明する。マス
ク実行回路ＭＡＳＫＥの出力はトライステートバッファ
ＴＢに供給される。これらのトライステートバッファＴ
Ｂの制御は上記デコーダＢＤＥＣの出力により行われ、
各トライステートバッファＴＢの出力は、共通にされ、
符号線ＳＩＮ−ＢＩＴに供給される。これにより、マス
クデータＭＡＳＫＤ２において論理値が変化する境界ビ
ットに対応したマスク実行回路ＭＡＳＫＥの出力データ
におけるビットをトライステートバッファＴＢは、共通
の符号線ＳＩＮ−ＢＩＴに伝える。セレクタＳＥＬ６
は、上記制御信号Ｃ01に従って、上記符号線ＳＩＮ−Ｂ
ＩＴの値又はデータ“０”を選択して出力する。上記オ
アゲートＯＲＧ２は、上記制御信号Ｃ00と上記マスクデ
ータＭＡＳＫＤ２とを入力として受け、上記セレクタＳ
ＥＬ７を制御する信号を形成する。上記セレクタＳＥＬ
７は、上記セレクタＳＥＬ６の出力又はマスク実行回路
ＭＡＳＫＥの出力を選択して出力する。

【００４８】上記制御信号Ｃ00が“１”となることによ
り、オアゲートＯＲＧ２は、マスクデータＭＡＳＫＤ２
の値にかかわらず、“１”を出力する。これにより、上
記セレクタＳＥＬ７は、マスク実行回路ＭＡＳＫＥの出
力を選択して出力する。これに対して、制御信号Ｃ00が
“０”の場合には、マスクデータＭＡＳＫＤ２において
“１”となっているビットに対応した、マスク実行回路
ＭＡＳＫＥの出力におけるビットがセレクタＳＥＬ７か
ら出力され、マスクデータＭＡＳＫＤ２において“０”
となっているビットに対応した、出力データＤＤにおけ
るビットには、セレクタＳＥＬ６の出力が出力されるよ
うにセレクタＳＥＬ７が働く。

【００４９】上記制御信号Ｃ02が“１”となっていると
きには、上記オアゲートＯＲＧ１からは、データ“１”
がマスク実行回路ＭＡＳＫＥへ出力され、上記制御信号
Ｃ02が“０”とされているときには、マスクデータＭＡ
ＳＫＤ１のデータに従ったデータが上記オアゲートＯＲ
Ｇ１からマスク実行回路ＭＡＳＫＥへ供給される。

【００５０】上記制御信号Ｃ01は、符号拡張の場合、例
えば“１”となる。これに応答してセレクタＳＥＬ６
は、符号線ＳＩＮ−ＢＩＴにおけるデータを選択する。
これにより、全てのセレクタＳＥＬ６からは、共通の値
が出力される。これに対して、残りの領域にデータ
“０”を詰める場合、上記制御信号Ｃ01は“０”とな
る。これによって、セレクタＳＥＬ６は、データ“０”
を選択して出力する。

【００５１】前記拡張回路ＥＸＴ１、第０ビット符号拡
張回路ＥＸＴ２、マスクデータ生成回路ＭＡＳＫＧ、及
びマスク実行回路ＭＡＳＫＥは、本実施例のビットフィ
ールド操作演算装置ＳＭＵ固有の処理であるイクストラ
クト命令とディポジット命令の実行に必要な固有の回路
であり、他のＲＩＳＣプロセッサには存在しない。これ
らの回路の面積を小さく抑え、かつ動作遅延を小さくす
ることが、他のＲＩＳＣプロセッサより優れた性能を実
現するためのに必要であり、本実施例ではそれらを実現
しており、以下その詳細を順次説明する。

【００５２】（３）バレルシフタを採用したマスクデー
タ生成回路前記マスクデータ生成回路ＭＡＳＫＧは、図６にも示さ
れるように、第２バレルシフタＢＳＦＴ２、マスクビッ
ト生成回路ＭＢＧ、及びセレクタＳＥＬ４，ＳＥＬ５を
有する。マスクビット生成回路ＭＢＧは、特に制限され
ないが、命令中に含まれている５ビットの情報ＬＥＮＤ
を受け、その５ビットの値によって、３２ビットのビッ
ト列の右端からの論理１のビット幅（領域幅）ＬＥＮを
示す第２マスクデータＭＡＳＫＤ２を生成する。第２マ
スクデータＭＡＳＫＤ２を生成する論理は、ハードワイ
ヤードロジックにより簡単に構成することができる。前
記第２バレルシフタＢＳＦＴ２は、前記第１バレルシフ
タＢＳＦＴ１と同様にデータの任意ビットシフトを行う
ものであり、夫々１ワードのデータを入力し、合計２ワ
ードを同時にシフトして、上位側の入力ワードにおける
ビット位置と１対１に対応したビット位置を有する１ワ
ードのデータを出力する。シフト量は前記デコーダＳＤ
ＥＣの出力によって決定される。第２バレルシフタＢＳ
ＦＴ２の上位側入力には前記セレクタＳＥＬ４を介して
第２マスクデータＭＡＳＫＤ２又は全ビットを論理０と
するデータが供給される。第２バレルシフタＢＳＦＴ２
の下位側入力には、前記セレクタＳＥＬ５を介して３２
ビット全てが論理０のデータ又は３２ビット全てが論理
１のデータが供給される。第２バレルシフタシフタＢＳ
ＦＴ２によってシフトされた出力は前記第１マスクデー
タＭＡＳＫＤ１とされる。

【００５３】図６に示されるように、このマスクデータ
生成回路ＭＡＳＫＧは、右端から幅ＬＥＮで与えられる
領域に１を立てた第２マスクデータＭＡＳＫＤ２を、第
１バレルシフタＢＳＦＴ１に供給される演算データと同
じ量だけ第２バレルシフタＢＳＦＴ２で左シフト（３１
−ｈビットシフト）することにより、ディポジット命令
などに利用される第１マスクデータＭＡＳＫＤ１を生成
することができる。イクストラクト命令用のマスクデー
タとしては、前記第２マスクデータＭＡＳＫＤ２が利用
される。したがって、このマスクデータ生成回路ＭＡＳ
ＫＧは減算器を用いることなく図１８と同様にディポジ
ット命令用マスクデータと、イクストラクト命令用マス
クデータを生成することができる。更に、イクストラク
ト命令を実行するときには、前記拡張回路ＥＸＴ１に供
給すべき第２マスクデータの生成に利用されない第２バ
レルシフタＢＳＦＴ２を、第１バレルシフタＢＳＦＴ１
と共に当該イクストラクト命令の別の処理に利用可能に
なる。

【００５４】（４）イクストラクト命令における符号拡
張シフトの高速化イクストラクト命令において拡張回路ＥＸＴ１で行われ
る符号拡張は、図７に示される（ｉ）と（ｉｉ）の２通
りの場合があり、（ｉ）に示されるように領域幅ＬＥＮ
が入力データの第０ビットを越えない場合、出力データ
における符号拡張は当該領域幅ＬＥＮの左端のビットの
符号に応じて行われる。一方、（ｉｉ）で示されるよう
に領域幅ＬＥＮが入力データの第０ビットを越えて左に
広がる場合、出力データにおける符号拡張では入力デー
タの第０ビットを符号ビットとして扱うことになる。

【００５５】図８に示されるように、イクストラクト命
令を実行するときは、第１バレルシフタＢＳＦＴ１は、
夫々３２ビットの入力データと任意値のデータ（例えば
データが）とを受け、入力データの第ｈビットが右端に
くるようにバレルシフト（３１−ｈビットシフト）を行
う。これに並行して第０ビット符号拡張回路ＥＸＴ２
は、入力データの第０ビットの値を全部のビットに符号
拡張する。更に、第２バレルシフタＢＳＦＴ２は、全ビ
ット“０”の１ワードデータと全ビット“１”の１ワー
ドデータとを入力して、第１バレルシフタＢＳＦＴ１と
同一のシフト量を以てシフト動作を行い、第１マスクデ
ータＭＡＳＫＤ１を生成する。マスク実行回路ＭＡＳＫ
Ｅは、第１バレルシフタＢＳＦＴ１の出力と第０ビット
符号拡張回路ＥＸＴ２の出力とを受ける。マスク実行回
路ＭＡＳＫＥは、第１マスクデータＭＡＳＫＤ１におい
て論理値１となっているビットについて、そのビット位
置に対応した第１バレルシフタＢＳＦＴ１の出力を選択
し、出力する。これに対して、第１マスクデータＭＡＳ
ＫＤ１において論理値０となっているビットについて
は、そのビット位置に対応した第０ビット符号拡張回路
ＥＸＴ２の出力を選択し、出力する。これによってマス
ク実行回路ＭＡＳＫＥから出力されるデータは、入力デ
ータの第０ビットから第ｈビットまでの値を下位側（右
側）に保有し、残りのビットは入力データの第０ビット
の値を保有するデータとされる。このマスク実行回路Ｍ
ＡＳＫＥの出力データは、図９に示されるように拡張回
路ＥＸＴ１に供給される。この拡張回路ＥＸＴ１には、
第２マスクデータＭＡＳＫＤ２も供給される。拡張回路
ＥＸＴ１は第２マスクデータＭＡＳＫＤ２によって指定
される領域幅ＬＥＮの左側ビットを符号ビットとして符
号拡張する。図７の（ｉ）に対応する場合には、符号拡
張されるべきビット位置は入力データの第０ビットでは
なく、図の斜線で示される幅ｈの中に存在する符号ビッ
トＳとされ、第２マスクデータＭＡＳＫＤ２によって指
定される符号ビットＳの符号即ち論理値に応じて、当該
符号ビットＳの左側（上位側）の各ビットが符号ビット
Ｓの論理値に従って符号拡張される。図２０から判るよ
うに、境界ビットに対応したビットが、符号線ＳＩＮ−
ＢＩＴに伝えられ、残りの領域には、この符号線ＳＩＮ
−ＢＩＴのデータが伝えられる。図７の（ｉｉ）に対応
する場合には、前記入力データの第０ビットが符号拡張
ビットとされるから、拡張回路ＥＸＴ１からの出力デー
タは前記マスク実行回路ＭＡＳＫＥの出力と同一とされ
る。この場合には、ＬＥＮが第０ビットを超えるため、
セレクタＳＥＬ７によって、マスク実行回路ＭＡＳＫＥ
の出力が選択される。

【００５６】このように、第１バレルシフタＢＳＦＴ１
による入力データのバレルシフト処理に並行して、入力
データの第０ビットの値を第０ビット符号拡張回路ＥＸ
Ｔ２で全ビットを第０ビットの値に符号拡張する処理を
行い、双方の処理結果をマスク実行回路ＭＡＳＫＥで選
択して、算術シフトと同様の処理を行うことができる。
即ち、マスクデータ生成用の第２バレルシフタＢＳＦＴ
２の上位側入力には全ビットが論理値０のデータを入
れ、下位側入力には全ビットが論理値１のデータを入れ
て、第１バレルシフタＢＳＦＴ１による入力データのシ
フト量と同じだけシフトすることにより第１マスクデー
タＭＡＳＫＤ１を生成し、予め入力データの第０ビット
を全ビットに符号拡張したデータと第１バレルシフタＢ
ＳＦＴ１のシフト出力データとのマスク処理を、前記前
記第１マスクデータＭＡＳＫＤ１によって実行すれば、
算術シフトと等価なオペレーションとなる。図１０に示
されるところの、入力データに対する第０ビット符号拡
張処理とバレルシフト処理との従属的若しくは直列的な
処理に比べて、図８に示される本実施例演算方式では、
第１バレルシフタＢＳＦＴ１の上位側入力には任意値を
供給すればよく、入力データに対する第０ビット符号拡
張処理を待つ必要はない。従ってこの算術シフト演算に
よれば、予め入力データの第０ビットを全ビットに配分
して符号拡張データを生成してからバレルシフトする処
理に比べて、イクストラクト命令の実行速度を高速化す
ることができる。

【００５７】（５）バレルシフタの占有面積低減図１１には第１及び第２バレルシフタＢＳＦＴ１，ＢＳ
ＦＴ２の一実施例の回路図が示されている。第１及び第
２バレルシフタＢＳＦＴ１，ＢＳＦＴ２の夫々の一列分
のトランジスタ形成領域を、演算情報を一時的に保持す
る前記レジスタファイルＲＥＧＦの１ビット分の記憶セ
ルが占有する幅と同一幅の領域に並存させ、且つ、双方
のバレルシフタＢＳＦＴ１，ＢＳＦＴ２におけるシフト
量を制御する制御信号を伝えるシフト量制御線を共通化
する。図において、ｍ１−ｉｎ０，…は第２バレルシフ
タＢＳＦＴ２の下位側の３２本の入力信号線、ｍ２−ｉ
ｎ０，…は第２バレルシフタＢＳＦＴ２の上位側の３２
本の入力信号線、ｍ−ｏｕｔ０，…は第２バレルシフタ
ＢＳＦＴ２の３２本の出力信号線、ｄ１−ｉｎ０，…は
第１バレルシフタＢＳＦＴ１の下位側の３２本の入力信
号線、ｄ２−ｉｎ０，…は第１バレルシフタＢＳＦＴ１
の上位側の３２本の入力信号線、ｄ−ｏｕｔ０，…は第
１バレルシフタＢＳＦＴ１の３２本の出力信号線、ｓｈ
ｉｆｔ０，…は第１バレルシフタＢＳＦＴ１及び第２バ
レルシフタＢＳＦＴ２に共通利用されるシフト量を指示
する制御線である。前記出力信号線と制御線とは交差的
配置を採って並設され、前記制御線からシフト量指示信
号を選択端子に受けてスイッチ制御されることにより入
力を所定の出力信号線に導通させる複数個のトランジス
タＴＲがマトリクス配置されている。

【００５８】図１１は、実際のチップ上におけるレイア
ウトに合わせて描かれている。また、同図には、上記セ
レクタＳＥＬ３の一部，セレクタＳＥＬ５の一部及びレ
ジスタファイルＲＥＧＦ内のレジスタＲＥＧｎ−１，Ｒ
ＥＧｎ，ＲＥＧｎ＋１が示されており、これらも実際の
レイアウトに合わせて描かれている。セレクタは、複数
の単位セレクタＵ−ＳＥＬにより構成され、レジスタも
複数の記憶セルＵ−ＲＥＧにより構成される。記憶セル
と単位セレクタとの間はバスによって結合されいる。同
図から判るように、一列分のトランジスタ形成領域と、
記憶セルＵ−ＲＥＧ，単位セレクタＵ−ＳＥＬは、互い
にほぼ同一幅にされている。

【００５９】前記レジスタファイルＲＥＧＦの記憶セル
Ｕ−ＲＥＧは、スタティック型フリップフロップを主体
として構成され、例えばＣＭＯＳ回路で構成される場合
には、トランスファゲートを含めて最低６個のトランジ
スタを要する。この６個のトランジスタを配置する高さ
が図１１に示される１ビット領域の高さ寸法に一致す
る。双方のバレルシフタＢＳＦＴ１，ＢＳＦＴ２を夫々
分離させて別々の領域に配置したとすれば、図１２及び
図１３に示されているようなレイアウトになると思われ
る。これらの図１２及び図１３から判るように、この場
合には、何等利用されない無駄な領域が多数存在する。
図１１から判るように、前記バレルシフタＢＳＦＴ１，
ＢＳＦＴ２は、セレクタ及びバスＳＢ１，ＳＢ２を介し
てレジスタファイルＲＥＧＦからデータが供給される。
このとき、スタンダードセルのようなレイアウト手法を
考慮すると、機能毎に把握される回路ブロックに対して
は、矩形領域として定義される領域にトランジスタを配
置することがレイアウト上望ましい。特にバレルシフタ
ＢＳＦＴ１，ＢＳＦＴ２はレジスタファイルＲＥＧＦか
ら並列的にデータが与えられ、密接に機能するから、並
列的に供給されるデータの各ビット相互間に信号伝播遅
延などがあっては動作上望ましくない。従って、レジス
タファイルＲＥＧＦとバレルシフタＢＳＦＴ１，ＢＳＦ
Ｔ２を結ぶ信号配線の複雑で統一的でない屈曲は極力防
止することが得策である。この観点に立つと、図１２及
び図１３に示されるようにバレルシフタＢＳＦＴ１，Ｂ
ＳＦＴ２を夫々別々の領域に構成する場合にも、一見無
駄と考えられる空間を採るようにして前記１ビット領域
毎にトランジスタやその入力信号線が配置される。本実
施例ではその空間を有効に利用するため、双方のバレル
シフタＢＳＦＴ１，ＢＳＦＴ２を同一領域に並存させ
る。これにより、２個のバレルシフタＢＳＦＴ１，ＢＳ
ＦＴ２を採用してもそれによる実質的なチップ面積増大
を抑制することができる。仮に図１４に示されるよう
に、バレルシフタＢＳＦＴ１，ＢＳＦＴ２の幅寸法を小
さくすると、縦寸法Ｘ分だけバレルシフタの形成領域を
相対的に小さくできるが、その反面、配線の屈曲部分に
おいてはレイアウト配線ルールにより配線間には所定の
間隔を設けなければならないために横方向の寸法Ｙが増
し、整数演算装置ＥＵのチップ占有面積は期待通りに小
さくならない。

【００６０】（６）符号ビットの位置抽出用デコード論
理前記拡張回路ＥＸＴ１において、マスク実行回路ＭＡＳ
ＫＥから出力されるデータに対する符号拡張のための符
号ビットの位置は図１５に示される論理ゲート回路ＬＧ
Ｃ（図２０のデコーダＢＤＥＣに相当）が検出する。こ
の論理ゲート回路ＬＧＣは、前記マスクビット生成回路
ＭＢＧから出力される第２マスクデータＭＡＳＫＤ２の
相互に隣合う２ビットの論理値をそれぞれ排他的論理和
ゲートＥＯＲで比較し、その第２マスクデータＭＡＳＫ
Ｄ２のビット列中で論理値が変化される境界ビットを他
のビットとは異なる論理値で出力する論理を有する。斯
る論理ゲート回路ＬＧＣは、第２マスクデータＭＡＳＫ
Ｄ２の各ビットを１段の排他的論理和ゲートＥＯＲを通
すことにより、符号拡張すべき符号ビットの位置を切り
出すことができる。したがって、前記情報ＬＥＮを入力
してデコードするような別のデコーダを新たに設けなく
ても済み、この点において拡張回路ＥＸＴ１の回路規模
は小さくされる。上記デコード論理は、被デコード信号
から相補レベルを生成する回路が必要なく、この点にお
いて従来のデコード回路に比べて、配線パターンの簡素
化と回路素子の低減が可能になり、整数演算装置ＥＵの
レイアウト面積削減に寄与する。

【００６１】この論理ゲート回路ＬＧＣは、前記マスク
ビット生成回路ＭＢＧのような回路と共に一般的なデコ
ーダとしてその他の用途にも適用することができる。こ
のとき、前記マスクビット生成回路ＭＢＧのような回路
は、ｎビットのデータから、２のｎ乗のビット列であっ
て、且つ、そのビット列の端から連続的に配置される一
定論理値のビットの数によって相違される２のｎ乗種類
の何れかのデータを展開する手段として定義することが
でき、これに応じて、論理ゲート回路は、前記展開手段
から出力されるデータの相互に隣合う２ビットの論理値
をそれぞれ比較し、その展開手段からの出力データのビ
ット列中で論理値が変化される境界ビットを他のビット
とは異なる論理値で出力する回路として構成される。

【００６２】上記実施例によれば以下の作用効果を得る
ことができる。（１）入力データのシフト並びにマスクデータの生成
に、バレルシフタＢＳＦＴ１，ＢＳＦＴ２が、それぞれ
採用され、且つ、双方のバレルシフタＢＳＦＴ１，ＢＳ
ＦＴ２のシフト量が相互に同一にされる。これは、ディ
ポジット命令やイクストラクト命令などによるビットフ
ィールド操作をサポートする演算装置ＳＭＵの高機能化
並びに演算処理の高速化に寄与する。（２）２組のバレルシフタＢＳＦＴ１，ＢＳＦＴ２の夫
々における１列分のトランジスタ列がレジスタファイル
ＲＥＧＦの１ビット分の記憶セルの幅に合わせて折り重
ねるようにレイアウトされる。これにより、ビットフィ
ールド操作演算装置ＳＭＵのチップ占有面積を低減する
ことができる。（３）入力データに対する第０ビット符号拡張と第１バ
レルシフタＢＳＦＴ１による入力データのバレルシフト
とを、時間的に並列に処理可能となる。また、その並列
処理結果が、第２バレルシフタＢＳＦＴ２で生成される
第１マスクデータＭＡＳＫＤ１に基づいてマスク実行回
路ＭＡＳＫＥで選択され、算術シフトが行われる。算術
シフトの結果に対して拡張回路ＥＸＴ１で符号拡張が行
われることにより、イクストラクト命令によってデータ
の任意領域を抽出する演算速度を高速化することができ
る。（４）第２マスクデータＭＡＳＫＤ２のようなデータを
入力してデコード結果を出力する論理ゲート回路ＬＧＣ
（ＢＤＥＣ）を採用することにより、デコーダには、入
力を相補レベルの信号に変換する回路が不要とされ、前
記拡張回路ＥＸＴ１さらには一般的なデコーダの回路規
模並びにチップ占有面積を低減することができる。（５）上記作用効果により、チップ占有面積の増大を抑
え、且つ動作速度を高速化して、ディポジット命令とイ
クストラクト命令とをサポートした高機能ＲＩＳＣプロ
セッサを得ることができる。

【００６３】次に、バレルシフタの他の実施例について
述べる。以下に述べられるバレルシフタは、前述した実
施例中におけるバレルシフタＢＳＦＴ１，ＢＳＦＴ２と
して用いることができる。また、前述した実施例とは別
のプロセッサ、例えばコプロセッサにおけるバレルシフ
タとして用いることもできる。

【００６４】前記図１２及び図１３にも示したが、従来
のバレルシフタ回路としては、図３０に示されるよう
に、複数のＭＯＳトランジスタＱをマトリクス状に配置
して構成することができる。例えばＮ＝２ⁿビットまで
の任意のシフトを行うバレルシフタ回路では、Ｎ×Ｎ個
のＭＯＳトランジスタＱがマトリクス状に配置され、ｎ
ビットのシフト制御データＳＦをデコードするデコーダ
ＤＥＣの出力によって、当該シフト制御データＳＦに呼
応する所定列の全てのＭＯＳトランジスタＱが導通状態
とされる。これによって入力データを、シフト制御デー
タＳＦに従った任意ビットについてシフトすることが可
能とされる。

【００６５】尚、バレルシフタについて記載された文献
の例としては、特開平２−９０３１８号公報がある。

【００６６】上記図３０のバレルシフタ回路において
は、バレルシフタ回路を構成するＭＯＳトランジスタＱ
の制御信号を生成するために、ｎビットのシフト制御デ
ータＳＦをデコードするデコーダＤＥＣが必要とされ
る。このデコーダＤＥＣでのデコード時間、すなわちデ
コーダＤＥＣにシフト制御データＳＦが与えられてから
デコード出力が確定するまでに要する時間によって、上
記バレルシフタ回路では、その動作速度が制限されてし
まう。また、そのようなデコーダＤＥＣを設けることが
必要とされるため、ＬＳＩチップにおけるバレルシフタ
回路の占有面積の減少が阻害されていることが、本発明
者によって見いだされた。

【００６７】前述した目的の一つは、バレルシフタ回路
を以下のように構成することによって達成される。

【００６８】すなわち、ｎを正の整数とするとき、それ
ぞれ２ⁱ（ｉ＝０，１，２，…，ｎ−１）ビットのデー
タシフトを可能とするｎ個のシフト回路を結合してバレ
ルシフタを形成する。また、ｎビットのシフト制御デー
タに呼応して２ワード分の入力データについて、２ⁿビ
ットまでの任意ビット数のシフトを可能にするには、２
ワードのうちの１ワード分の入力データを上位側若しく
は下位側へシフトする第１シフト回路群と、他の１ワー
ド分の入力データを上記第１シフト回路群とは逆方向へ
シフトする第２シフト回路群とを含んでバレルシフト回
路を形成する。この場合においては、それぞれ２ⁱ（ｉ
＝０，１，２，…，ｎ−１）ビットのデータシフトを可
能とするｎ個のシフト回路を結合して上記第１シフト回
路群及び第２シフト回路群が形成される。このとき、上
記第１シフト回路群のシフト出力と上記第２シフト回路
群のシフト出力とを合成することにより、１ワード分の
シフト出力を得ることができる。さらに、上記第１シフ
ト回路群に入力されるシフト制御データが反転されて、
上記第２シフト回路群にシフト制御データとして入力さ
れる場合、上記第１シフト回路群のシフト出力と上記第
２シフト回路群のシフト出力との合成を適確に行うに
は、上記シフト制御データに拘らず入力データの１ビッ
トシフトを行う１ビットシフト回路を上記第２シフト回
路群に含めると良い。尚、ワードは８，１６，３２のい
ずれでも良いし、その他任意のビット数を１単位とする
ことができる。

【００６９】さらに具体的な態様では、上記ｎ個のシフ
ト回路は、上記シフト制御データに呼応してデータスル
ー状態とデータシフト状態とを切り換えるためのゲート
回路を含んで形成することができる。

【００７０】上記した構成によれば、それぞれ２ⁱ（ｉ
＝０，１，２，…，ｎ−１）ビットのデータシフトを可
能とするｎ個のシフト回路は、ｎビットのシフト制御デ
ータに呼応して入力データの２ⁿビットシフト動作を可
能とし、このことが、ｎビットのシフト制御データをデ
コードするためのデコーダを不要とする。

【００７１】図２８には、本発明の一実施例としてのバ
レルシフト回路（バレルシフタ）が適用されるコプロセ
ッサが示されている。同図に示されるコプロセッサ１
は、特に制限されないが、公知の半導体集積回路製造技
術によりシリコン基板のような一つの半導体基板に形成
される。

【００７２】上記コプロセッサ１は、バスインタフェー
ス回路２を介して結合される外部の図示されない主プロ
セッサの演算能力を補い若しくは当該主プロセッサによ
る演算能力負担を軽減するためのものであり、主プロセ
ッサの指示に基づいて所定の演算処理を行う。図２８に
示されるようにコプロセッサ１は、所定の演算手順等が
記述されたマイクロプログラムが格納されたマイクロＲ
ＯＭ（リード・オンリ・メモリ）４を備える。このマイ
クロＲＯＭ４は、コントローラ５によってアクセスさ
れ、それにより、マイクロプログラムを構成するマイク
ロ命令が順次読出される。

【００７３】上記コントローラ５は、上記バスインタフ
ェース回路２及び内部バス６を介して、図示されない主
プロセッサから与えられるコマンドをフェッチし、この
コマンドに含まれるコマンドコードをデコードして得ら
れるアドレス信号若しくはそのコマンドに含まれるアド
レス情報に基づいて、マイクロＲＯＭ４をアクセスす
る。これにより、そのコマンドで指示される演算処理を
行うための一連のマイクロ命令郡の最初のマイクロ命令
が、マイクロＲＯＭ４から読出される。上記コマンドで
指示される演算処理を行うための一連のマイクロ命令群
のうち、２番目以降のマイクロ命令は、直前に読出され
たマイクロ命令のネクストアドレスフィールドの情報が
上記コントローラ５に供給されることによって指示され
る。このようにしてマイクロＲＯＭ４から読出されるマ
イクロ命令はマイクロ命令デコーダ７に供給される。こ
のマイクロ命令デコーダ７は、与えられたマイクロ命令
をデコードし、実行ユニット３などに対する制御信号を
生成する。尚、マイクロ命令に従って実行ユニット３が
演算処理等を行っているとき、マイクロフローの分岐が
必要になった場合には、実行ユニット３がその指示をコ
ントローラ５に与える。

【００７４】上記実行ユニット３は、内部バス６に結合
されると共に一対のＲＡＭ（ランダムアクセスメモリ）
９，１０に結合されている。このＲＡＭ９，１０は、外
部から供給される演算に必要なデータを予め蓄えたり、
演算処理に際してテンポラリレジスタとして利用され
る。ＲＡＭ９，１０に対するアクセス制御は、上記マイ
クロ命令デコーダ７から出力される制御信号８に基づい
て行われる。例えば浮動小数点演算に際してＲＡＭ９，
１０の所定領域がテンポラリレジスタとして利用される
とき、そのＲＡＭ９，１０は、そこからソースデータが
読出され、読出されたソースデータは、例えば加工さ
れ、ディストネーションデータとしてＲＡＭ９，１０に
戻されるというようなリード・モディファイ・ライト動
作を行う。

【００７５】図２９には上記実行ユニット３の構成の一
例が示されている。

【００７６】この実行ユニット３は、特に制限されない
が、それぞれ３２ビット構成の内部バスＢＵＳ１，ＢＵ
Ｓ２，ＢＵＳ３を含む。これら内部バスＢＵＳ１，ＢＵ
Ｓ２，ＢＵＳ３には、算術論理演算装置１１、シフト演
算装置１２、シフトカウンタＳＣＵＮＴ、及びテンポラ
リレジスタ１３が結合される。尚、テンポラリレジスタ
１３は上記ＲＡＭ９，１０の所定領域に割当ることが可
能である。

【００７７】図２９には、上記コントローラ５に含まれ
るシフト制御データ形成回路ＳＦＧも示されている。例
えば、上記コマンドは、前記実施例の命令と同様に、そ
の中にシフト量を表わすデータを含んでいる。上記シフ
ト制御データ形成回路ＳＦＧは、例えばコマンドから上
記シフト量を取り出し、それをシフト制御データＳＦと
してシフト演算装置１２に供給する。

【００７８】図２１には上記シフト演算装置１２の詳細
な構成が示される。

【００７９】図２１に示されるシフト演算装置１２は、
特に制限されないが、Ｎ及びｎを正の整数とするとき、
ｎビットのシフト制御データ（コード化されたデータ）
Ｓ0，…，Ｓn-2，Ｓn-1に呼応して２ワード分の入力デ
ータについて、Ｎ＝２ⁿビットまでの任意ビット数のシ
フトを可能とするバレルシフト回路を有する。このバレ
ルシフト回路は、Ｉ1乃至ＩNで示される１ワード分の入
力データを左シフトするための左シフト回路群２０と、
Ｊ1乃至ＪNで示される１ワード分の入力データを右シフ
トする右シフト回路群２１とを含む。

【００８０】ここで、特に制限されないが、左シフトと
は、例えば図２４に示されるように入力データＩ1，Ｉ
2，Ｉ3，Ｉ4について、そのシフト結果がデータ列Ｉ2，
Ｉ3，Ｉ4となるように、入力データが上位側にシフトさ
れる場合を指し、また、右シフトとは、例えば図２５に
示されるように入力データＪ1，Ｊ2，Ｊ3，Ｊ4につい
て、そのシフト結果がデータ列Ｊ1，Ｊ2，Ｊ3となるよ
うに、入力データが下位側にシフトされる場合を指す。

【００８１】上記左シフト回路群２０及び右シフト回路
群２１は、図３０に示されるようなｎビットのシフト制
御データＳＦをデコードするためのデコーダＤＥＣを不
要とするため、以下のように構成される。

【００８２】上記左シフト回路群２０は、それぞれ２ⁱ
（ｉ＝０，１，２，…，ｎ−１）ビットのデータシフト
を可能とするｎ個のシフト回路ＬＳＦ0，…，ＬＳＦn-
2，ＬＳＦn-1がシリーズ接続されて成る。例えばシフト
回路ＬＳＦn-1は、シフト制御データＳn-1がハイレベル
にアサートされた場合、１ワード分の入力データＩ1乃
至ＩNを２^n-1ビット左シフトする機能を有し、それの後
段に配置されたシフト回路ＬＳＦn-2は、シフト制御デ
ータＳn-2がハイレベルにアサートされた場合、入力デ
ータを２^n-2ビット左シフトする機能を有し、それの後
段に配置されたシフト回路ＬＳＦ0は、シフト制御デー
タＳ0がハイレベルにアサートされた場合、入力データ
を２⁰ビット（すなわち１ビット）左シフトする機能を
有する。

【００８３】上記右シフト回路群２１は、上記左シフト
回路群２０と同様に、それぞれ２ⁱ（ｉ＝０，１，２，
…，ｎ−１）ビットのデータシフトを可能とするｎ個の
シフト回路ＲＳＦ0，…，ＲＳＦn-2，ＲＳＦn-1がシリ
ーズ接続され、さらにそれの入力初段には、後に詳述す
るように上記左シフト回路群２０のシフト出力と右シフ
ト回路群２１のシフト出力との合成を適確に行うため、
シフト制御データＳ0，…，Ｓn-2，Ｓn-1に拘らず１ワ
ードの入力データＪ1乃至ＪNを１ビット右シフトする１
ビット右シフト回路２３が配置される。このシフト回路
２３の後段に配置されたシフト回路ＲＳＦn-1は、上記
シフト制御データＳn-1がインバータＩＮn-1で反転され
たデータＳn-1＊（＊はデータ反転又はローアクティブ
を示す）がハイレベルにアサートされた場合に入力デー
タを２^n-1ビット右シフトする機能を有し、それの後段
に配置されたシフト回路ＲＳＦn-2は、シフト制御デー
タＳn-2を反転するインバータＩＮn-2の出力データＳn-
2＊がハイレベルにアサートされた場合に入力データを
２^n-2ビット右シフトする機能を有し、それの後段に配
置されたシフト回路ＲＳＦ0は、シフト制御データＳ0を
反転するインバータＩＮ0の出力データＳ0＊がハイレベ
ルにアサートされた場合に入力データを２⁰ビット（す
なわち１ビット）右シフトする機能を有する。

【００８４】上記左シフト回路群２０及び右シフト回路
群２１の出力は１ワードに合成されることにより、本実
施例のバレルシフト回路のシフト出力Ｏ1乃至ＯNとされ
る。上記左シフト回路群２０及び右シフト回路群２１に
含まれるシフト回路（１ビット右シフト回路２３を除
く）は、上記シフト制御データＳ0，…，Ｓn-2，Ｓn-1
に呼応してデータスルー状態とデータシフト状態とを切
り換えるためのゲート回路により比較的簡単に構成され
る。

【００８５】例えば１ワード入力データＩ1乃至ＩNを２
^n-1ビット左シフトするシフト回路ＬＳＦn-1は、図２２
に示されるように、シフト制御データＳn-1を反転する
インバータＩＮＬの出力によってオン／オフ制御される
複数のＮチャンネル型ＭＯＳＦＥＴＱＩ1と、シフト制
御データＳn-1によってオン／オフ制御される複数のＮ
チャンネル型ＭＯＳＦＥＴＱＩ2とを含む。上記インバ
ータＩＮＬの介在により複数のＭＯＳＦＥＴＱＩ1と複
数のＭＯＳＦＥＴＱＩ2とは相補的にオン／オフされる
ようになっており、一対のＭＯＳＦＥＴＱＩ1とＱＩ2と
で入力データＩ1乃至ＩNを選択するためのマルチプレク
サが形成される。すなわち、シフト制御データＳn-1が
ローレベルの場合、複数のＭＯＳＦＥＴＱＩ1がオン状
態、複数のＭＯＳＦＥＴＱＩ2がオフ状態とされること
により、入力データＩ1乃至ＩNがそのままの状態（シフ
トされない状態）で後段のシフト回路ＬＳＦn-2に伝達
される（スルー状態）。それに対して、シフト制御デー
タＳn-1がハイレベルの場合、複数のＭＯＳＦＥＴＱＩ1
がオフ状態、複数のＭＯＳＦＥＴＱＩ2がオン状態とさ
れることにより、入力データＩ1乃至ＩNのビットがシフ
トされてから後段のシフト回路ＬＳＦn-2に伝達される
（シフト状態）。このシフト回路ＬＳＦn-1でのデータ
シフト量は２^n-1ビットとされるので、例えばデータＩ1
5に代えてデータＩ31が割り当てられ、同様にデータＩ1
6に代えてデータＩNが割り当てられ、そのようなデータ
選択により入力データＩ1乃至ＩNの２^n-1ビットのシフ
トが可能とされる。

【００８６】同様に１ワード分の入力データＪ1乃至ＪN
を２^n-1ビット右シフトするシフト回路ＲＳＦn-1は、図
２３に示されるように、シフト制御データＳn-1＊を反
転するインバータＩＮＲの出力によってオン／オフ制御
される複数のＮチャンネル型ＭＯＳＦＥＴＱＪ1と、シ
フト制御データＳn-1＊によってオン／オフ制御される
複数のＮチャンネル型ＭＯＳＦＥＴＱＪ2とを含む。イ
ンバータＩＮＲの介在により複数のＭＯＳＦＥＴＱＪ1
と複数のＭＯＳＦＥＴＱＪ2とは相補的にオン／オフさ
れるようになっており、一対のＭＯＳＦＥＴＱＪ1とＱ
Ｊ2とで入力データＪ1乃至ＪNを選択するためのマルチ
プレクサが形成される。すなわちシフト制御データＳn-
1＊がローレベルの場合、複数のＭＯＳＦＥＴＱＪ1がオ
ン状態、複数のＭＯＳＦＥＴＱＪ2がオフ状態とされる
ことにより、入力データＪ1乃至ＪNがそのままの状態
（シフトされない状態）で後段のシフト回路ＲＳＦn-2
に伝達される（スルー状態）。それに対して、シフト制
御データＳn-1＊がハイレベルの場合、複数のＭＯＳＦ
ＥＴＱＪ1がオフ状態、複数のＭＯＳＦＥＴＱＪ2がオン
状態とされることにより、入力データＪ1乃至ＪNのビッ
トがシフトされてから後段のシフト回路ＲＳＦn-2に伝
達される（シフト状態）。このシフト回路ＲＳＦn-1で
のデータシフト量は２^n-1ビットとされるので、例えば
データＪ18に代えてデータＪ2が選択され、同様にデー
タＪ17に代えてデータＪ1が選択され、そのようなデー
タ選択により入力データＪ1乃至ＪNの２^n-1ビットのシ
フトが可能とされる。

【００８７】尚、右シフト回路群２１に含まれるその他
のシフト回路は、そこでのシフト量が異なるだけで上記
と同様に構成される。

【００８８】次に、入力データを４ビットとした場合の
バレルシフト回路の構成例を図２６に基づいて説明す
る。

【００８９】図２６において、左シフト回路群２０は、
シフト制御データＳ1がハイレベルにアサートされるこ
とによって入力データＩ1乃至Ｉ4の２ビットシフトを可
能とする２¹ビット左シフト回路ＬＳＦ1と、その後段に
配置され、シフト制御データＳ0がハイレベルにアサー
トされることによって入力データの２⁰＝１ビットシフ
トを可能とする２⁰ビット左シフト回路ＬＳＦ0とから構
成される。また、右シフト回路群２１は、上記左シフト
回路群２０と同様に、入力データＪ1乃至Ｊ3の１ビット
シフトを行う１ビット右シフト回路２３と、上記シフト
制御データＳn-1を反転するインバータＩＮ1の出力デー
タＳ1＊がハイレベルにアサートされることによって入
力データの２ビットシフトを可能とする２¹ビット右シ
フト回路ＲＳＦ1と、上記シフト制御データＳ0を反転す
るインバータＩＮ0の出力データＳ0＊がハイレベルにア
サートされることによって入力データの１ビットシフト
を可能とする２⁰ビット右シフト回路ＲＳＦ0とを含む。
上記左シフト回路ＬＳＦ1やＬＳＦ0、さらには右シフト
回路ＲＳＦ1やＲＳＦ0は、上記と同様にシフト制御デー
タＳ1，Ｓ0に呼応してデータスルー状態とデータシフト
状態とを切り換えるためのゲート回路を含んで構成され
る。すなわち、左シフト回路ＬＳＦ1やＬＳＦ0は図２２
に示されるのと同様に、また、右シフト回路ＲＳＦ1や
ＲＳＦ0は図２３に示されるのと同様に、それぞれシフ
ト制御データに呼応して相補的にオン／オフ制御される
複数のＮチャンネル型ＭＯＳＦＥＴを含んで構成され
る。尚、図２６における複数のブロックＢは、図２２又
は図２３におけるＭＯＳＦＥＴ、若しくは相補的に動作
されるＭＯＳＦＥＴの組み合わせによって形成されるマ
ルチプレクサとされる。

【００９０】ここで、上記１ビット右シフト回路２３は
以下のように作用する。例えば図２７に示されるよう
に、シフト制御データ「Ｓ1，Ｓ0」が「０，１」とされ
ることによって、入力データＩ1，Ｉ2，Ｉ3，Ｉ4は１ビ
ット左シフトされる場合を考えると、そのシフト結果は
上位３ビットＩ1，Ｉ2，Ｉ3とされる。その場合のシフ
ト制御データ「０１」がインバータＩＮ1，ＩＮ2で反転
されると、「Ｓ1＊，Ｓ2＊」は「１，０」となり、２ビ
ット右シフトが指示される。つまり他の入力データＪ
1，Ｊ2，Ｊ3は２ビット右シフトされることにより下位
２ビットＪ1，Ｊ2とされる。この状態では、Ｉ3とＪ1と
が競合するため、左シフト結果と右シフト結果とを合成
して４ビット出力とすることはできない。そこで上記２
ビット右シフト結果をさらに１ビット右シフトすると、
その結果は、下位１ビットＪ1とされるので上記２ワー
ドデータの４ビットシフト合成出力（図２７ではＩ1，
Ｉ2，Ｉ3，Ｊ1）を得ることができる。そのような意味
で、本実施例のように２ワード分のデータシフト出力を
合成して１ワードシフト出力Ｏ1乃至Ｏ4を得る場合に
は、上記１ビット右シフト回路２３による１ビットシフ
トが有効とされる。

【００９１】本実施例によれば以下の作用効果を得るこ
とができる。（６）ｎを正の整数とするとき、それぞれ２ⁱ（ｉ＝
０，１，２，…，ｎ−１）ビットのデータシフトを可能
とするｎ個のシフト回路としての左シフト回路ＬＳＦ
0，…，ＬＳＦn-2，ＬＳＦn-1及び右シフト回路ＲＳＦ
0，…，ＲＳＦn-2，ＲＳＦn-1を有することにより、ｎ
ビットのコード化されたシフト制御データをデコードす
ることなく、直接取り込み、それに呼応して入力データ
の２ⁿビットまでの任意ビット数のシフト動作が可能と
される。そのため、図３０に示されるようなｎビットの
シフト制御データＳＦをデコードするためのデコーダＤ
ＥＣが不要とされる。（７）上記（６）の作用効果によりシフト制御データを
デコードするためのデコーダＤＥＣが不要とされるの
で、デコーダＤＥＣでの信号遅延が排除され、それによ
り当該バレルシフト回路の動作速度の向上が可能とされ
る。また、デコーダＤＥＣを省略することによって、Ｌ
ＳＩチップにおけるバレルシフト回路の占有面積の減少
が可能とされる。（８）上記（７）の作用効果は、本実施例のバレルシフ
ト回路が適用されるコプロセッサにおいても得られる。（９）本実施例のように２ワード分のデータシフト出力
を合成して１ワード分のシフト出力を得る場合、シフト
制御データに拘らず入力データの１ビットシフトを行う
１ビットシフト回路２３を設けることにより、そのよう
な合成出力を適確に得ることができる。

【００９２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００９３】例えば、本発明に係るビットフィールド操
作演算でのデータの処理単位は３２ビットのワードデー
タに限定されず、１６ビット或いは６４ビットなどであ
ってもよい。また、データの任意領域の抽出やデータの
任意領域の置換などのビットフィールド操作のオペレー
ションは上記実施例のディポジット命令やイクストラク
ト命令に限定されず、適宜変更可能であり、また、その
命令の名称も制限されない。

【００９４】また、上記実施例（図２１〜図２４）では
２ⁱ（ｉ＝０，１，２，…，ｎ−１）ビットのデータシ
フトを可能とするｎ個のシフト回路を、Ｎチャンネル型
ＭＯＳＦＥＴによって形成するようにしたが、トランス
ファゲートさらにはその他の半導体素子を適用すること
もできる。また、１ビット右シフト回路２３の配置箇所
は右シフト回路群２１の入力初段に限定されず、例えば
右シフト回路群２１の最終段など、適宜の箇所に設ける
ことができる。上記実施例では左シフト回路群及び右シ
フト回路群を含むものについて説明したが、いずれか一
方を省略することもできる。その場合において１ビット
右シフト回路２３は特に必要とされない。

【００９５】図２１〜図２９の実施例を先の実施例に適
用する場合には、上記命令ユニットＩＵからのシフト量
を表わすデータを上記シフト制御データとして使う。こ
の場合、もちろん図５のデコーダＳＤＥＣは不要とさ
れ、バレルシフタＢＳＦＴ１，ＢＳＦＴ２のそれぞれ
に、図２１〜図２９に示したバレルシフタが使われる。

【００９６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＩＳ
Ｃプロセッサ，コプロセッサに適用した場合について説
明したが、本発明はそれに限定されず、ＣＩＳＣ形式の
プロセッサや論理ＬＳＩなどにも広く適用することがで
きる。

【００９７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９８】すなわち、入力データのバレルシフト並び
にマスクデータ生成用の夫々にバレルシフタを採用し、
且つ、双方のバレルシフタのシフト量を相互に同一にし
て、ビットフィールド操作可能な演算装置を構成するこ
とにより、データの任意領域抽出やデータの任意領域置
換などのビットフィールド操作のための演算装置の高機
能化並びに演算速度の高速化に寄与するという効果があ
る。

【００９９】前記２組のバレルシフタの夫々のトランジ
スタ列を１列づつ対にして、レジスタファイルの１ビッ
ト分の記憶セルの幅に合わせて折り重ねるようにレイア
ウトすることにより、ビットフィールド操作演算の為の
演算装置のチップ占有面積を低減することができるとい
う効果がある。

【０１００】第１バレルシフタによる入力データのデー
タシフトに並行して、符号拡張回路で符号拡張し、夫々
の処理結果を選択して算術シフトを行うことにより、デ
ータの任意領域を抽出する演算速度を高速化することが
できるという効果がある。

【０１０１】マスクビットを用いてデコード結果を得る
論理を採用することにより、入力を相補レベルの信号に
変換する回路を不要とし、デコーダの回路規模若しくは
チップ占有面積を低減することができる。

【０１０２】また、ｎを正の整数とするとき、それぞれ
２ⁱ（ｉ＝０，１，２，…，ｎ−１）ビットのデータシ
フトを可能とするｎ個のシフト回路を含むことにより、
ｎビットのシフト制御データに呼応して入力データのＮ
＝２nビットまでの任意ビット数シフト動作が可能とさ
れるので、ｎビットのシフト制御データをデコードする
ためのデコーダが不要とされ、これにより、バレルシフ
ト回路の動作速度の向上や、ＬＳＩチップにおけるバレ
ルシフト回路の占有面積の減少を可能にすることができ
る。

【図面の簡単な説明】

【図１】図１は本発明が適用されたプロセッサの一実施
例のチップ平面図である。

【図２】図２は整数演算ユニットの一例を示すブロック
図である。

【図３】図３はデータの任意領域を別データの任意領域
に置換するオペレーションを本実施例のビットフィール
ド操作演算装置を用いて行う場合とそうでない場合とを
比較した命令ステップの説明図である。

【図４】図４はプロセッサを用いたグラフィック処理シ
ステムの一例を示すブロック図である。

【図５】図５はビットフィールド操作演算装置の一実施
例のブロック図である。

【図６】図６はマスクデータ生成回路の一例を示す説明
図である。

【図７】図７はイクストラクト命令で行われる２通りの
場合の符号拡張処理の説明図である。

【図８】図８はイクストラクト命令における入力データ
のバレルシフトと入力データの第０ビット符号拡張との
並行処理の説明図である。

【図９】図９はイクストラクト命令実行に際しての図８
の続きの処理を示す説明図である。

【図１０】図１０は図８に示される入力データに対する
第０ビット符号拡張処理とバレルシフト処理とを従属的
若しくは直列的に処理する場合の説明図である。

【図１１】図１１は第１及び第２バレルシフタの一例を
示す回路図である。

【図１２】図１２は図１１に示される双方のバレルシフ
タから第１バレルシフタの回路構成を抜き出した説明図
である。

【図１３】図１３は図１１に示される双方のバレルシフ
タから第２バレルシフタの回路構成を抜き出した説明図
である。

【図１４】図１４は図１２及び図１３に示される回路を
夫々別々にレイアウトするときにその領域の高さ寸法を
小さくしたと仮定したときの横方向寸法の拡大を説明す
る図面である。

【図１５】図１５はマスク実行回路から出力されるデー
タに対する符号拡張のための符号ビットの位置を抽出す
るためのデコーダの一実施例を示すブロック図である。

【図１６】図１６はイクストラクト命令の基本的なオペ
レーションの説明図である。

【図１７】図１７はディポジット命令の基本的なオペレ
ーションを説明する図である。

【図１８】図１８は減算器を利用するマスクデータ生成
回路の説明図である。

【図１９】図１９はイクストラクト命令及びディポジッ
ト命令のフォーマットを示す図である。

【図２０】図２０は図５の拡張回路の一実施例を示すブ
ロック図である。

【図２１】図２１はバレルシフト回路の他の実施例を示
すブロック図である。

【図２２】図２２は図２１のバレルシフト回路に含まれ
る左シフト回路の構成例を示す回路図である。

【図２３】図２３は図２１のバレルシフト回路に含まれ
る右シフト回路の構成例を示す回路図である。

【図２４】図２４は入力データの左シフトを説明するた
めの図である。

【図２５】図２５は入力データの右シフトを説明するた
めの図である。

【図２６】図２６はシフト対象データを４ビットとした
場合の図２１のバレルシフト回路の構成を示すブロック
である。

【図２７】図２７は左シフト出力と右シフト出力との合
成についての説明図である。

【図２８】図２８は実施例のバレルシフト回路が含まれ
るコプロセッサの構成を示すブロック図である。

【図２９】図２９は上記コプロセッサに含まれる実行ユ
ニットの構成を示すブロック図である。

【図３０】図３０は従来のバレルシフタ回路の回路図で
ある。

【符号の説明】

ＭＣＵプロセッサＥＵ整数演算ユニットＳＭＵビットフィールド操作演算装置ＲＥＧＦレジスタファイルＢＳＦＴ１第１バレルシフタＢＳＦＴ２第２バレルシフタＳＤＥＣシフトデコーダＭＡＳＫＧマスクデータ生成回路ＭＢＧマスクビット生成回路ＭＡＳＫＤ１第１マスクデータＭＡＳＫＤ２第２マスクデータＥＸＴ１拡張回路ＥＸＴ２第０ビット符号拡張回路ＭＡＳＫＥマスク実行回路ＬＧＣ論理ゲート回路ＥＯＲ排他的論理和回路ｍ１−ｉｎ０第２バレルシフタの下位側入力信号線ｍ２−ｉｎ０第２バレルシフタの上位側入力信号線ｍ−ｏｕｔ０第２バレルシフタの出力信号線ｄ１−ｉｎ０第１バレルシフタの下位側入力信号線ｄ２−ｉｎ０第１バレルシフタの上位側入力信号線ｄ−ｏｕｔ０第１バレルシフタの出力信号線ｓｈｉｆｔ０第１バレルシフタ及び第２バレルシフタ
のシフト量制御線１コプロセッサ２バスインタフェース３実行ユニット４マイクロＲＯＭ５コントローラ７マイクロ命令デコーダ９ＲＡＭ１０ＲＡＭ１１算術論理演算装置１２シフト演算装置１３テンポラリレジスタ２０左シフト回路群２１右シフト回路群２３１ビット右シフト回路群ＬＳＦN-1 ２^n-1ビット左シフト回路ＬＳＦN-2 ２^n-2ビット左シフト回路ＬＳＦ0 ２⁰ビット左シフト回路ＲＳＦN-1 ２^n-1ビット右シフト回路ＲＳＦN-2 ２^n-2ビット右シフト回路ＲＳＦ0 ２⁰ビット右シフト回路

Claims

【特許請求の範囲】

【請求項１】複数ビットの入力データを、所定量シフ
トして出力する第１バレルシフタと、前記第１バレルシフタの出力と所定のデータとを第１マ
スクデータに基づいてビット毎に選択して出力する選択
手段と、前記第１バレルシフタから出力されるデータに対し、第
２マスクデータに基づいて指定される領域を符号拡張又
は所定論理値で拡張する拡張手段と、前記第１及び第２マスクデータを生成するマスクデータ
生成手段戸を備え、前記マスクデータ生成手段は、ビット列における領域幅
を指定するための情報に基づいて前記第２マスクデータ
を生成するマスクビット生成手段と、前記マスクビット
生成手段の出力を、前記所定量に対応した量だけシフト
して、前記第１マスクデータを生成する第２バレルシフ
タと、を含んで、半導体基板に形成された演算装置。
【請求項２】複数の記憶セルによって情報を記憶する
記憶手段をさらに有し、前記第１及び第２バレルシフタのそれぞれは、互いに並
列に配置された複数の出力信号線と、上記出力信号線と
交差的に配置され、シフト量指示信号に伝達する複数の
信号線と、上記出力信号線と上記制御線との交点に配置
され、対応する制御線におけるシフト量指示信号に応答
してスイッチ動作する複数のトランジスとタを有し、前記記憶手段の１ビット分の記憶セルが半導体基板上で
占有する一方向の幅と同一幅の領域に、第１バレルシフ
タの出力信号線及びこれに結合するトランジスタ列と、
第２バレルシフタの出力信号線及びこれに結合するトラ
ンジスタ列とを並存させ、且つ、第１バレルシフタと第
２バレルシフタにおける制御線を共通化して成る、請求
項１記載の演算装置。
【請求項３】前記拡張回路は、前記マスクビット生成
手段から出力される第２マスクデータにおいて相互に隣
合う２ビットの論理値をそれぞれ比較し、第２マスクデ
ータのビット列中で論理値が変化される境界ビットを検
出する論理ゲート回路を有し、当該論理ゲート回路の出
力は、符号拡張されるべき領域の位置を表わす情報とし
て利用される請求項１記載の演算装置。
【請求項４】前記第１バレルシフタの入力データを受
け、そのデータの所定ビットに基づいてその全ビットが
符号拡張されたデータを形成し、これを前記選択手段の
前記所定のデータとして出力可能な符号拡張回路を更に
有する請求項１記載の演算装置。
【請求項５】入力データの任意領域を抽出する演算を
行うビットフィールド操作演算方法であって、入力データの抽出したい領域を第１バレルシフタで所定
ビットシフトする処理と、この処理に並行して前記入力
データの所定ビットを符号拡張した符号データを形成す
る処理と、前記シフトされたデータにおける抽出したい領域を特定
するための第１マスクデータを第２バレルシフタによっ
て生成する処理と、前記第１バレルシフタの出力と前記符号データとを前記
第１マスクデータに基づいて選択手段で選択する処理
と、前記選択手段の出力を、ビット列における領域幅を指定
するデータにより拡張回路で符号拡張する処理と、を含むビットフィールド操作演算方法。
【請求項６】前記第１バレルシフタを用いて、入力デ
ータの置換する領域を置換したい位置まで所定ビットシ
フトする処理と、前記シフトされた入力データにおける置換する領域を特
定するための第１マスクデータを、前記第２バレルシフ
タで生成する処理と、第１バレルシフタの出力データと所定のデータとを第１
マスクデータに基づいて選択する処理とを含んで、前記所定のデータの所定領域を、前記入力データにおけ
る置換したい領域によって置換する請求項５記載のビッ
トフィールド操作演算方法。
【請求項７】複数のビットを有し、少なくとも互いに
隣合うビット間で互いに異なる論理値の領域を有する入
力データを受け、出力データを形成する論理ゲート回路
を含み、前記論理ゲート回路は、上記入力データにおいて互いに
隣合うビット間で論理値を比較する比較手段を含み、前記出力データは、上記入力データに対応した複数のビ
ットを有し、上記入力データにおいて論理値が互いに異
なる境界領域に対応した上記出力データにおける領域が
所定の論理値にされるものであるデコーダ。
【請求項８】ｎビットのシフト制御データを形成する
制御データ形成手段、及び上記シフト制御データに従っ
たシフト動作を行うバレルシフタを含み、前記バレルシフタは、それぞれ２ⁱ（ｉ＝０，１，…，
ｎ−１）ビットのデータシフトを行うｎ個のシフト回路
を含んで成る半導体集積回路装置。
【請求項９】上記ｎ個のシフト回路のそれぞれは、上
記シフト制御データに従って、データスルー状態とデー
タシフト状態とを切り換えるためのゲート回路を含むも
のである請求項８記載の半導体集積回路装置。
【請求項１０】ｎビットのシフト制御データを形成す
る制御データ形成手段と、第１の入力データを、上記シフト制御データに従って、
第１の方向へのシフト動作を行う第１シフト回路群と、第２の入力データを、上記シフト制御データに従って、
上記第１の方向とは異なる第２の方向へのシフト動作を
行う第２シフト回路群とを備え、前記第１シフト回路群及び上記第２シフト回路群のそれ
ぞれは、上記シフト制御データに従って、それぞれ２ⁱ
（ｉ＝０，１，…，ｎ−１）ビットのシフトを行うｎ個
のシフト回路を含んで成る半導体集積回路装置。
【請求項１１】前記第１シフト回路群の出力データと
上記第２シフト回路群の出力データとを合成して、出力
する合成手段を更に備えて成る請求項１０記載の半導体
集積回路装置。
【請求項１２】前記第２シフト回路群は、上記シフト
制御データの反転データに従ってシフト動作を行うシフ
ト回路群と、定常的に上記第２の入力データを１ビット
シフトする固定シフト回路を含んで成る請求項１１記載
の半導体集積回路装置。
【請求項１３】前記ｎ個のシフト回路のそれぞれは、
上記シフト制御データに呼応してデータスルー状態とデ
ータシフト状態とを切り換えるためのゲート回路を含ん
で成る請求項１０記載の半導体集積回路装置。