JPS63100538A - 複数の制御信号を発生するための論理アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、複数の制御信号を発生ずるための論理アレ
イに関し、具体的には、単チップ・マイクロプロセッサ
又はマイクロコンピュータ・デバイスに使用することの
できる論理アレイに関するものである。

マイクロプロセッサ・デバイスは、ｃａｒｙＷ、　ＢＯ
Ｏｎｅに対して発行されかつテキサス・インスツルメン
ツに譲渡された米国特許第３．７５７゜３０６号に示さ
れたようなｒＭＯ８／ＬＳ　Ｉ　Ｊ技術によって通常組
み立てられる単一半導体集積回路に含まれるディジタル
争プロセッサ用の中央処理ユニットすなわちＣＰＵであ
る。Ｂｏｏｎｅの特許は、すべて両方向性の平行母線を
用いて相互接続された並列Ａ　Ｌ　ＬＪ　、レジスタ・
スタック、命令レジスタ、および１ｉｌＪ　ｔｌｌデコ
〜ダを含むチップ上の８ビツトＣＰＵを示す。マイクロ
プロセッサという語は通常、プログラムおよびデータを
記憶するための外部記憶装置を使用するデバイスを表わ
し、マイクロコンピュータという語はプログラムおよび
データを記憶するオン・チップＲＯＭならびにＲＡＭを
備えたデバイスを表わすが、その用語は交互にも使用さ
れる。Ｇａｒｙ　Ｗ、８ＱＯｎｅおよびＨｉｃｈａｅｌ
　Ｊ、Ｃｏｃｈｒａｎに対して発行されかつテキサス・
インスツルメンツに譲渡された米国特許第４゜０７４．
３５１号は、４ビット並列ＡＬｔＪおよびそのｔＩＩＩ
Ｉ１１回路ならびにプログラムとデータを記憶するＲＯ
ＭおよびＲＡＭを備えた回路を含む単デツプ「マイクロ
コンピュータ」形デバイスを示す。

特許第３．７５７．３０６号および第４．０７４．３５
１号が当初提出された時から、これらのデバイスの速度
と能力を向上するとともに製作費を減少する多くの改良
がマイクロプロセッサおよびマイクロコンピュータに施
されてぎた。一般に、半導体工業の傾向は小さなスペー
スに多くの回路、すなわちチップの小形化を０指してい
る。光食刻法が改良されるにつれて、ライン幅および分
解能が改良され、密度は増加するが、回路および装置の
改良もチップの小形化による性能向上の目標に貢献する
。マイクロプロセッサにおけるこれらの改良のあるもの
は、すべてテキサス・インスツルメンツに譲渡された下
記の米国特許に開示されている：　Ｅｄｗａｒｄ　Ｒ，
ＣａｕｄｅｌおよびＪｏｓｅｐｈ　１．　Ｒａｙｍｏｎ
ｄＪｒ、に対して発行された第３，９９１，３０５号；
Ｄａｖｉｄ　Ｊ、ＨｃＥ！’ｒｏｙおよびＧｒａｈａｍ
　Ｓ、Ｔｕｂｂｓに対して発行された第４．１５６．９
２７Ｑ：Ｒ，Ｊ、Ｆｉｓ！＋ｅｒおよびＧ、　Ｄ、　Ｒ
ｏｇｅｒｓに対して発行された第３，９３４．２３３号
：　Ｊ、［）、ＢｒＶａｎｔおよびＧ、　Ａ、１ｌａｒ
ｔｓｅｌ　ｌに対して発行された第３．９２１，１４２
号：　１４．Ｊ。

ＣｏｃｈｒａｎおよびＣ，Ｐ、　Ｇｒａｎｔに対して発
行された第３．９００．７２２号：　Ｃ］、Ｂｒ１ｘｅ
ｙらに対シテ発行された第３．９３２．８４６号： Ｇ、Ｌ、Ｂｒａｎｔｉｎｇｈａｍ　、　Ｌ、Ｈ，Ｐｈ１
ｌｌｉｐｓおよびり、Ｔ、Ｎｏｖａｋに対して発行され
た第３，９３９．３３５号；　Ｓ、Ｐ、Ｈａｍｉｌｔｏ
ｎ、　Ｌ、Ｌ、Ｈｉｌｅｓらに対して発行された第４．
１２５，９０１号、Ｈ，Ｇ、　Ｖａｎ８ａｖｅ　ｌに対
して発行された第４，１５８．４３２号：第３．７５７
．３０８号ならびに第３．９８４．８１６号。

しかし、マイクロプロセッサ・デバイスのより安価で能
力向上に対する需要は、近年におけるこれらの技術に見
られた進歩にかかわらず続いている。もちろん、部品の
費用だけが関心事ではなく、主な関心事はソフトウェア
の費用およびプログラムを記憶するのに要する記４ａ装
置の量、ならびに複合プログラムの実行時間を少なくす
ることにある。

この技術的に進歩したいろいろなマイクロプロセッサお
よびマイクロコンピュータ・デバイスの若干の例は、出
版物ならびに上述の特許に記載されている。エレクトロ
ニクス誌の１９７２年９片２５号の第３１頁〜第３２頁
にわたって、オン・チップＲＯＭおよびＲＡＭを持つ４
ビットＰチャンネルＭＯＳマイクロコンピュータが示さ
れているが、これは特許第３，９９１，３０５号に似て
いる。特許第３，７５７．３０６号のものに似た最も広
く使用される８ビツト・マイクロプロセッサは、エレク
トロニクス誌の１９７４年４月１８日号第８８頁〜第９
５頁（モトローラ６８００）および、第９５頁〜第１０
０頁（インテル８０８０）に記載されている。６８００
のマイクロコンピュータ型が、エレクトロニクス誌の１
９７８年２月２日号の第９５頁〜第１０３頁に記載され
ている。同様に、８０８０の単チップ・マイクロコンピ
ュータ型が、エレクトロニクス誌の１９７６年１１月２
５日号第９９頁〜第１０５頁に示されており、８０８０
から派生する１６ビツト・マイクロプロセッサが、エレ
クトロニクス誌の１９７８年２月１６日号の第９９頁〜
第１０４頁に記載されている。もう１つの単チップ・マ
イクロコンピュータすなわちモスナック３８７２が、エ
レクトロニクス誌の１９７８年５月１１日号の第１０５
頁〜第１１０頁に示されている。リアル・タイム・アナ
ログ信号のディジタル処理に特に適合されるマイクロプ
ロセッサ、すなわちインテル２９２０が、エレクトロニ
クス誌の１９７９年３月１日号の第１０５頁〜第１１０
頁に示されている。

６８００の改良型がエレクトロニクス誌の１９７９年９
月１７日号の第１２２頁〜第１２５頁に記載されている
が、６８００から派生した６８０００と称する１６ビツ
ト・マイクロプロセッサは工レクトロニツタ・デザイン
誌の１９７８年９月１日号の第１００頁〜第１０７頁に
記載されている。

浮動小数点演亦は、エレクトロニクス誌の１９８０年５
月８日号の第１１４頁〜第１２１頁に記載されたとおり
、８０８６を副プロセツサとして使用した８０８７と称
する１６ビツト・プロセッサにおいて行われる。

したがって本発明の主な目的は、改良されたマイクロプ
ロセッサのデバイスおよびＳ！置を提供するとともに、
かかる装置を作りかつ作動させる改良された方法を提供
することである。もう１つの目的は、マイクロプロセッ
サまたはマイクロコンピュータの改良された性能あるい
は能力を提供すると同時に、所望の機能を果たすのに必
要な半導体デバイスの大きさくしたがって費用）を減少
させることである。その他の目的は、普通の命令から区
別できない複合命令をエミュレートするためにマイクロ
プロセッサにおいて命令シーケンスを実行する方法；マ
イクロコード・プログラミングを使用せずに慣用される
マイクロプロセッサ：複合命令を実行するために、主記
憶装置マツプに含まれない、オン・チップ記憶装置を備
えるマイクロプロセッサ；およびマイクロコンピュータ
における改良されたエミュレータ能力、を提供すること
である。

その他の目的は、単チップ・プロセッサのＡＬｔＪ、レ
ジスタおよび母線に関する改良された高密度レイアウト
、ならびにこれらの素子のために組み合わされ、それに
よってマイクロプログラミングを容易にする制御命令：
ワイド語または圧縮制御ＲＯＭと、単チップ・マイクロ
プロセッサのためのＡＬＵ、レジスタ、および母線を含
むストリップまたは規則正しいアレイとの両方に関して
組み合わされかつ相関された設計、を提供することであ
る。

もう１つの目的は、ｆＩＩｌ　ｔｌＤ　ＲＯＭによって
占められるとともに、他の命令デコードおよびマイクロ
コード発生回路によって占められるチップ上の面積を減
少させることである。

もう１つの目的は、単チップのマイクロプロセッサまた
はマイクロコンピュータにあるＡＬＵ。

ルジスタおよび母線の高密度構造を提供することである
。もう１つの目的は、規則正しい模様すなわちアレイの
ＡＬＵ、レジスタおよび母線を持つ単チップＣＰＵを提
供することである。

まず、本発明の基礎となっているＭＯ８／ＬＳＩ形の改
良された単チップ・マイクロプロセッサ・デバイスにつ
いて説明する。これはＡＬｔＪと、複数の内部母線と、
多数のアドレス／データ・レジスタと、国連制御デコー
ドまたはマイクロコード発生回路を持つ命令レジスタと
を含む。デバイスは両方向性の多重アドレス／データ母
線および多数の制御ラインによって、外部記憶装置なら
びに周辺装置に通じる。ＡＬＵ、レジスタおよび母線な
らびに制御ＲＯＭは相関されたレイアウトに作られ、そ
れによってチップ上の所要スペースは最小である。すべ
てのレジスタおよびＡＬＵ内の同様なビットは整列され
た規則正しい模様になる。

母線は、ＡＬｔＪ／レジスタ・ビットの各ストリップの
上にかぶさる金属ラインである。制御ラインは母線に垂
直でかつυ制御ＲＯＭの列と共に整列されたポリシリコ
ン・ラインである。制ａｌｌ　ＲＯＭはボテンシＡフル
ＭＯＳトランジスタの行と列のアレイであり、トランジ
スタを含まない列ラインを除去することによって圧縮さ
れる。列当たりのビット数は、信号を使用すべきＡＬＵ
／レジスタのストリップの部分と制御信号用の列を整列
させる広い構造（長い行ライン）を作る圧縮性を増すた
めに最小数である。

オフ・チップ主記憶装置のほかに、命令シーケンスの実
行が複合命令すなわちインタープリタ（マクロ命令）を
エミュレートし１ｑる小形オン・チップ記憶装置ｆＷ（
ＲＯＭおよびＲＡＭの両方を含む）が提供される。マク
ロ命令が「普通の（ｎａｔｉｖｅ）　Ｊ命令と区別でき
ないのは、すべての記憶取出しなどが全く同じように行
われ、かつ長い命令シーケンスが割込み可能だからであ
る。このオン・チップ記憶装置はオフ・チップ記憶装置
マツプに影響しない。こうしてマイク１コブロセツザは
一段と多能となり、わずかな設計努力で慣用される。ま
た、主記憶装置から離れた別のオフチップ記憶装置にア
クセスできれば、エミュレータ機能または特殊命令が可
能となる。組合せ機能が示されたが、単独でも使用され
る。

本発明の新しい機能と思われる特徴は特許請求の範囲に
示されている。しかし、発明自体は、その他の機能およ
び利点と共に、付図に関する以下の詳細な説明を読むこ
とによって最も良く理解されると思う。

マイク０プロセツナ装置 ここに説明するマイクロプロセッサ・デバイスはいろい
ろな形をとることができ、１つの実施例ではマイクロプ
ロセッサ・デバイスは第１図に一般化された形で示され
る装置に使用される。例えば、本装置は単一ボード汎用
マイクロコンピュータ、語処理装置、表示装置およびタ
イプライタ鍵盤を備えるコンピュータ・ターミナル、通
信切換または通信処理装置、あるいはこの種の任意な多
くの応用であることができる。本装置は、侵で詳しく説
明される単一チップＭＯ８／ＬＳＴ中央処理ユニットす
なわちマイクロプロセッサ１、および記憶装置２ならび
に入出力デバイスすなわち、Ｉ１０デバイス３を含む。

マイクロプロセッサ、記憶装置およびＩ１０デバイスは
１６ビツト、並列、両方向性、多重アドレス／データ母
線４、および制御ライン５によって相互に接続されてい
る。

適当な供給電圧およびりＯツク端子が含まれており、例
えばデバイスは１個の＋５Ｖ　　Ｖｃｃ電源と接地すな
わちＶＳＳとを使用することができ、また装置のタイミ
ングを形成するオン・チップ発振器の周波数を制御する
水晶がデバイス１の端子に接続される。言うまでもなく
、本発明の概念はオフ・チップ記憶装置２の代わりにオ
ン・チップ記憶装置を備える単チップ・マイクロコンピ
ュータに用いられるとともに、両方向母線４の代わりに
別別のアドレスＦｆ１ｎとデータ母線とを持つマイクロ
プロセッサにも用いられよう。

もちろん−殻内に言って、第１図の装置は従来の方法で
作動する。マイクロプロセッサ１は、母線４のアドレス
を記憶装置２に送り出し、次に記憶装置２のアドレス指
定場所から母線４を介して命令を受けることによって、
命令を取り出す。マイクロプロセッサはそのときこの命
令を実行するが、それには記憶装置２に記憶されたオペ
ランド用のアドレスをｆｕｉｉ１４を介して送り出すこ
と、および母″６４に戻ってくるこのデータを受けると
ともに、母線４上のデータを伴ったアドレスによって記
憶装置２に結果を書き込むことを含むいくつかの１械サ
イクル〈クロックまたは水晶によって定められる）を通
常必要とする。Ｉ１０デバイス３は記憶装置２と同様に
アドレス指定される。外部デバイスに対するこのインタ
ーフェースがアドレス／データ母線４および制御ライン
５を用いて達成されるのは、Ｉ１０デバイス３が記憶ア
ドレス・スペース内の場所を占めるからである。これは
メモリーマツプＩ１０として知られている。

詳しく説明する例において、１５ビツト・アドレスはマ
イクロプロセッサ１から母線４に加えられ（第１６Ｗ目
のビットはアドレス指定のためにハードワイヤされたＯ
である）、それは記憶装置の２１５すなわち３２Ｋｍを
直接アドレス指定する。

記憶装置内の各１６ビツト語は２個の８ビツト・バイト
を含むので、マイク０プロセツサは６４にバイトをアド
レス指定することができる。マイクロプロセッサ１の命
令の組は、語またはバイトのいずれかのオペレーション
を可能にする。第２ａ図は、ここに説明される第１図の
装置のためのデータ語およびバイト形式ならびにビット
定義を示す。語は、記憶装置２の中で偶数番号のアドレ
スを指定されている。１６ビツト・バイト・アドレスは
、内部ですべてのアドレス指定モードによって明確に操
作されるが、１５ビツト語アドレスのみが母線４を介し
て記憶装置２に供給され、３２に語の記憶スペースの直
接アドレス指定を与える。

ＣＰＵデバイス１は、ベージング、機能分離、マツピン
グなどを含んでアドレス指定できるような構造的記憶ス
ペースの量を増加するためのいくつかの方法を援助する
。ベージングは、第１６アドレス・ビットとして、制御
ライン５の１つに現れる状態ビットを使用することによ
って達成される。

機能分離は、命令またはデータ用の記憶スペースを分離
させるＢＳＴライン６の「母線状態符号」を用いて達成
される。マツピングは、マツピング命令によって制御さ
れる外部マツプ論理デバイスを用いて達成される。これ
は構造的なアドレス範囲を、１６Ｍバイトすなわち２４
ビツト・アドレスに相当する２２４まで拡大することが
できる。

第１図の装置は記憶装置対記憶装訝構造を使用するが、
この場合ＣＰＵによって用いられるレジスタ・ファイル
すなわち作業レジスタは、マイクロプロセッサ・チップ
１の中ではなく外部記憶装置ｉ１２の中にある。この種
の構造では、大部分のオペランドおよび戻りアドレスが
チップ１のレジスタに記憶された従来の方法に比べて、
割込み応答速度が速くかつプログラミングの融通性が向
上する。記憶装置２の大容量、特にアドレスｏｏｓ。

からＦＦＦＡまでくすべてのアドレスはこの説明におい
て１６進すなわち基数１６で与えられている）は、第２
図に見られるとおり、プログラム記憶用または「作業ス
ペース」用に利用できる。作業スペースの第１語は作業
スペース・ポインタ（常に偶数アドレス）によってアド
レス指定され残りの１５語は作業スペース・ポインタ足
ず０２から１Ｅまで（４ビツト２進アドレス）によって
アドレス指定される。記憶ｇｉ置２の中に作業レジスタ
を有することによって、文脈スイッチすなわち割込みは
マイクロプロセッサ１と記憶装置２との間のデータ転送
を最小限に押えて実行されるが、その理由は退避すべき
データの大部分が既に記憶装置２の中にあるからである
。

並列１１０３のほかに、本装置はコミュニケーション・
レジスタ・ユニットすなわちｒｃＲＵＪ７を用いるビッ
ト・アドレス可能入出力能力を備え、このＣＲｔＪ７は
入力としてアドレス／データ母線４の端子の１つ（ビッ
トＯ）を、出力としてもう１つの端子（ビット１５〉を
、また制御用としてライン５を使用する。

割込み要求ライン（３本の割込み制御ライン９の中の１
本）が動いて割込みマスクと内部で比較されるとき、ｃ
ｐｕｉによりサンプリングされる、１６個の割込み符号
を形成する４本の入力ライン８により、割込が発生する
。

ライン８に現れる符号の優先度がマスクと同等またはそ
れより高い場合は、割込みシーケンスがｌｉｔ始される
。比較の結果が割込不可ならば、プロセッサは要求を無
視する。制御ライン９のもう１つは非マスク割込みであ
るが、この場合ライン８に現れる優先度符号は重要では
ない。

本装置ではダイレクト・メモリ・アクセス（ＤＭＡ）が
可能であるが、この場合記憶語の大ぎなブロックは母線
４を介して記憶装置２とディスク・メモリのようなＩ１
０デバイス３との間で転送される。制御ライン５の１つ
に現れる「ホールド」命令は、外部制ｎｕｎｓが母Ｉ！
Ｉ１４を使用したい旨をプロセッサ１に示すので、プロ
セッサは母線４に行っている端子を高インピーダンス状
態にするホールド状態に入いる。

制御ライン５、母線状態ライン６、および割込みｖ４ｍ
ライン９の各機能の定義は第Ａ表に記載されている。１
６ビツトの状態レジスタＳＴに対する状態ビットは第８
表に示されているが、ここで命令の組のなかのある命令
に対して各ビットをセットする条件が定められている。

割込みレベルの定義は第０表に記載されている。もちろ
ん、この特定の装置は、本発明の特徴が使用される現代
のマイクロプロセッサまたはマイクロコンピュータ装置
の説明例にすぎない。

第１図のＣＰＵチップ１は第２Ｃ図の命令の祖を実行す
るが、言うまでもなく、説明される特定の命令に加えま
たはそれに代わって実行する他の命令が定められてもよ
い。第２Ｃ図の命令の組は主として、部品番号ＴＭＳ９
９００としてテキサス・インスツルメンツによって販売
され、かつテキサス州７７００１、ヒユーストン、Ｍ／
８６４０４、郵便私書箱１４４３、テキサス・インスツ
ルメンツ社によって１９７８年に出版された国会図書館
カタログ番号第７８−０５８００５号のｒ９９００系列
システム設計」という件名の図書に記載されているもの
と同じであり、このような図書は参考として水用ｖＡ書
に包含されている。

ＴＭＳ９９００によって実行されなかった第２Ｃ図の命
令は、符号付き乗除算：長語の加減算、左シフトおよび
右シフト；間接ブランチ；ブランチおよびブツシュ・リ
ンク：長距離；ステータスーロードおよび作業スペース
・ポインタ・ロード：マツプ・ファイル・Ｏ−ド；なら
びにマルチプロセッサ補助命令テスト、テストアンドク
リア、ならびにテストアンドセットなどである。

この命令の組を実行するに当たって利用し得るソース・
アドレスおよび行先アドレス指定モードが以下に説明さ
れる。−殻内に述べれば、２ピツトのＴフィールドＴｄ
およびＴｓ　　（ビット４−５ならびに１Ｏ−１１）は
加算、減口、移動、比較などのような命令のアドレス指
定モードを形成する。

命令用の１６ビツトのオペレーション・コードが第２Ｃ
図で３枚にわたって示されている。第２Ｃ図はエントリ
ーポイント発生回路に用いられる群〈一番左のすなわち
最上位の「１」に基づく）を示すように降順に配列され
ている。

ＣＰＵチップ ＣＰＵチップ１内のプロセッサ構造は第３図でブロック
図の形に、第４図でチップ・レイアウトの形に、また第
５図と第６図で論理図の形に示されている。−殻内に述
べれば、プロセッサはＡＬＵすなわち演算論理ユニット
１０およびそれと組み合わされるレジスタ、ｆｌｉ＋ｌ
　ｍ機器、データ通路ならびに＋３１１３！Ｉ！論理回
路を含む。このＡＬｔＪは第１図のｌ置に用いるように
されているが、このｃｐｕｍ造の特徴は他の同様な装置
に使用される。

ＡＬＵＩＯは、プロセッサの計算要素として働く１６個
の並列２進加算器／論理状態から成る。

ＡＬＵｌｏは１６ビツトの「Ａ」入力１０Ａおよび１６
ビツトのｒＢＪ入力１０Ｂを受けて、１６ビツトの並列
出力１０Ｃを作る。ＡＬＵのへ入力１０Ａは１６ビツト
の並列Ａ母線から入る。Ａ母線に現れるデータはアクテ
ィブ・ローである。表示子Ａ、Ａ−またはＮＡを、この
母線に関し技術的に正確であるように用いるものとし、
同じことが他の母線についても言える。Ａ母線は説明す
るようにいくつかの出所（ＳＯＩＪＲＣＥ　）の任意な
１つからのデータを受けることができ、その入力の選択
は制御人力１１によって行われる。同様に、Ｂ入力１０
Ｂは、υ制御人力１１によって定められたいくつかの出
所の任意な１つからデータを受ける１６ビツトの並列８
１１線から入る。ＡＬＵｌｏからの出力１００は、入力
１１の制御によりＰ母線またはＥ母線のいずれかに進む
。ＡＬｔＪは第２Ｃ図の命令に必要な加、減、アンド、
オア、排他的オア、補助などの機能のようなマイク１コ
命令をプロセッサで実行するのに要するすべての演算お
よび論理機能を果たす。

プロセッサはＡＬＬＪＩＯと組み合わされる多数のレジ
スタを備えているが、プログラマがアクセスし得るのは
その中の３個だけである。これらの３個はプログラム・
カウンタ・レジスタすなわちＰＣレジスタと、作業スペ
ースφポインタ・レジスタすなわちＷＰレジスタと、状
態レジスタすなわちＳＴレジスタとである。命令の取得
または実′　　　行の際に用いられる他の内部レジスタ
は、プログラマ−にとって呼び出す（アクセスする）こ
とはできない。

プログラム・カウンタＰＣは、現在実行中の命令に続く
次の命令の語アドレスを有する１５ビツト・カウンタで
ある。１５段（５ｔａａｅｓ　）は左を揃えられ、第１
６ビツトは０にハードワイヤされる。

記憶装置２の中にある命令は語の境界に制限されるので
、１バイトを呼び出すことはできず、偶数のアドレス（
語）のみが使用される。マイクロプロセッサは記憶装置
２から次の命令を取り出すためにこのアドレスを参照し
、プログラム・カウンタＰＣは新しい命令の実行中にア
ドレスを増分（インクリメント）する。マイクロプロセ
ッサ１の現命令がプログラム・カウンタＰＣの内容を変
更する場合は、プログラム・カウンタの変更された内容
によって規定された記憶装置２の中の場所に対してプロ
グラム・ブランチが生じる。割込み、プラス・シンブル
−ブランチおよび飛越しくジャンプ）の諸命令のような
すべての文脈切換えオペレーションは、プログラム・カ
ウンタの内容に影饗する。プログラム・カウンタはライ
ンＥＰＣによってＥ母線からＯ−ドされ、またはその内
容はラインＰＣＢを介してＢ母線に加えられたり、別法
としてラインＰＣＰを介してＰ母線に加えられる。プロ
グラム・カウンタに出入するこのようなすべての転送は
、もちろん、制御入力１１によって形成される。内部で
、プログラム・カウンタＰＣは２進加算回路を含み、こ
の場合もまた人力１１の制御を受けて、適当な時点で１
５ビツト・レジスタに含まれるカウントに１を加算する
。

状態レジスタＳＴは、プログラム比較の結果を含み、プ
ログラム状態の条件を表示し、かつ割込み優先度回路に
割込みマスク・レベルを供給する１６ビツト・レジスタ
である。状態レジスタ内にある１６ピツトの各位置は、
マイクロプロセッサ１に存在する特定の機能または条件
を表し、これらのビット位置割当ては第８表に示されて
いる。

ある命令は事前必要（ｐｒｃｑｕｉｓｉｔｅ）条件をチ
エツクするために状態レジスタＳＴを使用し、他の命令
はレジスタ内のビットの値に影響を及ぼし、また他の命
令は全（ｅｎｔｉｒｅ）状態レジスタに新しい１組のパ
ラメータをロードする。割込みも状態レジスタを変える
。各命令は状態レジスタに影響を及ぼすことがある。状
態レジスタＳＴの全１６ビツトは、制御ライン１１の指
令により、Ｅｆｆｉ＃ＱからラインＥＳＴを介してロー
ドされたり、ラインＳＴＥを介してＥ母線にロードされ
たりする。

プロセッサ１は、内部ハードウェア・レジスタの代わり
に命令オペランドを操作するため、作業スペースと呼ば
れる記憶装Ｎ２の中の語のブロックを使用する。作業ス
ペースは、他の使用のために保留されていない記憶装置
２の任意な部分で、第２ｂ図のような１６個の相接する
記憶語を占める。個々の作業スペース・レジスタは、デ
ータまたはアドレスを含み、オペランド・レジスタ、ア
キュームレータ、アドレス・レジスタ、またはインデッ
クス・レジスタとして働くことがある。いくつかの作業
スペース・レジスタは、ある命令の実行中に特殊な意味
に使われる。

多数のこれらの１６語作業スペースは、高度のプログラ
ム融通性を与えながら、記憶装Ｈ２の３２Ｋｍに存在す
ることがある。記憶装置２の中の作業スペースをさがす
ために、ハードウェア・レジスタすなわち作業スペース
・ポインタｗＰが使用される。作業スペース・ポインタ
ＷＰは、第２ｂ図の作業スペースにある第１語の記憶ア
ドレスを含む１５ピツト・レジスタである。（左側に揃
えて、第１６ビツトすなわちＬＳＢを０にハードワイア
する。） 作業スペース・ポインタの内容にレジスタ内の数の２倍
を加えてその語のメモリ要求を開始することによって、
プロセッサは第２ｂ図の作業スペースにあるどのレジス
タをも呼び出す。第１６ビツトはＯであるので、これは
レジスタ内の数の２倍をＷＰに加えることに等しい。第
２ｂ図は作業スペース・ポインタと記憶’ＲＭ内のそれ
に対応する作業スペースとの関係を示す。ＷＰレジスタ
はｇＡｔＩ！ライン１１の指令により、ラインＷＰＢを
介してＢ母線にロードされたり、ラインＤ　ＩＷＰを介
してＤＩ母線からロードされる。

この作業スペース構想は、サブルーチンや割込みの場合
のように、１つのプログラムから別のプログラムに変更
される文脈スイッチを要求するオペレーションの際に特
に有利である。在来の多重レジスタ方式を用いる、かか
るオペレーションでは、各語を記憶したり取り出す記憶
サイクルを用いて、レジスタ・ファイルの内容の少なく
とも一部を記憶し、再ロードすることが必要である。プ
ロセッサ１は、作業スペース・ポインタＷＰを変更する
ことによってこのオペレーションを達成する。完全な文
脈スイッチは、プログラム・カウンタＰＣ１状態レジス
タＳＴ、および作業スペース・ポインタＷＰを変換する
３ストア・サイクルと３取出しサイクルだけで済む。ス
イッチ後、作業スペース・ポインタＷＰは新しいルーチ
ンに用いる記憶装置２の中にある新しい１６語の作業ス
ペース（第２ｂ図）の開始アドレスを含む。元の文脈が
回復されるとき、相当する時間節約が生じる。

文脈スイッチを起こす、プロセッサ１の中の命令は、ブ
ランチおよびロード作業スペース・ボインタ（ＢＬＷＰ
）、サブルーチンからの戻り（ＲＴＷＰ）、ならびに拡
張オペレーション（ＸＯＰ）命令を含み：デバイス割込
み、演算オーバーフロー割込み、違法オペレーション争
コード検出トラップなどもプロセッサをサービス・サブ
ルーチンにトラップさせるこ、とによって文脈スイッチ
を生じる。

プロセッサ１の使用者（プログラマ−）にとって呼び出
し不可能な内部レジスタは、記憶アドレス・レジスタす
なわちＭＡレジスタ、データ・レジスタすなわちＤレジ
スタ、およびにレジスタを含む。Ｄレジスタは、入力と
して並列ラインＯ８を介してスワップ母線Ｓに接続され
、またラインＳＫに現れるスワップ母線出力はにレジス
タに加えられるが、すべてライン１１の指令の制御を受
ける。Ｄレジスタは主としてデータ出力ラッチとして働
き、Ｅ母線からラインＥＤを介してロードされる。Ｄレ
ジスタは１６本の並列ラインＤＤｌによってＤｌｌｎ線
に加えられる。ＡＬＵの出力１０ＣからＥ母線したがっ
てラインＥＤを介してＤレジスタに至り、次にラインＣ
ＤＩを介してＤＩ母線に、そしてＡ母線を介してＡＬｔ
Ｊの八人力に至るデータ通路は、例えば除専ルーチンに
役立つ。

しかし、主として出力データはＥ母線からＤレジスタに
、次にラインＯ８を介してスワップＦＲＢ　Ｓに、さら
にライン１３を介して１６個のアドレス／データ・バッ
ファ１２にＯ−ドされる。データは、バイｌ−・オペレ
ーションのような要素の実行次第で、スワップ母１ａＳ
によりまっすぐ転送されたり、交換される。これらの転
送はもちろんライン１１に現れる指令のｆ、ｌｌ＠を受
ける。

アドレス／データ・バッファ１２は、おのおの外部母線
４の中の１つに接続される入出力端子を備える、在来形
の１６個の両方向性、３状態バツフアである。これらの
バッファは通常、Ｐｆｆｌ線からライン１４を介してア
ドレスを受けたり、ライン１３を介してデータを受け、
母線４に出力する。

マイクロプロセッサ・チップ１の入力として、プログラ
ムまたはデータ後はライン１３を介してスワップ母線Ｓ
に加えられ、したがってラインＳＫを介してにレジスタ
に加えられる。ライン１１の指令の下に、Ｋレジスタか
らラインＰＫを介してＰｆｆｉ線をロードすることが可
能であり、したがってｐｍｍを介してにレジスタを出力
することができる。

記憶装置２に対するアドレスは通常、マイクロプロセッ
サ１からＰ母線を介して送り出され、それｔよＭＡレジ
スタからの１６本のラインＭＡＲによって０−ドされる
。このレジスタ内のビットも並列ラインＭＡＢを介して
Ｂ母線に転送され、したがってＡＬＵの８入力１０Ｂに
転送さ礼る。別法としてＭＡレジスタはＥ母線からライ
ンＥＭＡを介し、またはにラッチからラインＫＭＡを介
してロードされるが、すべては＆ｌｌライン１１によっ
て定められるとおりである。

使用者が見ることのできるもう１つの内部レジスタは一
時レジスタすなわちＴレジスタである。

このレジスタはＡＬｔＪｌｏから１６ビツトの並列出力
１０Ｆを受けて、その出力を３通りの方法すなわちライ
ンＴＢを介して直接、通路ＴＬＢを介して左シフト、ま
たは通路ＴＲＢを介して右シフトのいずれかによって、
その出力をＢ母線に加える。またＴレジスタは、通路Ｂ
Ｔによるクロック・サイクルの　／４だけ遅延されるＡ
ＬＵに対する８入力１０Ｂをも受ける。■レジスタは以
下に説明されるような乗除算に重要な動きをする。

乗除算にも使用されるレジスタは、ＭＱ（積／商）シフ
トレジスタと呼ばれる。このレジスタはライン１１の指
令によって右シフトまたは左シフトの能力を備えている
。レジスタは１６ビツト並列ラインＡＭＱおよびＤＩＭ
ＱによってＡ母線またはＤｌ母線からロードされたり、
ラインＭＱＥまたはＭＱＢを介してＥ母線あるいはＢ母
線に出力される。ＣＲｔＪ７を含むビット操作または直
列ＣＲｕ操作の場合、ＭＱレジスタの「０」ビットは、
ラインＣＭＱでｒＯＪ　Ａ／Ｄバッファ１２からロード
される。このための出力は、１ビツトしか使用されてい
なくても、並列にＤレジスタを経由する。

命令レジスターＲは、与えられたマイクＯコ−ド状態時
間（機械サイクル）に実行されている現命令を含む通常
機能を提供する。命令レジスタＩＲはライン１１の制御
下で、ＤＩ母線からラインＤＩＩＲを介してロードされ
たり、ラインＩＲＥを介してＥ母線にロードされる。Ｉ
Ｒに進む命令のいろいろなフィールドは、２ビツトおよ
び４ビツト接続、ｌＲ２ならびにｌ１１４によってＡ母
線にも進むことができる。しかし、各サイクルの間、命
令レジスタＩＲの内容は１６木の並列ラインＩＲＯ〜ｌ
Ｒ１５を介して、人口点およびマイクロ制御発生回路な
らびに各梗制御回路に転送される。

制御信号１１は制ＷＲＯＭ１５に発生されるが、この場
合はＡＬＵおよびレジスタのハイ側で１５８．０−側で
１５１の両半分に分けられる。

ビットのほんの一部の、すなわち１６個全部のではなく
、ハイまたはローで多くの＆ＩＪ　Ｉｌｌ信号１１が使
用されるので、制御ＲＯＭ１５をこのように分けること
によってスペースが節約される。制御ＲＯＭの各半分は
、Ｘアレイ１５ＸおよびＹセレクト・アレイ１５Ｙを持
っている。各ライン１１用のバッファ１５Ｂは、Ｙアレ
イ１５Ｙからの選択出力を受けて、ライン１１に制御信
号を作るために必要に応じてクロックその他の論理を導
く。

マイクロ制御ライン１１の数は実行すべき命令次第で約
１４２であるが、これは両側１５）１と１５しに進むラ
イン１６に現れる８ビツト・アドレスのアドレス指定範
囲（２５６）の中に十分おさまる。この８ビット制御ｌ
ＲＯＭアドレスは、入口点（エントリーポイント）論理
またはマイクロジャンプ回路によって作られる。制ｔａ
ｌｌ　ＲＯＭから出力１１を受ける８本のライン１７に
作られるマイクロジャンプ・アドレスは、次の状態のた
めのジャンプ・アドレスを作ることができる。ライン１
７のマイクロジャンプ・アドレスは、実行入口点（エン
トリーポイント）アレイ１９Ｅまたは出所／行先アドレ
ス入口点アレイ１９Ａから受けた入力により入口点をも
作ることができる論理アレイ１８に送り戻される。グル
ープ検出回路２０はＩＲから１６ビツト命令語を受ける
とともに、ＳＴおよび他の制御回路から状態ビットを受
けて、入口点アレイ１９Ａおよび１９Ｅの２つの入力を
作るが、その１つはグループ識別入力であり、もう１つ
はフィールドである。グループは第２Ｃ図に見られると
おりオプコードの一番左の１によって定められ、フィー
ルドは一番左の１に始まる３ビツトまたは４ビツトであ
る。ライン１６に現れる制御ＲＯＭ１５に対するアドレ
スも８ビツトのラッチ２１で保持されるので、乗除算命
令の場合と同じ状態が再実行される。この目的で、最大
１６までの状態回数をカウントする４ピツト状態カウン
タＳＣが提供され、状態カウンタの溢れ出力は保持ラン
チ２１の解除を制御することができる。

こうして、プロセッサの作動はグループ検出回路２０お
よび論理アレイ１８，１９Ａ、１９Ｅを介して入口点を
作るＩＲレジスタにロードされる命令によって制御され
る。入口点は、アドレス・ライン１６に記入される制ｔ
１１ＲＯＭ１５の開始アドレスである。このアドレスは
制御ライン１１に特定な１組の指令を生じ、あるライン
１１は活動するが大部分は活動しない。アドレスは次の
状態のための制御ＲＯＭアドレスを定めるジャンプ・ア
ドレスをもライン１７に作ることができ、すなわち次の
状態は別の入口点であったり、保持ラッチ２１により同
じ状態であることができる。命令に必要な最終状態に達
すると、次の命令はレジスタＩＲにロードされて、別の
入口点が得られる。

以下に説明されるとおり、制ｔ［ｌＲＯＭは本発明の１
つの実施例の特徴により、「圧縮ＲＯＭＪ構造である。

制御ＯＲ０Ｍ１５からの制御出力１１は、発生回路２２
によってライン６の母線状態コードをも作る。第り表の
母線状態コードはおのおの規定条件に応じて作られ、外
部デバイスはライン６のＢ５Ｔｌ〜ＢＳＴ３およびライ
ン５の１つに現れるＭＥＭ−をデコードすることによっ
て、母線４でどんな活動がいま行われているかを正確に
決定することができる。

ライン８およびｆ、１１ｍライン９の割込みコードはチ
ップ１の内部にある割込み１ｉｌｌ　Ｉｉ［ｌ　Ｉｉｌ
路２３に加えられる。状態レジスタＳＴからのビット１
２〜１５も回路２３に加えられ、外部からの割込みコー
ドと比較するための割込みマスクを提供する。プロセッ
サ１によって割込みが処理される方法を定める論理流れ
図が第２ｅ図（４枚）に示されている。

外部制御ライン５は、υｊｔｉＤＲＯＭからのライン１
１に応動するとともにチップ内の他の条件、およびライ
ン５に応動するｆ、ＩＩ部発生回路２４に接続され、所
要の内部ｔｅｌ　ｍならびに他の外部制御５を作る。

オン・チップ記憶アレイ２５はプロセッサ・チップ１の
上に含まれ、第２Ｃ図の命令の組にない追加の機能を提
供する。この記憶アレイ２５はＲＯＭの一部２５Ａ１例
えば５１２語、およびＲＡＭの一部２５Ｂ１例えば１６
語すなわち１つの作業スペースを含む。ＲＯＭ２５Ａは
１６進アドレス０８００−ＯＢＦＥにあり、ＲＡＭ２５
Ｂは１６進アドレス００００−００１Ｈにあるが、これ
らは第２ｂ図のメモリマツプの中にない。これらの場所
は例にすぎない。記憶アドレス・デコード回路２５０は
ＰＲｌｌからのライン２５Ｄに現れる記憶アドレスを受
けるとともに、ＲＯＭ２５ＡまたはＲＡＭ２５Ｂから１
つの語を選択するが、これはデータＩ１０回路２５Ｅを
介して１６本の並列ライン２５Ｆにあるライン１３に至
る入力または出力である。オン・チップ記憶υ制御回路
２５ＧはＭｌ［）すなわちマイクロ命令検出と呼ばれる
規定のオブコードを検出する（この例では状態レジスタ
ＳＴのビット１１が１にセットされている間、違法オプ
ヨードまたはＸＯＰのいずれかが実行される）。制御回
路２５Ｇはオン・チップ記憶アレイ２５に実行を転送す
る働きをする。この操作に入るとき、文脈スイッチはＲ
ＡＭ２５Ｂにある１６冊作業スペースのレジスタＲ１３
、Ｒ１４および１く１５におけるｗｐ、ｐｃならびにＳ
Ｔレジスタの内容をセーブする。次にＣＰ　Ｕ　Ｇ、ｔ
　ＲＯＭ２５Ａからのアセンブリ古語命令（第２Ｃ図）
を実行し、これらのマイクロ命令の実行中にいろいろな
マイクロ命令は間接モード、間接自動増分（インクリメ
ント）モードおよび指標付（インデックス）アドレス指
定モードを用いて通常の方法で外部記憶装置２を呼び出
すことができる。使用者の外部記憶スペース（第２ｂ図
の記憶割当て図）から離れたこのオン・チップ記憶スペ
ース２５を提供することによって、プログラマ−にとっ
て全く明らかな方法で新しい命令がエミュレートされる
。これらの新しい命令は第２Ｃ図の組および特殊の命令
を用いて構成され、プロセッサ・チップ１の専用者はオ
ン・チップ記憶アレイ２５を介して実行すべきある追加
の命令を規定することができ、しかも専用者は第２Ｃ図
の命令の組を用いてこ机らの命令を実行するためにＲＯ
Ｍ２５Ａに記憶すべきプログラムを閃くことができる。

記憶アレイ２５の詳細な作動は以下に説明される。

１つの重要な特徴は、上述のＡＬＬＪＩＯおよびそれと
組み合わされるレジスタに、Ｄ、ＭＡ。

ＰＣ，ＷＰ、Ｔ、ＭＱ、ＳＴならびにＩＲが第４ａ図に
見られるとおり規則正しいストリップ・パターンでＭＯ
８／ＬＳ　Ｉチップの上に配置されていることである。

これらの各レジスタおよびＡＬｔＪは、第４図に見られ
るとおり水平に配列されたビットを記憶セルのようなパ
ターンに配列される１６のビットまたは段階を含む。第
３図のＡ。

Ｂ、Ｄｌ、ＥおよまびＰ母線はおのおのＡＬＬＩならび
にレジスタ（むしろ第３図に示されるレジスタ以外のも
の）のセルの上部にある１６個の並列金属ストリップで
あり、制御ライン１１の１２個全部はＡＬＵｌｏおよび
そのレジスタにあるトランジスタ用の１ｌｌｔｌＯゲー
トとして用いられる水平ポリシリコンのラインである。

ＡＬｔＪｌｏに必要なυ制御ライン１１の数は例えばＷ
Ｐレジスタのような単一レジスタの場合よりも多く、Ａ
ＬＵ段を配置するのに要するスペースが単一レジスタの
場合よりも大きいことは幸運な場合であり、消費スペー
スは最小にされる。すなわち、制御を作るａｉＩＩａＲ
ＯＭ１５に必要なスペースは、ｌＩ制御される回路に必
要なスペースと同じである。このレイアウト配列は実際
に、以下で説明される圧縮「ワイド語ｊ制御ＲＯＭまた
はデコーダと共に使用した場合有利であり、−この理由
はそれが制御ＲＯＭのそばにぴったり適合して、在来の
マイクロプロセッサ構造における３４線配置専用の無駄
なスペースが事実上ないからである。すなわち、すべて
の母線Ａ。

Ｂ、Ｄｌ、Ｅ、Ｐなどおよびすべての制御ライン１１は
使用されないシリコンの上ではなくチップの機能領域す
なわちセルの上または下を通され、かつ導線配置におい
てではなく機能セルに固有にほぼ９０°の折返しが作ら
れる。先行技術のデバイスでは、υ制御ＲＯＭ、レジス
タ、ＡＬＵなどは母線や導線によって接続された回路の
島となっていた。第４ａ図の拡大図はＡＬＵｌｏおよび
レジスタの小部分を示し、テキサス・インスツルメンツ
に譲渡された米国特許筒４．０５５．４４４号に全体と
してしたがって作られたＮチャンネル・シリコン・ゲー
トＭＯＳデバイス用の金！ｉＡ母線ならびにポリシリコ
ン制御ライン１１も示されている。

上述のＫＤｌ、ＥＤ、ＥＭＡ、ＭＡＢ。

ＤＩＮＰなどのような接続ラインの大部分は物理的なラ
インであったり１１Ｉ長い導線ではなく、その代わり第
４ａ図の金属母線に沿う単に金属・シリコン接触区域で
あるのに注目することが大切である。すなわち、１６ビ
ツト並列導線の配置はストリップ特徴によって最小にさ
れる。

ＡＬＵおよびレジスタ回路 ＡＬＵおよびそれと組み合わされるレジスタに使用され
る細部回路は、第５ａ図から第５ｇ図までについて説明
される。これらの回路は第３図に見られるとおり共に適
合する。一般に、１６ビツトの中の１ビツトだけが線で
示されている。大部分の場合、残りの１５ビツトはある
例外のほか、詳細に示される１ビツトと同じである。

　Ｌ　ＬＪ 第５０図から、ＡＬＵｌｏのビットの１つはＡ母線に接
続される八人力１０ＡおよびＢ母線に接続される８入力
１０Ｂ１ならびにトランジスタ１０ａと１０ｂとによっ
てそれぞれＥ母線とＰ母線に接続される出力１０Ｇを備
える複合論理回路から成る。トランジスタ１０ａおよび
１０ｂは、それぞれＨｌＡＬＴＥならびにＨ１Ａ　Ｌ　
Ｔ　Ｐで表されるゲートｔ１１制御ライン１１に接続さ
れている。

この説明を通じ、指令または制御ライン１１を表すのに
用いられるしきたりは、（ａ）Ｈｌすなわち「ハーフ１
」のようなりＯツク・フェーズ、（ｂ）ｒＡＬＪ　　（
ＡＬＵ）のような出所、（ｃ）ｒＴＪ（ツー）または「
Ｆ」　（）Ｏム）、およびそれに続く「Ｐ」母線あるい
はｒＥＪ母線のような行先、などである。　／２および
　／４クロックは第２ｄ図のタイミング図に示されてい
る。このしきたりを用いると、ＨｌＡＬＴＰはこの制御
ライン１１がＨｌすなわちハーフ１クロツクの間に生じ
、かつＡＬＵからＰ母線への接続を形成することを表す
。ラインＣＩＡおよびトランジスタ１０ＣによってＤＩ
母線からのＡ母ねの入力は、ライン１１のＨＩＤＩＴＡ
指令によってｉ、＋１ｍされ、ｒＨｌり０ツクでのＤＩ
から八へ４と翻訳される。このビットのキャリ・インお
よびキャリ・アウトは、それぞれＡＬＵの隣接段に接続
されているラインＣ０ｕｔおよびＣｉｎに現れる。キャ
リ・アウト・ラインはトランジスタ１０ｄによって０１
で１すなわちＶＣＣまで予め充電され、次にトランジス
タ１０ｅによって０１がローになってから条件付きで放
電される。ノア・ゲート１０ｆは制御ライン１１の１つ
に現れる５ＩＳＴＯＰＧ　（Ｓｌに現れるストップ発生
を表す）、および接続点１０ｑの電圧に基づいてトラン
ジスタ１０ｅのゲートを駆動する。ゲート１０ｆの出力
はキャリ発生条件であり、５ＴＯＰＧが活性の場合は無
条件でＯにされる。

Ｑｌで１まで予め充電された接続点１００は、ゲートに
反転六入力を持つトランジスタ１０ｉによって接続点１
０ｈに接続されている。同様に、キャリ伝搬回路におい
て接続点１０ｊはＱｌで１まで予め充電され、かつトラ
ンジスタ１０ｋ（これも反転六入力を持つ）によって接
続点１０ｍに接続される。Ｑｌで１まで予め充電される
接続点１０ｈおよび１０ｎは、８（反転）ならびにＢ（
二度反転）入力によって駆動されるトランジスタ１０Ｃ
と、Ｈ２Ａ　Ｌ　ＬＪ　１〜Ｈ２ＡＬＵ４で表わされる
４本の制御ライン１１によって駆動されるトラレジスタ
１０Ｄとを含む複合ナンド／ノア論理回路により条件付
で放電される。４本の制御ラインＡＬｔＪ１〜ＡＬＵ４
は表に示されるようなＡＬＵ内で行われる操作を定める
。ライン１１のｒＨ３論理」制御ラインは演算／論理制
御ラインであり、このラインがハイであるときＡＬＵは
トランジスタ１０ｑによってＣｉｎラインを無条件で接
地することにより論理機能を果たすが、ローのＣｉｎが
排他的ノア回路１０Ｄの入力に加えられると、反転され
ている他の入力は接続点１０ｊから信号を伝搬する。伝
搬信号は在来の方法でトランジスタ１ｏＳのゲートをも
駆動する。ＡＬＵｌｏの１つの重要な特徴はノア・ゲー
ト１０ｆおよびそのストップ発生制御回路であり、これ
は２の補数Ａの機能で「パスＡ」と同じコードであるが
、Ｈ３論理−〇のコードを作らＵる。これは負のＡおよ
びへの絶対値によって作られる。

△しＵｌｏのＬＳＢに対するキャリ入力はマイクロコー
ドｆＪＦｔｉｌライン１１によって作られる。

ＣＩＦＧＯすなわち「キャリ・アウトからのキャリ・イ
ン」制御は、前の状態のＭＳＢからのキャリ・アウトを
現状態のＬＳＢにおけるキャリ・インに加える。５ＴＣ
ＩＮ制御ラインはキャリ・インに状態ビット３を加える
。ＣＩＮ制御ラインはＬＳＢに対する無条件キャリ・イ
ンを作る。

作業スペース・ポインタ・レジスタ 作業スペース・ポインタ・レジスタＷＰの詳細な回路図
は、第５Ｃ図の下部に示されている。このレジスタは、
Ｈ２の間に出力に接続される入力接続点ＷＰｂを持つ２
個の静インバータ段ＷＰａを含む。入力接続点は、ゲー
トに８４ＷＰＦＤ　１（Ｈ４に現れるＤＩからのＷＰ）
指令を持つトランジスタＷＰｃによってＤＩ母線からロ
ードされる。中間接続点ＷＰｄは、インバータＷＰｅお
よびゲートに指令ＨＩＷＰＴＢ　（Ｈｌに現れるＢへの
ＷＰ）を持つトランジスタＷＰｆを介してＢ母線に接続
されている。１５のビットは全く同じであり、第１６ビ
ツトはハードワイヤのＯすなわらＶｓｓである。

作業スペース・ポインタ・レジスタＷＰは、第２Ｃ図の
標準命令の出所アドレスおよび行先アドレスを作るとき
、ＡＬＵｌｏのＢ入力として用いられる。文脈スイッチ
において、ｗＰは記憶装置２に書ぎ込むことによって節
約され、この操作のための通路はＡＬＵｌｏのＢ入力お
よびＰｆｆｌ線である。ＷＰはＤＩ母線によってオフ・
チップからロードされる。

プログラム・カウンタおよび増分器（インクリメンタ） 第５Ｃ図にも見られるプログラム・カウンタＰＣは、ト
ランジスタＰＣｄによって入力接続点ＰＣｃおよびＱ２
に接続された出力接続点ＰＣｂを持つ１対の静インバー
タＰＣａから成る。入力接続点ＰＣｃは、ゲートにＨ４
ＰＣＦＥ　（Ｈ４に現れるＥからのＰＣ）を持つトラン
ジスタＰＣｅによって垂直Ｅ母線からロードされる。こ
の信号はレジスタ・マトリックスを水平に走る制御ライ
ン１１の１つに現れる。中間接続点ＰＣｆにおけるプロ
グラム・カウンタの出力は、トランジスタＰＣｏのゲー
トに接続され、それによりプログラム・カウンタの内容
はトランジスタＰＣｈまたはＰＣｌおよびラインＰＣＰ
またはＰＣＢによって垂直Ｐ母線あるいはＢ母線に読み
出される。これらの転送を制御する信号は、別の水平制
御ライン１１に現れるト１１　ＰＣＴＰ　（Ｈｌに現れ
るＰへのＰＣ）およびＨｌＰＣＴＢ（＋４１に現れるＢ
へのＰＣ）である。プログラム・カウンタはＨ３Ｐ　Ｃ
Ｉ　Ｎ　Ｃ信号が制御ライン１１の１つに現れるとき増
分され、トランジスタＰＣｊをターン・オンさせる。Ｈ
ｌでトランジスタＰＣｋはターン・オンし、プログラム
・カウンタのこのビットの内容を、前のビットからのキ
ャリ・ラインＰＣｎと直列にトランジスタＰＣｍのゲー
トにロードする。キャリ通路の各ビットはトランジスタ
ＰＣｐによって０１で１まで予め充電される。ラインＰ
Ｃｎに現れる各ビットのキャリ・インは、ノア・ゲート
によってトランジスタＰＣｑのゲートに接続され、ノア
・ゲートも１つの人力としてＨ４ＰＣＦＥ信号を持つ。

この回路によって、ビットが１でありかつキャリ・イン
が１である場合にキャリは伝搬され、またはキャリ・イ
ンが１である場合にビットはＯから１に進む。ＬＳＢ段
１５ビット語アドレスのみが母線４に送り出されるので
し８８段はハードワイヤのＯであり、第１６ビツトは呼
出しに用いられないバイト・アドレスである。奇数番号
のバイトを用いるバイト操作では、次に低い偶数番号は
アドレスであり、そのときバイト・スワップ回路５が活
性化される。すなわち、アドレスの第１６ビツトは必ず
Ｏである。

他の１５ビツトはすべて第５Ｃ図に示されるものと同じ
である。最終ビットからのキャリ・アウトは、それがア
ドレスＦＦＦＦ（１６進）を表すので切り捨てられる。

１　ア°レス・レジス　　Ｍ　レジスタＭＡレジスタの
１つのビットは第５Ｃ図の上部に詳しく示されている。

このレジスタは、Ｈ２でクロックされるトランジスタＭ
ＡＣによる帰還を持つ１６ビツトのおのおのにある１対
の標準インバータＭＡａおよびＭＡｂを備えている。レ
ジスタは１６本の別々なうインＥＭＡおよび各ラインに
あるトランジスタＭＡｄを介してＥｌ線からロードされ
る。１６個のトランジスタＭＡｄのゲートは、水平制御
ライン１１の１つに現れる信号）１４ＭＡＦＥ　（Ｈ４
に現れるＥからのＭ△）によって駆動される。同様に、
各ＭＡレジスタ・ビットは、ラインＫＭＡと、ゲートに
Ｈ４Ｍ　Ａ　Ｆ　Ｋを持つトランジスタＭＡｅとによっ
てにラッチからロードされる。ＭＡレジスタからの出力
は、トランジスタＭＡｆによって２個の出力トランジス
タＭＡｇおよびＭＡｈに接続される２個のインバータの
間の中間接続点でうけ取られる。制御ライン１１の１つ
に現れるＨＩＭＡＴＰ指令はトランジスタＭＡＱをター
ン・オンするとともに、その出力をラインＭＡＰを介し
てＰ母線に接続する。

Ｈ１ＭＡＴＳ指令はトランジスタＭＡｈをターン・オン
するとともに、その出力をラインＭＡＢを介してＢ母線
に接続する。もちろん、他のレジスタについても言える
が、母線に出入する入力ラインと出力ラインはおのおの
１６本あることは言うまでもない。

ＭＡレジスタは通常、大部分の命令シーケンスの基本部
分としてＰｆｕｌｌを介してＡ／Ｄバッファにロードさ
れる。それが通常ＡＬ（Ｊ出力１０ＧからＥ母線を介し
てロードされるのは、アドレスが例えば大部分の命令で
通常行われるＷＰ＋２８を加算することによって作られ
るときである。

データ・レジスタ Ｄレジスタすなわちデータ・レジスタは、第５ｂ図に詳
しく示されるように構成された１６ビツトを含む。この
レジスタ段は、ト１２でクロックされたトランジスタ［
）Ｃを通る帰還通路を持つ１対のインバータＤａおよび
Ｄｂから成る。このレジスタの入力はトランジスタＤｂ
およびラインＥＤ（１６本のラインＥＤの中の１つ）を
介してＥ母線から来るが、トランジスタＤｂはうイン１
１の１つに現れる指令Ｈ４ＤＦＥ（ＥからのＤ）によっ
て制御される。出力の１つは、中間接続点と、トランジ
スタＤｏおよび１６本のラインＤＤＩの１つによってＤ
ｆｎ線に接続するトランジスタＤｆとから出る。この出
力は、全部で１１１のトランジスタＤｇのゲートに接続
される制御ライン１１に現れる指令ＨＩＤＴＤＩ　（Ｄ
ＩへのＤ）によって制御される。Ｄレジスタからの他の
出力は、おのおのスワップ回路ＳにあるトランジスタＳ
ａのゲートに進む１６本のラインＤＳによる。このトラ
ンジスタ・インバータの出力は、ゲートに現われる指令
「ストレート」を持つトランジスタＳＣまたはゲートに
現れる指令「スワップ」を持つトランジスタＳｄによっ
て、スワップ母線ｓｂに接続される。１６個のトランジ
スタＳＣの各ケートに接続されるライン１１はＨ２ＤＴ
ＳＳ　（スワップ−ストレートへのＤ）指令を運ぶが、
１−１２ＤＴｓＷ（スワップ・スワツブドへのＤ）を運
ぶライン１１はトランジスタＳｄのゲートに接続される
。［母線はＤｈおよび［）ｄを介してＶＣＣに接続する
。

Ｄレジスタは極めて頻繁に、ＡＬＬＪＩＯからＥ母線を
介してデータ出力を受ける鋤ぎをする。また、それはＤ
Ｉ母線およびＡＦｆｉ線を介してＡＩのＡＬＵオペラン
ド入力源としても働く。Ｄレジス夕は主としてデータ出
力用であるが、例えば準備完了条件（レディ）および保
持（ホールド）条件でもまた除算時でも使用される。

Ｋラッチ にレジスタすなわちにラッチには同等の１６段があり、
その１つが第５ｂ図に示されている。Ｋレジスタは、ト
ランジスタＫＣによってト１１に現れる帰還を持つ２Ｍ
の標準インバータＫａおよびＫｂを使用する。出力は、
出力トランジスタＫｆおよびＫｏに接続されているイン
バータ・トランジスタＫｅのゲートに接続される。ライ
ン１１の１つに現れる指令Ｑ１ＫＴＰ（ＰへのＫ）はト
ランジ、スタＫｆをターン・オンし、Ｋレジスタの出力
をラインＫＰを介してＰｍＩ！ｉｌに接続する。指令Ｑ
ＩＫＴＤＩ（ＤＩへのＫ）は１６個の各トランジスタに
９をターン・オンし、出力を１６本のラインＫＤＩによ
ってＤＩ母線に接続する。Ｋレジスタは、トランジスタ
ＫｉおよびＫｊによりストレートまたはスワツプドのい
ずれかの条件でスワップ母ａＳからロードされる。制御
ライン１１の１つに現れる指令１−１３　Ｋ　Ｆ　Ｓ　
Ｓはスワップ母線を１６個のトランジスタＫｉを介して
にレジスタの入力に接続する一方、指令８３ＫＦＳＷは
スワップ母線をスワップ操作またはバイト操作のための
１６個のトランジスタＫｊを介してにレジスタの入力に
接続する。

スワップ回路 第５ａ図に示されるスワップ回路は、ストレートまたは
ハイおよびロー・バイト・スワツブドのいずれかにより
、１６ビツトＤレジスタをライン１３を介してＡ／Ｄバ
ッファ１２に接続したり、ＫレジスタをＡ／Ｄバッファ
からライン１３に接続する働きをする。アドレスはバイ
ト操作においてデータと違い、交換される必要がないの
で、アドレスはスワップ母線を通らずにＡ／Ｄバッファ
に接続されるＰ母線を介して通常入力されたり出力され
る。すなわち、データはにレジスタを介して入り、Ｄレ
ジスタを介して出るが、いずれもスワップ母線Ｓを使用
する。

一時レジスタ 第５ｄ図には、Ｔレジスタすなわち一時レジスタの１６
段の中の１段が詳しく示されている。このレジスタは、
トランジスタＴＯを介してＨ２に現れる帰還を持つ２つ
の標準インバータ段ＴａおよびＴｂから成る。■レジス
タからの出力は、インバータの出力における接続点Ｔｄ
から、反転トランジスタＴｅを介して、トランジスタＴ
ｇによりＱ３に現われるＶｃｃまで予め充電される接続
点Ｔｆに至る。ライン１１の１つに現れるＨＩＮＬＤ１
指令は、トランジスタＴｅと直列に接続されるトランジ
スタＴｈを制御する。接続点Ｔｆから直接Ｂ母線への出
力は、ラインＴＢと、水平ライン１１に現れる指令Ｈ１
丁ＳＢ　（ＢへのＴ）によって＆［ｌされるトランジス
タ７ｉとによる。左送りのために、接続点Ｔｆはトラン
ジスタＴｊによって次の高位ビットでラインＴＬＢを介
して左にＢｆｆｌ線に接続される。右送りのために、接
続点ＴｆはトランジスタＴｋによって次の低位ビットで
ラインＴＲＢを介して右にＢ母線に接続される。トラン
ジスタＴｊＪ５よびＴｋは、水平ライン１１の２本に現
れる指令ＨＩＴＳＬＢおよび）−１１ＴｓＲＢによって
１１１１１１ｍされる。■レジスタはラインＢＴと、イ
ンバータＴｎと共に０３でクロックされるトランジスタ
１”ｍと、ゲートにＨＩＴＦＢが現れるトランジスタＴ
ｏとによって８母線からロードされる。この入力はクロ
ック・サイクルの３／４だけ遅延される。インバータ出
力におけるトランジスタＴｐは、■レジスタをロードす
るために出力が入力接続点Ｔｑに接続されている。イン
バータ出力におけるトランジスタＴｒおよびゲートにＨ
Ｉ　Ｔ　Ｆ　Ｂが現れるトランジスタＴＳは、遅延後に
８母線に現れるＢ母線情報を交換する通路として接続点
Ｔｆに進む。すなわち、ＨｌＴＴＢを伴うＨｌ　ＴＦＢ
は、Ｔレジスタをロードし次にそれを次のサイクルで８
母線に読み出すよりも速い通路である。ＡＬｔＪｌｏか
らのｒＦＪ出力はトランジスタＴｔを通して入力Ｔｑに
、またトランジスタＴｕのゲートに接続される。

トランジスタＴｕはトランジスタＴＶと直列に接続され
、ＴｕおよびＴＶはいずれも）ＩＩＴＦＦによって制御
される。トランジスタＴＶの出力はＦ母線から８母線へ
の出力として接続点Ｔｆに進むが、それはストレート、
左送り、または右送りのいずれでもよい。■レジスタの
この配列は除算において大いに有利である。

ＭＱシフトレジスタ ＭＱレジスタは１６ビツトから成り、その１つが第５ｒ
図に示されている。このレジスタは制御ライン１１によ
って左右に送られ、したがってＣＲＵ操作などにおいて
乗除算命令に使用される。

また、レジスタは汎用作業レジスタとしても使用される
。この目的で入力接続点ＭＱａは制御ｌｌ指令Ｈ４ＭＱ
ＦＥによってＥ母線からトランジスタＭＱｂおよびライ
ンＥＭＱを介してロードされたり、制御指令ト１１ＭＱ
ＦＤＩによってＤＩ母線からトランジスタＭＱｃおよび
ラインＤＩＭＱを介してロードされる。Ｑ３に現れる帰
還はトランジスタＭＱｄによって供給され、第１段の出
力はトランジスタＭＱｅによってＨ２の間に第２の入力
に接続される。左送り機能はレジスタの次の低位ビット
において入力接続点ＭＱａを接続点ＭＱＱに接続するト
ランジスタＭＱｆによって供給されるが、これが生じる
のは指令ＨＤ４ＭＱＳＬがライン１１の１つに現れると
きである。この制御指令に冠せられるＨＤ４は、次の状
態時間に、またはこのマイクロコードが！、ｌＪＩＩＩ
ＲＯＭ１５に作られるときから１クロツク・サイクル遅
延されたとぎに、Ｈ４に生じることを表す。右送り機能
は、制御指令ＨＤ４ＭＱＳＲがライン１１に生じてトラ
ンジスタＭＱｈをターン・オンし、接続部ＭＱａをレジ
スタの次の高位ビットの入力接続点ＭＱＨに接続すると
きに作られる。ＣＲｔＪのＩ１０操作では、ＭＱレジス
タにある１６ビツトの最初と最後のビットはＤＩ母線ま
たは母線４に結合する他の母線を介して入力および出力
として用いられる。

ＭＱレジスタの内容は、インバータＭＱｉと、入力接続
点ＭＱａ（二度反転）を出力接続点ＭＱｋに接続するイ
ンバータ・トランジスタＭＱｊとから成る回路によって
Ｅ、ＰまたはＢｆｆｌ線に加えられる。出力接続点ＭＱ
ｋは、ＩＩＩＭＱＴＢ。

ＨＩ　Ｍ　Ｑ　Ｔ　ＰまたはＨＤ１ＭＱＴＥ指令が生じ
るときトランジスタＭＱｍによってＢ、ＰおよびＥ母線
に接続される。第１インバータＭＱｏの出力ＭＱｎは、
ＭＱｂが活性化されるとき、８４ＭＱＦＥでトランジス
タＭＱｑによって第２段の入力に接続される。

状態レジスタ １６ビツトの状態のレジスタＳＴの１つのビットが第５
ｇ図に示されている。この段は、トランジスタＳＴｃに
よって０４に現れる帰還を持つ１対のインバータＳＴａ
とＳＴｂとから成る。入力接続点ＳＴｄは、指令Ｈ８Ｔ
ＦＥが生じるとき、ＥｌｎｌｉｌからトランジスタＳＴ
Ｏを通ってロードされる。いくつかの他の入力トランジ
スタＳＴｆは、制御ＲＯＭ１５などからの他の制御指令
１１のような、他の出所から入力接続点をセットしたり
ロードすることができる。状態レジスタの出力は、ライ
ン１１に現れる指令ＨＤ１ＳＴＴＥのｆ、ＩＪ御下で、
Ｅ母線に進む転送トランジスタＳＴｉと共に反転トラン
ジスタＳＴｈによって中間接続点ＳＴｇで受は取られる
。

ＣＲＯＭ１５からの制御指令１１の中には１２個の状態
制御信号Ｃ８１〜Ｃ８１２および２組の状態信号ＳＳＯ
と８８２がある。これらはいろいろなトランジスタＳＴ
ｆを制御して、第２Ｃ図の命令の組および第８表の状態
ビット定義により状態ビットをセットしたり条件付きで
セットする。

命令レジスタ 命令レジスタＩＲは１６ビツト・レジスタであり、その
１つのビットが第５Ｑ図に示されており、トランジスタ
ＴＲｃによりＨ２に現れる帰還を持つ２つのインバータ
段ＩＲａとＩＲｂが含まれている。命令レジスタは、Ｈ
４１ＲＬＤ指令により入力接続点ＩＲｄにおけるＤＩ母
線からトランジスタＩＲｃを経てロードされる。また、
命令レジスタは、指令１−１１１ＲｃＬＲにより人力接
続点ＩＲｄをＶｃｃに接続するトランジスタＩＲｆによ
ってクリアされる。命令レジスタＩＲからの真および補
数（コンブリメント）出力は接続点ＩＲＱならびにＩＲ
ｈで受は取られ、これらの出力はＩＲＯ〜ｌＲ１５（お
よびＩＲＯ〜１Ｒ１５）としてグループ検出回路２０に
進み、もちろん入口点アドレスなどを作るのに用いられ
る。次に、作業スペースにあるレジスタのアドレスを定
めるビットは、ＩＲに達する前に指令１１の制御の下で
、出所および行先アドレス発生のためにＡＬＵの六入力
に直接供給される。

ＩＲ高出力よびＳＴ比出力あるものは、第２Ｃ図の命令
の組によって定められるジｉアンプ命令または条件もし
くはその両方のどれでもを検出するために、ジャンプ検
出回路２６（第３図）に使用される。ジャンプ検出回路
によって受信されるビットは、ＳＴＯ〜ＳＴ３、ＳＴ５
、Ｓ　Ｔ　Ｏ−Ｓ　１−４、ＴＲ４〜ＩＲ７、およびＩ
　Ｒ４〜ＩＲ７などである。

グループ検出回路２０は、全部で１５個のＩＲビットお
よび補数を受けて、第２Ｃ図に定められるとおり命令語
が１１グループＧＯ〜Ｇ１０のどれに入るかを決定する
。これは進む「１」の位置に基づく。次に、第２Ｃ図で
同じく定められる４ビツト（またはある場合には３ビツ
トから２ピツト）のフィールドは、ＰＬＡにおいて入口
点アドレスを作るのに使用される。

以下、本発明の論理アレイを、それの適用された圧縮制
御ＲＯＭと共に説明する。

圧縮制御２ＩＩＲＯＭ プロセッサの作動を定めるライン１１に現れる制６１１
信号は、第６図に見られるとおり制御ｆｌｌＲＯＭにお
いて作られる。このプロセッサの１つのｆｆ１ｉ２な特
徴により、制御ｌＲＯＭは先行技術の制御デコーダより
もはるかに少ないチップ上のスペースを用いるように圧
縮される。制ｔ［ｌＲＯＭ１５は８本の入力アドレス・
ライン１６に加えられる各個のアドレス用のライン１１
に現れる１組のマイクロ制御信号を発生させる。入力は
うイン１６ａの４ビツトＸアドレスと、ライン１６ｂの
４ビツトＹアドレスとに分けられる。２５６個の可能な
各アドレス入力については、出力の独特な組合せが作ら
れるが、代表的実施例では命令の組が実行される状態は
２５６通り未満であるので、要求される組合せ数は２５
６未満である。例えば、第り表の命令の組を実行するプ
ロセッサでは、２３９個のアドレス１なわちマイクロコ
ード状態ヲ用イア　１４２個（ＤｌｌＪｔＩｌＩ号１１
　（ライン１７ＪＴＪの８個のマイクロジャンプ・アド
レスを含む）を選択的に活性化させる。第６図は例とし
て８個の制御ライン１１のみを示すが、これらはＭＡＦ
Ｄ　Ｌ　ＭＡＴＢＳＰＣＩＮＣ，ＰＣＴＢ。

ＷＰＴＢＳＡＬＴＰ、ＣＩ　ＦＣＯおよびＤＩＴＡ信号
である。他も命令の組により同様にコード化される。

制御２ＤＲＯＭ１５はＸｍ択ＲＩＤ）１５ＸとＹＷ択部
分１５Ｙとに分けられている。Ｘ選択部分は説明すると
おり、圧縮度により、１６個の行ライン（以下Ｘライン
）１５ａと可変数の列ライン（以下Ｙライン）１５ｂと
を含む。ライン１６ａのＸアドレスは、標準デコーダ１
５Ｃを用いてライン１５ａの１５１！Ｉの中の１個を選
択する。

Ｘライン１５ａおよびＹライン１５ｂの交点に円１５ｄ
が現れるところで、Ｙライン１５ｂをソース・ドレイン
通路により接地に接続するトランジスタが構成される。

Ｘライン１５ａはトランジスタのゲートを構成する多重
ラインである。Ｙライン１５ｂのすべては結合（ｐｏｐ
ｕｌａｔｅ）される。

すなわち、すべては円すなわちトランジスタ１５ｄを持
つことに注目されたい。これは、ＲＯＭの大部分が結合
されない（または反対極性のＲＯＭが使用されると、は
とんど全部が結合される）先行技術のマイクロプロセッ
サにおける！ＩＩ　ｔｉｔ　ＲＯＭと対照的である。第
６図の制御ＲＯＭ１５は、トランジスタ１５ｄを含まな
いＹライン１５ｂのすべてを除去することによって圧縮
される。

第６図の制御ＲＯＭのＹ選択部分１５Ｙには１６個のラ
イン１５ｅが含まれ、その中の１個だけがデコーダ１５
ｆによって選択される。ライン１５ｂと直列に接続され
ているトランジスタ１５（Ｊは、４個のライン１６ｂの
２進コードによって定められる各グループにおける１６
個の可能なＹライン１５ｂの１つだけを選択させ（それ
によってライン１５ａはハイである）、各グループにあ
る他のすべてのＹライン１５ｂはトランジスタ１５Ｑを
介して制御ライン１１がら隔離される。

第６図のＹ選択の代わりに、第６ａ図に見られるような
Ｙｍ択を使用することができる。この場合は８個のライ
ン１５ｅが使用され、唯一のＹライン１５ｂはライン１
６ｂからの４個のＹアドレス・ビットおよびそれらの４
個の補数に応動する１６個の中の１１１ＸＮｒ選択する
デコーダによって選択される。トランジスタ１５ｈは円
が示されている各場所で、Ｙライン１５ｂと並列に接続
されている。第６図のＹ選択はライン１５ｅを多く使用
するが、第６ａ図のトランジスタ１５ｈよりも少ないト
ランジスタ１５Ｑを使用する。いずれの場合でも、Ｙ選
択１５Ｙの機能はＹアドレス１６ｂによって定められる
ように、各グループにあるいくつかのＹライン１５ｂの
中の１つだけをｆｌｌｔＩＩすることである。第６ａ図
の実施例は第６図の場合に比べて、Ｘ選択１５Ｘ用に反
対の論理を使用する。１つの論理の形が第６ａ図に使用
されているが、その場合非選択ラインには円すなわちト
ランジスタ１５ｄがあるので、ライン１５ｂから制御ラ
イン１１に至る出力にはクロックおよび反転バッファ１
５ｉと共に各グループ用の反転のノア・ゲートが含まれ
ている。第６図において、すべてのライン１５ｂは唯一
のインバータ１５ｉと共に各グループのライン１１に対
する出力においてハードワイヤのアンドとして一緒に接
続されている。

第６図の圧縮ＲＯＭは、ライン１５ｂが駆動する制御ラ
イン１１が一般にハイになると思われるとき、ライン１
５ｂがローになる点で、誤り論理を使用する。各ライン
１５ｂには予め充電された１〜ランジスタ１５ｐが接続
されているので、各Ｑ４クロックでライン１５ｂはＶｃ
ｃまで予め充電される。インバータ１５ｉは、その対応
するＹライン１５ｂがＯであるとき、ライン１１に１を
作る。各状態時間の０１で、ライン１５ａおよび１５ｅ
は有効となり、各グループにある１つのライン１５ｂを
条件付きで放電しかつ他のすべてをＶｃｃすなわち１に
保つ。選択された反転ラインは、各グループについてラ
イン１１に現れる正の制御ラインとなる。説明される加
譚用のＡＬｔＪ制御のようなある場合には、出力は再び
反転されてＲＯＭ圧縮を容易にする。

第６ｂ図において、第６図のグループの２つが圧縮特徴
を持たずに示されており、これら２つのグループはＭＡ
ＦＤＩおよびＭＡＴＢ指令を作るライン１５ｂである。

各グループは潜在的に、１６個のライン１５ｂと６４個
のトランジスタ１５ｆとを含む。トランジスタ１５ｄが
存在しない各グループ（点線で図示）にある使用ξれな
いライン１５ｂを除き、またこれらのライン用の１ｍ択
トランジスタ１５ｄを除くことによって、スペースと複
雑さを大きく減少することができる。

ＭＡＦＤＩグループでは、４個のライン１５ｂだけが必
要であり、１２個のＹラインと４８個のトランジスタ１
５ｆを節約する。ＭＡＴＢグループは９錫だけのＹライ
ンを必要とし、５個のライン１５ｂと２０個のトランジ
スタ１５ｆを節約する。

第６図の残りの各６グループは次のとおり１６個未満の
ライン１５ｂを要求する：ＰＣＩＮＧグループは９個の
ライン１５ｂを持ち、ＰＣＴＢは６個、ＷＰＴＢは９個
、ＡＬＴＢは１２個、ＣＩＦＧＯは１個、モしてＤＩＴ
Ａは１５個をそれぞれ持つ。第６因のために一例として
選択されたこれら８個のｔＩＩ１１１１ラインでは、１
２８個の可能なＹライン１５ｂの中の６３個、および５
１２個の可能なトランジスタ１５ｆの中の２５２個、す
なわち全体の４９％が節約される。考えられる別の方法
として、完全供給のＲＯＭが使用された場合は、Ｘ選択
部分１５Ｘは１６ｘ１６ｘ８−２゜０４８個の可能なト
ランジスタを含む。第６図の圧縮ＲＯＭは１６ｘ　（４
＋９＋９＋６＋９＋１２＋１＋１５）すなわち１６ｘ６
５＝１．０４０個の可能なトランジスタすなわち交点を
含む。この場合もまた、節約は４９％である。

１つの実施例で使用される命令の組については１４２崎
のライン１１が必要とされるので、完全供給のｆｌ、Ｉ
Ｉ　６１１　ＲＯＭは１４２ｘ１６ｘ１６−３６゜２５
２ビツトを含む。圧縮によって、これは１０゜０００個
未満まで減少され、節約は７２％になる。

マイクロプロセッサ用の１Ｉｌｌ　ｌ　ＲＯＭでは、可
能なＲＯＭビット位置の大部分はトランジスタを含まな
いようにコード化される。与えられた制御出力１１に関
する最も共通の作用はオフ（論理のＯ）となることであ
る。１４２個の主制御信号１１を持つ代表的な１６ビツ
ト・マイクロプロセッサでは、任意の与えられた状態で
働くのは通常３０個未ｉ（ときにはわずか数個）である
。これには多くのわけがある。例えば、数個のレジスタ
（Ｍ△、ＰＣｌＷＰ、ＴまたはＭＱ）がＡＬＵの１つの
入力（８）に進む間、一度に１つだけが単一人力に進む
ことができ、したがって他の可能な通路用の制御信号は
働かない。また、わずか二、三の状態に多数の特殊制御
信号が使用される。このことは、二次デコーダを使用す
ることによってマイクロプロセッサ用の先行技術のｉ、
ＩＩ　ｌ２Ｉｌデコーダに用いられた。ある制御信号は
、−次υＩｔｌｌ］を作るためにより小さなＲＯ〜１す
なわちランダム論理でデコードされた二次ｔｌ　ｍとし
て主制御ｌＲＯＭから来た。普通、−次信号は与えられ
た状態で数個の中の１ｆＡだけが必要とされる場合には
コード化された。このような方式では制御ＲＯＭはその
外部にランダム論理をふやず費用の点で節約されるが、
これがマイクロプログラミングを一段と困難にするのは
、マイクロコードが最後の制御信号から除かれた１つの
レベルであるとともに、デコード状態に進む時間が要求
されてからデバイスを遅延させるからである。

第６図の圧縮ｔ１１制御ＲＯＭは基本的に、コード化さ
れない制御出力１１を使用する。ある制御出力にはその
通路内に論理回路を含むが、これは先行技術の装置に比
べて極めて小である。制御信号の大部分は標準のクロッ
クされたゲートでト１１．０１などによってクロックさ
れるので、信号は選択された時間中のみ妥当である。

制御ｌＲＯＭの深さは圧縮能力を増すように選択される
。！、ＩＩ　６ｍ＋信号の分布が全体にランダムに生じ
るものとすれば、列を除去し得る機会はく超幾何確率の
誘導により）はぼ下記の式で示される。

ただし＃Ｓ−状態数、＃Ｐ−制御ｌ信号の発生数、およ
び＃Ｂ／Ｃ−列当りの可能なビット数、すなわち第６図
のライン１５ａの数。例えば、１ｉ１１ｙＡＲＯＭＧ＝
２５６６（７）状ｌがあり、ｔ１１９１１１．！３カ１
０回生じ、そして６４個のＸライン、すなわち６４個の
ビット深さを持つ列があるとすれば、列を除去する確率
は５％である。明らかに、圧縮法はこの減少の機会では
実用にならない。これこそ、このＲＯＭ圧縮がいままで
考慮されなかった主な理由である。しかし、列すなわち
Ｘラインを除去する機会を増すいくつかの方法が使用さ
れる。

圧縮の公惇を増す１つの方法は、数Ｂ／Ｃすなわち列当
たりのビット数を減らすことによって上記の確率の式を
直接攻撃することである。前項の例において、列当たり
のビット数（Ｘラインの数）が６４個から１６個まで減
少されると、減少の確率は５％から５２％になる。この
変更が従来実施されなかったのは、集積回路のＲＯＭが
比較的方形に作らｈ（ＸラインとＸラインが同数）で、
ＲＯＭ用に組み合わされる０１１回路の面積を減少する
傾向であるからである。カラム当たりのビット数（Ｘラ
インの数）を減らすことによって、ＲＯＭ内のビット数
を同じにすると、列（Ｘライン）の数はそれに対応して
増加される。しかし、第６図による圧縮ＲＯＭ法は、列
の数したがってビット数を減らすことによって増加を相
殺する。

列を除去できるように、さらに多くの列が作られる（列
当りのビットを減らすことによって）。結合されない（
ｕｎｐｏｐｕ　ｆａｔｅｄ　）列を除去する場合でも、
列当たりのビット数を減らすことによって作られるカラ
ム数は完全には吸収されないので、制ｔｉｌｌ　ＲＯＭ
　ｉ、ｔ　ＲＯＭ出力ライン（一段と長いライン１５ａ
）の方向に広くなる傾向があるが、列のライン１５ｂの
長さは短くなる。列のライン１５ｂの数の増加はＹ選択
トランジスタ１５ｆの数を増加させ、ある点ではこの増
加は列当たりのビット数減少によるＲＯＭアレイ１５Ｘ
の減少によって相殺されない。したがって、取定のレジ
スタおよびＡＬＬＪ構造ならびに命令の組を持つ与えら
れたＣＰＵでは、列の長さすなわちＸライン数による減
少が最適であるピーク点が存在する。

別の形の圧縮は状態のアドレスを変更することによって
達成される。上記の確率式は信号のランダムな発生を想
定している。ＸおよびＹアドレスを（主として分析によ
って）四方に動かすことによって、さらに多くの「ブラ
ンク」の列が作られ、したがって除去される。まず、こ
の目的で注目すべきことは、列の減少が同じＹ選択（同
じＹアドレス）を持つビット１５ｄに基づいて行われる
ことである。同じＹ選択を持つような状態は、同じ区分
にあると言われる。第６図に示される例では、１６個の
可能なＸアドレス０−Ｆ（１６進）は０のＹアドレスを
持ち（あるものは使用されない）、したがって同じ区分
内にあり、すなわち区分当たり１６の状態がある。状態
アドレスを配列替えすることによって、すべて０を持つ
ビットの列１５ｂ（すなわち除去し得る列）の数が増加
される。

例えば、ＤＩＴＡを無視すると、「８」のＹアドレスは
第６図に示される例において二度だけ使用され、その都
度それはＸアレイ１５Ｘにある列のラインにわずか２個
のトランジスタを含むので、これは考慮に値する。Ｙア
ドレスを「８」の代わりに「５」に変えることによって
、「５」はこれらの出力グループで既に実行されており
、またトランジスタを「５」の列に移ずと、もう２個の
ラインおよび４個のＹ選択トランジスタが除去される。

もちろん、この例が現実には不可能であるのは、Ｙ−５
列のＸ位置がＤＩＴＡと共に第６図に見られないある他
のｉ、ＩＪ　’ＩＪライン・グループで既に占められて
いるからである。

状態アドレスを変えると若干の実際的問題があり、これ
らの問題の最大はマイクロルーチンの開始アドレスを発
生させることである。開始アドレスすなわち入口点が論
理アレイすなわちＲＯＭによるよりもむしろランダム論
理に作られるとき、開始アドレスをランダム論理によっ
て具合よく固定させ、次にこれらの固定アドレスのまわ
りで圧縮させるのが最良であることが判明した。

状態アドレス（ライン１６に現れる８ビツト・アドレス
）の変更がマイクロ・コードに閑ループ効果を持つのは
、マイクロ語出力１１のジャンプ・フィールド１７が変
更されたアドレスまで飛び越すように変化するからであ
る。ジャンプ・フィールド１７を作る列はアドレスを変
えることによって減少されるが、それを最適にするのは
むづかしい問題である。Ｙアドレスが変更される場合に
特にこのことが言えるのは、これが他の減少に影響する
からである。すなわち、ジャンプ・フィールド１７を減
少する試みにおいて、Ｘアドレスのみを変更するのが最
良であり、こうすると他の減少に影響を及ぼさない。

ｔｉｌｌｌＲＯＭを圧縮するもう１つの方法は、１ｉｌ
Ｊ御信号の極性を変えることである。ｔｉｌｌ　ａｌｌ
信号の省略時の条件を正しく選択することによって、有
効な制ｔＥＲＯＭの列の減少が達成される。省略時の条
件によって、トランジスタ１５ｄがコード化されない（
すなわち存在しない）ときライン１１に現れる信号の条
件が大きな意味を持つ。これまで説明されたような第６
図の例では、トランジスタ１５ｄが存在しない場合に省
略時の条件はライン１１（論理の０を出力する）に現れ
る不活性出力であると想定された。しかし、これはあら
ゆる場合について必ずしも最良の省略ではない。ライン
１１に現れる指令が不活性よりも一段と活性の状態であ
れば、バッファ１５Ｂにインバータを追加して制ｔｌｌ
ＲＯＭ１５Ｘに逆をコード化するのが有利となることが
ある。

最適の省略を選択して有利に働かせる方法の最も良い例
は、ＡＬＵｌｏのための＄１１６１１信号１１によって
与えられる。ＡＬＬｌｌｏのためのυ１１Ｄ（ｆｆｉ号
１１は８個であり、これらはＡＬＵＩ、ＡＬＵ２、ＡＬ
Ｕ３、ＡＬＵ４．５ＴＰＧ　（ストップ発生、キャリ発
生防止）、論理では１、演ｎではＯのＨ３論理、ＣＩＦ
ＣＯｌおよび第１ビツトにのみ影響するＣＩＮである。

在来方式でコード化された場合、第５ｄ図のＡＬＵ回路
は０１１０でＡＬＬ１１〜ＡＬｔＪ４．０で５ＴＰＧ、
０でト１３論理、０でＣＩ　ＦＧＯｌおよびＯでＣＩＮ
となるＡＤＤ！１能を作る。これは代表的な命令の組で
最も共通に使用される条件であり、したがって、ＡＬＵ
１〜Ａ　Ｌ　Ｕ　４　ｉ、ｌＪ御倍信号ある２個の１が
除去されるならば、制御ＲＯＭを圧縮する可能性は増大
される。

こうして、インバータ１０ｉはＡＬＵ２およびＡＬＵ３
信号用のライン１１と直列に加えられる（１５ｄｌ１４
）、こうして、ＡＤＤはトランジスタがＲＯＭ１５Ｘに
ないときコード化される省略時の条件であり、最大の圧
縮を与える。この場合、通路Ａ用の００１１または通路
Ｂ用の０１０１として（非反転）Ｈ３論理−１でコード
化されるＰＡＳＳのＡＬＬＪ機能を使用せず、ＡＤＤ＋
ＯとしてＡＬＵにおける六入力またはＢ入力のいずれか
のＰＡＳＳをコード化することが望ましくなる。

トランジスタ（すべてＯ出力）はｉ、ＩＩ御ＲＯＭ１５
に不要であるから、ＡＬＩＪ操作をコード化する際にＰ
ＡＳＳの代わりにＡＤＤ十〇を用いることによって、ず
っと多（の圧縮が可能になる。１つの実施例では、ＡＬ
ＬＩ２およびＡＬＵ３の反転は可能な６４回の中かられ
ずか２４回だけＡＬＵＩ〜ＡＬＵ４１１１１１カラム１
５ｂを使用することになり、すｂわち列はトランジスタ
１５ｄを持ち、したがつて特定な命令の組で２４の場合
にあって、４０の場合にはない。

ここに説明されたような制御ＲＯＭ圧縮を使用すると、
制ｔｌ！ＲＯＭは利用スペースの点で極めて安価となる
ので、マイクロプロセッサ・デツプに用いられる全設計
方法は大幅に変更される。例えば、１つの特定な命令が
実行の１つの状態で特殊な制御信号１１を必要とするも
のと想定する。いままでは、これは、使用の時点を示す
汎用制御ＲＯＭ出力信号と組み合わされる命令デコード
信号を必要とする。圧縮された制ｔ［ｌＲＯＭの特徴に
よると、唯一の列１５ｂが加えられ、また列は短いので
これは一段と簡潔になり、したがってランダム論理が使
用されるとコスト低下につながる。

したがって、一様な特殊用信号はコストを最小にする圧
縮特徴によって、ランダム論理ではなく制ｔｌｌＲＯＭ
で最も良く作られる。制ｔｌｌＲＯＭに対するほとんど
すべての１ｌｌｔｌＧ信号を追放するこの能力は、マイ
クロプロセッサ１の設計を簡潔化すると同時に微小チッ
プ面積を与える（チップのコスト引下げにつながる）。

圧縮ＲＯＭを使用する追加利点の１つは、ｉ＋ｌＪ御信
号１１がいったん作られてチップ上のある場所から他の
場所へ導線で送られるのではなく、第４図のチップの２
つの異なる区域内にあることを要求される場合、ライン
１５ｂを重複させることができるような小さなスペース
を用いて組み合わされるカラム・ライン１５ｂによって
ｔＩＩＪｔＸｌ信号１１が作られることである。すなわ
ち、制御信号がビット０およびビット１５にのみ要求さ
れる場合、ストリップを始終横切るライン１１の代わり
に、カラム１５ｂによって両側にそれを作ることが一段
とスペース上有効である。すなわち、制御信号１１がス
トリップの下部における命令レジスタＩＲの区域で要求
されかつまたストリップの上部におけるスワップ母線Ｓ
の区域で要求される場合、ｔ１１制御信号は１つの区域
から他の区域へ金属ラインまたは多重ラインを通るので
はなく、両方の場所で制御ＲＯＭ１５に作られる。

再び、この発明の基礎となっている装置の説明に戻る。

レジスタからレジスタへの　　操 任意なプロセッサにおける最も共通な命令の１つは「加
算」である。ここに説明されるプロセッサでは、加算命
令は作業スペースアドレス指定を用いる。２個のオペラ
ンドは主記憶装置２のレジスタから母＄１１４を介して
得られ、結果は記憶装置２のレジスタに記憶される。直
接、間接、自動増分、指標付、即時または相対などを含
むいろいろなアドレス指定モードが使用される。本例は
作業スペース内にある１個のオペランドを直接アドレス
指定するレジスタと、作業スペース内にあるアドレスを
持つレジスタ内の他のオペランドを間接アドレス指定す
るレジスタとを使用する。結果はオペランドについて直
接呼び出される同一レジスタ内に記憶される。この命令
はプログラミングの目的でｒＡＤＤ”　Ｒ，ＲＪと呼ば
れる。

本例の加算命令の実行は、７つの「状態」時間すなわち
クロック・サイクルの部分を使用する。

マイクロプロセッサ１に用いられるクロックのりイミン
グ順序は第２ｄ図に示されており、４個の重複する半サ
イクル・クロックＨ１、Ｈ２、Ｈ３および１−１４を含
む。もちろｌυ、クロックＨ４は問題の状態時間の後の
状態時間の部分を占める。また、状態時間は４個の１／
４サイクル・クロックＱ１、Ｑ２、Ｑ３およびＱ４を含
む。Ｎチャンネル技術を用いてデバイスが作られるので
、クロックは正方向である。標準として、状態時間は２
０Ｑｎｓであり、すなわち繰返し率は５ＭＨｚである。

チップすなわち水晶のクロック人力Ｏの周波数は状態周
波数の４ｆＳすなわち約２０　Ｍ　Ｈｚである。

記憶装置２はマイクロプロセッサ１の状態時間内に呼び
出されるので、与えられた状態時間の０２の間にアドレ
スが母線４に送り出されると、アドレス指定された場所
の内容は同じ状態時間の０４またはＨ４の間にマイクロ
プロセッサ・チップ１の入力用ｆｆ１ｌｉ！４に現われ
る。本例の加緯命令は５つの記憶呼出し操作、すなわち
命令を取り出す１つの操作、「出所」オペランドのアド
レスを取り出す１つの操作、「出所」および「行先」オ
ペランド用の２つの操作、ならびに「行先」場所で記憶
装置２に結果を記憶する１つの操作を要求する。

本例の加算操作用の命令は、前の命令が実行を終える前
に取り出される。この事前取出し機能は操作速度の面で
大きな利点をもたらす。事前取出しく　Ｐｒｅ−ｆｅｔ
ｃｈ　）機能および操作の重複を説明するために、前の
操作も加算操作であったし、本例の命令に続く次の命令
も加算操作であると想定する。本例の加算操作によって
一部占められる７つの状態時間の中の、最初の２つは航
の命令によって占められ、最後の２つは次の命令実行で
占められる。すなわら中央の３つだけがこの加ｎ操作に
よって専ら使用される。

いま第７図で、ＡＤＤ”　Ｒ，Ｒ命令を実行するための
タイミング表が示されている。検討すべき７つの状態時
間は８１〜Ｓ７で表わされる。簡単に述べれば、８１（
前の加算命令と重複）の際に問題の命令語は、ＰＣレジ
スタ内にあるアドレスを母線４に送り出して記憶装置２
（作業スペースに用いられるＲＡＭ８１１分ではなくプ
ログラムを含むＲＯＭ部分）の中の場所を呼び出すこと
によって事眞に取り出され、次にこの場所の内容は母線
４に戻って受信されかつ命令レジスタＩＲにロードされ
る。Ｓ２の間、前の操作の結果は記憶アドレス・レジス
タＭＡにある記憶装置２の場所に書き込まれ、ＭＡレジ
スタの内容は館の加ｎ操作の結果を伴って母線４に送り
出される。やがて、Ｓ２の間に、ＭＰレジスタの内容は
Ｓｌの間に事前取出しされた命令語から得られる数まで
ＡＬＵｌｏで加算される。この数は出所レジスタ数の２
倍、すなわち２Ｓである。そこで、出所レジスタのアド
レスはＳ２の間に計算されて、ＭＡレジスタに記憶され
、次に８３の間にこのアドレスは母Ｉａ４に送り出され
て、作業スペースの選択されたレジスタに含まれる出所
アドレスを呼び出し、この出所アドレスは記憶装置２か
ら読み出されてマイクロプロセッサ１のＭＡおよびにレ
ジスタに記憶されるように母３１１４に戻る。状態時間
Ｓ４の間、出所オペランドのアドレスはにレジスタから
ｆｆｉ＊４に送り出され、記憶装置２にあるこのアドレ
スの内容は、母線４を介してにレジスタに返送される。

またＳ４の間、先行（ｄｅｓｔｉｎａｔｉｏｎ　）アド
レスは命令語のｒＤＪフィールドの２倍にＷＰレジスタ
の内容を加えてその結果をＭＡレジスタに記憶すること
によって、ＡＬＵｌｏで計算される。次に８５の間、こ
の計算されたＤアドレス（作業スペース内にあり、した
がって「直接」）はＭＡレジスタから母ＩＩ４に送り出
される一方、Ｋレジスタ内のオペランドはレジスタに移
される。そのとき、記憶装Ｍ２にあるアドレス指定され
たレジスタの内容はなおもＳ５の間に、母１１４を介し
てチップ１のにレジスタに記憶されるように返送される
。すると加算操作を実行する用意が整い、Ｓオペランド
はＴレジスタ内に、Ｄオペランドはにレジスタ内にある
。すなわち、状Ｑ！８６の間に、加等操作はＫおよびＴ
の内容を加算しかつＤレジスタ内にその結果を入れるこ
とによって実行される。

しかし、そのうちＳ６の際に次の操作の命令は、プログ
ラム・カウンタＰＣ内にあるアドレス（増弁済）を母線
４に送り出すとともにチップ１の命令レジスタＩＲにお
いて８７の間にロードされるように母線４を介して記憶
装′？ｔ２にあるこのアドレスの内容を再び受けること
によって、事前に取り出される。また、状態時間Ｓ７の
間に、本例の加算操作の結果は、まずＭＡレジスタ内の
アドレス（Ｓ４の間に計算されたＤすなわち行先アドレ
ス）を、次にＤレジスタの内容を母線４に送り出すこと
によって記憶装置２に書ぎ込まれ、ＡＤＤ”　Ｒ，Ｒ命
令の実行を完成させる。次に８７の間、次の命令の出所
アドレスはＳ６で呼び出された命令間のＳフィールドの
２倍に作業スペース・ポインタＷＰの内容を加算するＡ
ＬＵ　１０で計算されるが、そのような別の加算操作は
既にその実行シーケンスに入る２つの状態時間である。

したがって、第７図の状ｆｆ５６とＳ７は状８８１とＳ
２に相当する。

ｒＡＤＤ　　Ｒ”　、ＲＪ用の命令語は第７ａ図に示さ
れている。これは第７図の状態時間Ｓ１の際に読まれる
１６ビツト語であり、すなわち本例ではＰＣレジスタに
よってアドレス指定された場所の内容である。最初の３
ビツト・フィールド０１０は「加算」フィールドと言わ
れる。ｒＢＪフィールド、すなわちビット３は、これが
バイト操作であるか詰操作であるかを定める。本例では
それは語操作である。Ｂ−１ならび、オペランドはバイ
トでありオペランド・アドレスはバイト・アドレスであ
る。Ｂ−０であると、オペランドはコである。ＴＤおよ
びＴＳフィールド、すなわちビット４．５ならびにビッ
ト”＋ｏ、ｉｉは当該オペランドのアドレス指定モード
を決定する。本例では、ＴＳはＯＯであるので、Ｓフィ
ールド（ビット１２〜１５）は出所オペランドを持つレ
ジスタ番号を作業スペース内に含む。ＴＤは間接作業ス
ペース・レジスタのアドレス指定モードを表す０１であ
るので、Ｄフィールド（ビット６〜９）は行先オペラン
ドのアドレスを内に持つレジスタ番号を作業スペース内
に含む。

ＡＤＤ”　Ｒ，Ｒ命令の実行例をもつと詳しく考えると
、第７図はいろいろなレジスタおよ−び母線の内容を時
間の関数として示すとともに、他の特徴をも示すことが
認められると思う。各レジスタおよび母線の操作は、こ
れらの操作を作るライン１１に作られるυＪｔｌｌ信号
と共に、各マイクロコードの状態時間のあいだ調査され
る。

第７図の状遁事間Ｓ１において、ＨＩＰＣＴＤ（第５Ｃ
図参照）用の制御ライン１１はＨｌの間ハイであり、ト
ランジスタＰＣｉをターン・オンしてＰＣレジスタの内
容をＰ母線に置く。次にＤＥＮ指令はＨｌでハイになる
ので、Ｐ母線は出力バッファ１２にロードされ、したが
って母ａ４にロードされる。プログラム・カウンタＰＣ
はライン１１のＨ３ＰＣＩＮＧ指令によって時間トＩ３
のあいだに増分され、第５Ｃ図のトランジスタＰＣＪお
よびＰＣｍをターン・オンし、その結果Ｓ６で模で、次
の命令が順に呼び出される。ライン５の１つにＨ３でＤ
ＥＮ指令を作るｖＪｍライン１１にＨ２でＤＥＮ信号が
生じ、記憶装置２に０４で始まる母ａ４にデータを置か
せる。ここで取り出される命令語はＱ４で始まる母線４
で妥当であり、かつブランクされるときを除きＨ３ごと
に作られる制御信号８３　　ＫＦＳＳによってラインＳ
Ｋを介してにレジスタにＯ−ドされる。この制御信号は
第５ｂ図の１６個のトランジスタＫｉをターン・オンす
る。この状態時間Ｓ１の間、前の命令のための加算操作
はＳ６について説明されるのと同じように生じ、この結
果をＥ母線に向ける。

ライン１１の１つに現れる制御信号 ＳＡＭＰＩによって、割込みライン８は、割込みが存在
する場合に文脈スイッチが生じるようにサンプルされる
。

いよ第７図の状態時間Ｓ２から、Ｋレジスタにある命令
は０１ＫＴＤＩ指令がハイになりかつ、１６個のトラン
ジスタＫｇをターン・オンするどきＱｌでＤｌｆｆｌ線
に接続される。この指令は、ｕ制御ライン１１によって
ブランクされる場合のはかＱｌごとに生じる。Ｈｌにお
ける指令２ＳＴＡによって、ＤＩ母線に現れる命令語の
Ｓフィールドは左送りされて、第５ｅ図に見られるとお
り４個のトランジスタＣａによってＡ母線のビット１４
を介してビット１１に接続される。作業スペース・ポイ
ンタ会レジスタＷＰの内容は、第５Ｃ図のトランジスタ
ＷＰｆをターン・オンするライン１１に現れる信号によ
って、Ｈｌで８母線に転送される。すなわち、Ｂ母線に
ＷＰ、ＡＩｆＪ線に２８が現れると、ＡＬＬｌｌｏが（
１−１２みよびＨ３で）作動するとき、和（ＷＰ＋２８
）である出力がＨ３の面接続点１０Ｃで作られる。ライ
ン１１に現れる指令ＡＬＴＥは、遅延された１つの状態
時間を表す遅延８１時間で生じ、したがって次のサイク
ルのＨｌでＡＬＬＩ出力はトランジスタ１０ａによりＥ
母線に接続される。状ｆｌｌｓ７について以下に説明す
るとおり、前の操作結束はＨ４でＥ母線からロードされ
たＤレジスタから記憶装置２に書き込まれ、ＡＬＬｌｌ
ｏはＳ２、Ｈｌ　（８１の場合のＨＤｌに同じ）でＥ母
線からＯ−ドされる。

第７図の状態時間Ｓ３の間、出所アドレスを含むレジス
タのアドレスはＡＬｔＪ操作によって作られる。この操
作において、作業スペース・ポインタ・レジスタＷＰの
内容は、トランジスタＷＰｆをターン・オンするｔ→Ｉ
　Ｗ　Ｐ　Ｔ　Ｂ　ｊ８令と、命令レジスタＩＲのビッ
ト６〜ピツト９を第５ｇ図のトランジスタ［Ｒｅ’を介
してＤＩ母線のピッｌ−１１〜ビツト１４に加えるＨｌ
でのＩＲ２Ｄ指令と、によってＢ母線に加えられる。Ｉ
Ｒ２Ｄ指令は実際に、２進の２を掛けるために１ビツト
だけ命令語のＤフィールドを左送りしく第７ａ図参照）
、次にそれをＤＩ母線を介して加算器の八人力に加える
。ＡＬｔＪ１〜ＡＬＵ４指令のどれも存在しなければ、
ＡＬＵｌｏは、省略にする加算条件にあり、入力１０ｃ
はトランジスタ１０ａ（第５ｄ図）のゲートに至るライ
ン１１に現れるＨＤ１ＡＬＴＥ指令によって次の状ｆｌ
　ＩＬｔ　）ｆｆｉのＨｌで母線に加えられる。

オン・チップ記憶装置 補助オン・チップ記憶装置２５は、第り表にない新しい
機能を加えるとともにソフトウェアの特定の中心部の性
１１２高め、それによって第１図の装置の全能力を向上
させる方法を与える。記憶（メモリ）スペース２５は第
２ｂ図の使用者ユーザースペースから離れており、マイ
クロプロセッサ１の中に含まれている。このスペース２
５に置かれるアンセンブリ言語プログラム・セグメント
は、記憶呼出しのための持ち状態を必要としないのでプ
ロセッサ１の全作動能力により利益を得る。

オン・チップ記憶装置２５で実行している間、普通のプ
ログラムでは得られないある制御能力が利用できる。補
助オン・デツプ記憶装置２５により、プログラマ−にと
って全く明らかな方法で新しい命令をエミュレートし得
る。

記憶装置２５は、ＲＯＭ２５Ａにある５１２個の１６ビ
ツト語とＲＡＭ２５Ｂにある１６語とから成る。ＲＯＭ
はアドレス（１６進＞　ｏａｏｏ−ＯＢＦＥにあり、Ｒ
ＡＭはアドレスｏ　ｏ　ｏ　ｏ−。

０１Ｅにあり、記憶装置２５において実行中に作業スペ
ース記憶装置として役立つ。

プロセッサ１がＭＩＤオプコード（違法オプコードすな
わち状態ビット１１が１にセットされる門に実行される
Ｘ０Ｐ）を受けるときは必ず、関連プロセッサがＭＩＤ
オブコードに応答する準備を整えているかどうかを決定
するチエツクが行われる。もし準備が整っていなければ
、プログラムＩＩＪ　￥１１）　Ｆ：　＠は記憶装置２
５に転送される。

記憶装置２５は、ＲＯＭ２５Ａの最初の１０語を占める
入口点の表を介して入力される。表の各入口は、特定の
ＭＩＤオプコードまたはオアコード群用のエミュレーシ
ョン径路指定のＲＯＭ２５八にある開始アドレスを含む
。違法単一語オプコードは８群に分けられ、各群の入口
アドレスは第Ｅ表に示されるとおりである。違法（ｉｌ
ｌｅｇａｌ　）２語オプコードは第Ｅ表に示されるとお
り第９群として、またＸＯＰは第１０群として処理され
る。

違法オブコードすなわちｘＯＰを受けると、命令の実行
は当該オプコードに相当する入口点衣のＲＯＭ２５Ａア
ドレスに移る。

文脈スイッチは入口点アドレスが表から読まれた後で生
じる。作業スペース・ポインタは００００にセットされ
、プログラム・カウンタは入口点アドレスにセットされ
る。古いＷＰ、ＰＣおよびＳＴはそれぞれＲ１３、Ｒ１
４ならびにＲ１５に相当する作業スペース内の場所でＲ
ＡＭ２５［３に入れられる。Ｒ１５でセーブされたＰＣ
の偵は、ＭＩＤオブコードに続く語を指づ。もしＭＩＤ
オプコードが多ｆＪ　２命令ならば、セーブされたＰＣ
は命令の第１語に続く場所を指す。

記憶装置２５を出るために、文脈スイッチは、ＲＴＷＰ
命令（１６進のオフコード０３８０）を実行することに
よって要請される。割込みは次の命令の実行前にチエツ
クされる。割込み（マスク式または非マスク式）が次の
命令の実行前にチエツクされてはならない場合には、記
憶装置２５から出ることはオフコード０３８１、すなわ
ちＲＴＷＰ命令の特殊な形を用いて要請される。いずれ
の場合も、ＷＰ、ＰＣおよびＳＴレジスタはＲＡＭ２５
ＢからのＲ１３、Ｒ１４ならびにＲ１５と共に更新され
る。記憶装置２５によって支持されないＭＩＤオプコー
ドの検出と同時にメモリーへ入力される場合は、レベル
２のトラップが行われて不定のオフコードを実行する試
みが行われていることを示さなければならない。オフコ
ード０３８２はこれらの条件の下で記ｍ装置２５から出
るために与えられる。このオフコードが記憶装置２５で
実行されると、ＲＴＷＰはレベル２のトラップを伴って
生じる。オフコード０３８０Ｓ０３８１および０３８２
（１６進）は記憶装置２５を出る唯一の妥当な手段を与
える。

記憶装置２５におけるＭＩＤ７１ブコードのエミュレー
ションの間、エミュレーション・ルーチンはエミュレー
トされたオフコードの結果にしたがってＲ１５で節約さ
れた状態レジスタを変えることができる。記憶装置２５
からの復帰と同時に、更新された状態は主命令の流れに
送られる。状態が更新されない場合は、それは元の形に
復帰される。

記憶装置２５での実行中、いくつかのブＯセッサｍ能は
制御機能を増加させるために変形される。これらは割込
み、外部記憶呼出し、エミュレ−ト・アドレス命令ＥＶ
ＡＤ、および条件付飛越しくジャンプ）などであり、こ
れから説明する。

リセットを除くすべての割込みは、記憶装置２５からの
実行中抑止される。しかし、未決（ＤＯｎｄｉｎｇ　）
の割込みは下記の条件付飛越しを用いて検出することが
できる。

記憶装置２５からの実行中、外部（オフ・チップ）記憶
装置２のデータは直接、固接自動増分（インクリメント
）モードおよび指標付くインデックス）アドレス指定モ
ードを用いて呼び出される。ＲＡＭ２５Ｂにある作業ス
ペース・レジスタＲ２、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１
０、Ｒ１３および８１４は外部呼出し中に基準レジスタ
として使用される。これらのレジスタの１つを用いる外
部呼出しは特定な形の記憶ナイクルを示す母線状態コー
ドを伴い、ＭＥＭ−は活性ロー（ローアクティブ）であ
る。各レジスタの使用に相当する母線状態コードは第Ｆ
表に示されている。外部呼出しは行われている呼出しの
形に適した母線状態コードを伴って使用される基準（ｂ
ａｓｅ　）レジスタを利用しなければならない。プログ
ラマ−はそれによって第［表からレジスタを選択する。

２つの例は、外部呼出し能力の使用を表わす。

まず、ＲＡＭ２５ＢのＲ１３は使用者の作業スペース・
ポインタを含む、ＲＡＭ２５Ｂの作業スペースにあるレ
ジスタＲ１に、記憶装置２５に入いる′ｒｉ前に実行し
ている主命令の流れから記憶装置２の作業スペース（す
なわち使用者の作業スペース）にあるレジスタＲ４の内
容を読み取るために、命令 ＭＯＶＣ８（Ｒ１３）、Ｒ１ が記憶装置２５から実行される。この命令は、Ｒ１３に
おけるアドレスの場所の内容に２ｘ４＝８を加えたもの
をＲ１に移すことを命じる。ＡＷ母線の状態コードは、
この操作中（ＭＥＭ−＝０、ＢＳＴ＝１１０）に出力さ
れる。次に、即値（ｉｍｍｅｄｉａｔｏ　）データまた
は記号アドレス（ｓｙａ＋ｂｏｌｉｃ　ａｄｄｒｅｓｓ
）　　（使用者のプログラムにあるＭＩＤオブコードに
続く）をＲＡＭ２５ＢのＲ４に読み取るために、命令 ＭＯＶ”　Ｒ１４＋、Ｒ１ は記憶装置２５にある間実行される。これによつてＲＡ
Ｍ２５ＢのＲ１４にある使用者のＰＣは２カウントだけ
増分され、ＩＯＰ母線の状態コードが出力する（ＭＥＭ
−＝Ｏ，ＢＳＴ＝０１０）。

間接、間接自動増分、または指標付きアドレス指定用の
基準レジスタとしてレジスタＲＯ，Ｒ１、Ｒ３、Ｒ４、
Ｒ５、Ｒ１１およびＲ１５を使用すると、記憶装置２５
の内部呼出しが生じる。内部押出しの間、プロセッサ１
からのＭＥＭ−１ＷＥ−およびＤＥＮ−の各信号出力は
不活性のハイに保たれる。記憶装置２５からの実行中、
ＮＯＰ母線の状態コードは、前述のとおり外部呼出しが
進められている時を除き、各機械サイクルの聞出力する
。

ＥＶＡＤ　（エミュレ−ト、アドレス）命令は、ＭＩＤ
オブオフド用の有効な出所および行先アドレスを具合よ
く計算できるように、記憶装置２５からの実行中に与え
られる。ＥＶＡＤは、ＭＩＤオプコードが４ビツトのオ
プコードと、６ビツトの出所フィールドと、６ビツトの
行先フィールドとを含むと仮定する。アドレス計算は、
ＲＡＭ２５ＢのＲ１３でセーブされた使用者の原ＷＰに
基づく、使用音の作業スペースにあるレジスタの内容が
アドレス計算の一部として取り出される場合、ＷＳ母線
の状態コードは外部押出しが行われている間プロセッサ
１によって出力される。セーブされたＰＣ（ＲＡＭ２５
ＢのＲ１４にある）は、記号アドレスまたは指標付アド
レスの指定が使用される場合、適当に増分される。Ｒ５
０を除くＲＡＭ２５Ｂ内の任意な作業スペース・レジス
タの内容は、ＥＶＡＤを用いて評価することができる。

ＥＶＡＤが実行されると、計算された有効出所アドレス
はＲＡＭ２５ＢのＲ８に入れられ、計算された行先アド
レスはＲ７に入れられる。出所または行先フィールドが
自動増分モードを規定する場合は、使用者のレジスタの
アドレスはそれぞれＲ９またはＲ１０に入れられる。状
態ビットＯおよび２に及ぼす影響を含むＥＶＡＤ命令の
概要は第２０−３図に示されている。

ＥＶＡＤ命令については、ＭＩＤオプコードの出所フィ
ールドのみが評価される場合行先フィールドは払われて
、不要の外部呼出しまたは使用者のＰＣの意図しない変
形を防止しなければならない。例えば、ＭＩＤオブオフ
ドがＲＡＭ２５ＢのＲ５にある場合、命令順序 ＡＮＤＩ　　Ｒ５，００３Ｆ ＥＶＡＤ　　Ｒ５ は有効な出所アドレスを計算するために記憶ＩＡ胃２５
にある間実行される。すべてＯである行先フィールドは
、レジスタ直接アドレス指定モードと解釈される（モし
てＳＴ２がクリアされる）。

ＴＢ（テスト◆ビット）、５ＢＯ（ビットを１にセット
）およびＳＢＺ　（ビットを０にセット）命令は、記憶
装置２４からの実行中利用できない。

これらの操作に代わって同じオフコードを用いるのは、
未決の割込みを検出するのに用いられる条件付飛越命令
である。これらの命令によって、ｖ１込みは記憶装置２
５から実行されるルーチンの割込み可能点でテストされ
る。ミニコンピユータ用のブロック移動命令のような良
い実行時間を要する命令は、それらを割込み可能にしか
つ割込みサービスを終ってから元に戻すようにエミュレ
ートされる。

割込みサービス・ルーチン内のＭＩＤオブオフドの使用
について１つの制限がある。ＮＭＩすなわちレベル１の
割込み用の割込みルーチン、または完全なシステムの再
初期設定を生じないリセット・ルーチンで出会うＭＩＤ
オプコードは、オフコード０３８２、すなわちレベル２
のトラップを生じるＲＴＷＰの特殊な形によって、記憶
装置２５からの出しくｅＸｉｔ）ではならない。その理
由は、レベル２のルーチンがＮＭＩにより、レベル−１
割込みにより、またはリセットにより割り込まれ、おそ
らく前に設定された戻りリンケージを破壊することであ
る。一般に、この制限はレベル２よりも優先度の高い割
込みのサービス−ルーチンにあるＭＩＤオブオフドが拡
張された命令セット・プロセッサによってＷＸ識された
り、記憶装置２５のエミュレーション・ルーチンによっ
て定められなければならないことを意味するものと解釈
される。

ＲＯＭ　２５　Ａ（７）ｆｆｉｌノ１６Ｋ”ｌ；ｔ、Ｒ
ＯＭ２５ＡおよびＲＡＭ２５Ｂの動作を確認するのに用
いられる自己テスト・ソフトウェア用に取っておかれる
。ミニコンピユータのマイクロ診断命令実行用のオフコ
ードと定銭されるＭＩＤオブオフド００２Ｄは、自己テ
スト・ルーチンを呼出す使用者プログラムにおいて実行
される。このオフコードに出会うと、プロセッサ１は第
Ｅ表に示される方法で、入口点の表位置０８０４に含ま
れるアドレスによって指示される８０Ｍ２５Ａ位置（テ
スト・ルーチンの開始アドレス）にｖ制御を移す。

オン・チップ記憶装置のエミュレーションオン・チップ
記ｆｆ１Ｈ置２５を備えるプロセッサ１のエミュレーシ
ョンを許すために、プロセッサはオン・チップ記憶装置
を、あたかもそれがＲＯＭ記憶装置２５Ａであるかのよ
うに呼び出すように作られる。これはシステム開発また
はブＯトタイブ作成の目的で重要である。ＲＯＭ２５Ａ
用に書かれた「ソフトウェア」すなわちファームウェア
は特定カスタム用の容積内にチップ１を作るためにマス
クが施される前に検査されかつ手直しされなければなら
ない。この目的で制御回路２４はＲＥＳＥＴ−およびＸ
ｌＰＰ−をローにし、またそれらを同時に解除する形の
特殊表示に応答する。これは外部ビンで両者を共に接続
する事によって達成される。こうしてこのエミュレータ
・モードに入ると、第１ａ図を参照してＲＯＭ２５Ａは
もはや使用されずアドレス０８８−ＯＢＦＥは外部記憶
装置２５Ａ′を呼び出す（だが記憶割当て図２ｂの中に
はない）。オン・チップＲＡＭ２５Ｂはなおも活性であ
り使用されるのでアドレス００００−００１　Ｅは記憶
装置２５によって通常の方法で応答される。このモード
ではＲＯＭ２５八に対する呼出しは代わって記憶装置２
５Ａ’のオフ・チップに向けられ、この記憶装置２５Ａ
′はＲＯＭＳＥＰＲＯＭまたはＲＡＭのいずれでもよい
。これらの呼出しはうイン５の活性ＷＥ−およびＤＥＮ
−信号ならびにＢＳＴライン６のＮ０Ｐｔ？−は００１
コードを伴う。このモードで作動しているとき記憶装置
２はＢＳＴライン６を受けるように接続されるので、記
憶装置２５の呼出しと第２ｂ図の使用者記憶装′１１２
のアドレス・スペースの呼出しとを区別するバス状態コ
ードがＮＯＰであるとき記憶装置２は応答しない。

このエミュレータ・モードは、システム開発のほかに他
の利点を備えている。ＲＯＭ２５Ａにある使用不能コー
ドで作られた部品、すなわち非機能（ｎｏｎ−ｆｕｎｃ
ｔｉｏｎａｌ）　ＲＯＭ　２５　Ａは捨てる必要はなく
、代わってエミュレータ・デバイスとして用いられる。

また、小容積のカスタム応用はプロセッサ１をエミュレ
ータ・モードでのみ使用することができ、この場合は記
憶装置２５Ａに対する呼出しはすべてオフ・チップ記憶
装置？！２５Ａに向けられる。このようなＷｔ識で生産
量が上るにつれて、ファームウェアはシステム部品の数
を減少するためにオン・デツプに移動される。これは、
オン・チップＲＯＭ２５Ａ用の完全カスタム内部ファー
ムウェアの初期コストが正当化されない場合の応用に有
利である。

オン・チップ記憶装ｄ用の拡−オフ・チップ呼出し 上述のとおり、正常モードにおける記憶装置２５に対す
るすべての呼出しは、内部サイクルが進行中であること
を示すために、ライン６のＮＯＰ母線状態コードを伴う
。記憶装置２５に対するアドレスは実際にはバッファ１
２および母線４を介して出力され、また記憶装置２５か
らのデータは同様に出力される。これが手直しおよび試
験を容易にするだけにすぎないのは、制御回路２４から
のライン５に現れるＷＥ−およびＤＥＮ−出力が不活性
であるので記憶装置２が応答しないからである。有効な
別法は、第２ｂ図の記憶割当て図とは別に、記憶装置２
５を拡張する追加のオフ・チップ補助記憶装置に対する
呼出しを与えることである。

この目的で、定められたアドレス０８００１０ＢＦＥお
よび００００−００１Ｅの中にない記憶装置２５のスペ
ースに対する呼出しは、特殊な方法で応答される。ＭＩ
Ｄモードにあり、すなわち上述のとおり記憶装置２５を
呼出しているとき、記憶装置２５の範囲外のアドレスに
より制御回路２４はライン５に現れるＮＥ−およびＤＥ
Ｎ−出力を活性化し、ＮＯＰ　（およびＭＥＭ−ハイ）
は依然としてＢＳＴライン６に現れる。これが生じると
、記ｍ装置２′は第１ａ図に示されるとおり呼び出され
る。システム記憶装置２はＢＳＴラインに接続されるの
でそれはＮＯＰが含まれないとき応答しない。

この作動モードは、システムの融通性を増す利点を持つ
。オフ・チップまたはオン・チップの記憶装置２５は使
用者の記憶装置のスペースから完全に離れているので、
使用者（プログラマ−）のアドレス・スペースの単純性
をそこなわずに、完全なシステムｉｅ、（追加された命
令セット）が実行される。別にソフトウェア内に作られ
た速度クリティカル機能は、効率を増すために拡張記憶
袋ｒ１２′で実行される。オフ・チップ記憶装置２′の
一部またはすべては、持ち状態が不要であるのでＲＯＭ
が使用されない場合よりも速く実行する高速ＲＡＭであ
ることができる。ＲＡＭは作業記憶装置として使用され
たり、更新されたエミュレーション・ソフトウェアを持
つ指令によってロードされる。もちろん、記憶装置２５
用の拡張オフ・チップ記憶装置２′は、オン・チップ記
憶装置のみの場合よりも多くの機能用余地を与えるので
、一段と複雑なシステムがプロセッサ１を利用すること
ができる。実際に、取付式プロセッサ（、ａｔｔａｃｈ
ｅｄ−１）ｒＯｃＯ３ｓＯｒ）形の機能は拡張記憶袋２
２′を用いて実行され、記憶裂け構成部品および標準ア
センブリ言語で書かれたソフトウェア以外は何も必要な
い。オン・チップ記憶装置２５を持つ場合と同様、記憶
装置２５のオフ・チップ拡張２′は、使用者−プログラ
マ−にとって全く明白であり（すべてのソフトウェアは
システム設計において作られる）、かつ使用者の記憶装
置２から完全に離れたアドレス・スペースにある。

アドレス指定モード 第２Ｃ図の命令は、ランダム記憶データ（例えばプログ
ラムφパラメータおよびフラグ）または書式付き（ｆｏ
ｒｍａｔｔｅｄ　）記憶データ（文字列、データ・リス
トなど）をアドレス指定するために利用できるいろいろ
なモードと共に使用される。これらのアドレス指定モー
ドは下記のとおりである：ａ）作業スペース・レジスタ
のアドレス指定ｂ）作業スペース・レジスタの間接アド
レス指定Ｃ）作業スペース・レジスタの間接自動増分ア
ドレス指定 ｄ）記号（直接）アドレス指定 ｅ）　指標付きアドレス指定 ｆ）即値アドレス指定 ｇ）プログラム・カウンタの相対アドレス指定ｈ）　　
ＣＲＩＪ相対アドレス指定 下記は各アドレス指定モード用の実効アドレスの誘導を
説明する。それぞれの命令に対するアドレス指定モード
の適用性は、命令によって実行される操作の説明と共に
第２Ｃ図に示されている。アドレス指定モード名に統（
記号（Ｒ，”Ｒ１＊Ｒ＋、＠ＬＡＢＥＬまたは＠ＴＡＢ
ＬＥ　（Ｒ）’）は、レジスタＲ用のアドレス指定モー
ドを選択するのに用いられる一般形である。

作業スペース・レジスタのアドレス指定、Ｒ作業スペー
ス・レジスタＲはオペランドを含むので、作業スペース
・ポインタＷＰと２Ｒとの和はオペランドのアドレスを
与える。作業スペース・レジスタのアドレス指定モード
は、命令語の２ビツトＴフイールド（ＴＳまたはＴＤ）
をＯＯに等しくヒツトすることによって規定される。

作業スペース・レジスタの間接アドレス指定、Ｒ 作業スペース・レジスタＲはオペランドのアドレスを含
むので、作業スペース・ポインタＷＰと２Ｒとの和はオ
ペランドのアドレスを含むレジスタＲのアドレスを与え
る。作業スペース・レジスタの間接アドレス指定モード
は、命令語の２ビット丁フィールド（ＴＳまたはＴＤ）
を０１に等しくセットすることによって規定される。

作業スペース・レジスタの間接自動増分アドレス指定、
−＋ 作業スペース・レジスタＲはＷＲ間接アドレス指定のよ
うにオペランドのアドレスを含むが、Ａベランドのアド
レスを取得してから、作業スペース・レジスタＲの内容
が増分される。作業スペース・レジスタの間接自動増分
アドレス指定モードは、命令語の２ビット丁フィールド
（ＴＳまたはＴＤ）を１１に等しくセットすることによ
って規定される。

記号（直接）アドレス指定、＠ＬＡＢＥＬこのモードで
は、命令に続く語はオペランドのアドレスを含む。プロ
グラム・カウンタＰＣは命令のアドレスを含み、（ＰＣ
）＋２はオペランドのアドレスである。記号アドレス・
モードは命令の２ビット丁フィールド（ＴＳまたはＴＤ
）を１０に等しくセットするとともに、対応するＳまた
はＤフィールドをＯに等しくセットすることによって規
定される。

指標付きアドレス指定、＠ＴＡＢＬＥ　（Ｒ）指標付き
アドレス指定では、命令に続く詔は基準アドレスを含み
、作業スペース・レジスタＲは指標値を含み、基準アド
レスと指Ｉａ値との和はオペランドの実効アドレスを生
じる。指標付ぎアドレス指定モードは命令語の２ビット
丁フィールド（ＴＳまたはＴＤ）を１０に等しくセット
するとともに、対応するＳまたはＤフィールドを０に等
しくないようにセットすることによって規定される。Ｓ
またはＤフィールドの値は指標値を含むレジスタである
。

即値アドレス指定 この場合、命令語に続く語（すなわちＰＣと２との和）
はオペランドを含む。即値アドレス命令のみがこのモー
ドを使用するので、この場合Ｔフィールドは無関係であ
る。

プログラム・カウンタの相対アドレス指定このモードで
は、命令の右バイト（ピット８〜１５）にある１ビット
符号付き変位 （ｄｉｓｐｌａｃｅｍｅｎｔ）は２を掛けられて、プロ
グラム・カウンタＰＣの更新された内容に加えられる。

結果はＰＣの中に入れられる。

マクロ命令検出（ＭＩＤ）トラップ マクロ命令オンコードの取得および企てられた実行は、
次の命令の実行前にＭＩＤトラップを生ぜしめる。トラ
ップを生ぜしめるマクロ命令オンコードは第８表に列記
されている。ＭＩＤトラップは基本的に２つの応用を持
っている。ＭＩＤオブオンドは違法オンコードと考えら
れ、またＭＩＤ）−ラップはそのときこの性質の誤りを
検出するのに用いられる。ＭＩＤトラップの第２のかつ
主たる応用は、プロセッサ用の追加命令の実行をエミュ
レートするためにオン・チップ記憶装置２５を用いたり
、ＭＩＤトラップ・サービス・ルーチンのソフトウェア
を用いて、これらの命令の定義を与えることである。Ｍ
ＩＤオブオンドは、これらの「マクロ」命令用のオプコ
ードとして用いられる。マクロ命令のこの実行の利点は
、マクロ命令が記憶装置２５て、他のプロセッサのマイ
クロコードで、またはサービス・ルーチンによるソフト
ウェアで実行することができ、そのときソフトウェアは
これらのプロセッサの間で直接法られることである。

命令エミュレーションが実行されるとき、サブルーチン
はエミュレートされた命令の結果にしたがって作業スペ
ース・レジスタＲ１５にあるセーブされた状態レジスタ
ＳＴを変えることができる。

更新された状態は次に主命令の流れに送られる。

さもなければ、未変更状態が戻って再ストアされる。

本発明は特定の実膿例について説明されたが、この説明
は制限を意味するものではない。開示された実施例およ
び本発明の他の実施例のいろいろな変形は、発明の説明
を読むことによって当業者にとって明らかになると思う
。したがって、特許請求の範囲は発明の真の範囲内にあ
るすべての変形または実施例を包含するようにされてい
る。

第Ａ表 筬實う：じ仁へｔｌ ＡＬＡＴＣＨ アドレス・ラッチ。活性（ハイ）のとき、ＡＬＡＴＣＨ
はアドレス情報が母線にあることを示す。不活性（ロー
）のとき、ＡＬＡＴＣＨは記憶データまたはＣＲＵデー
タのいずれかが母１ｉ４にあること、または母線４がＢ
ＵＳ ＳＴΔＴＵＳビットおよびＭＥＭ−の値次第で、別の状
態にあることを示す。（Ａ　Ｌ　Ａ　Ｔ　ＣＨ−０はこ
の条件のとき安定するＭＥＭ−およびＢ５Ｔ１〜ＢＳＴ
３をデコードするためのストローブである。） ＡＬＡＴＣＨは各母線サイクルの初めにローからハイへ
遷移しそのあとハイからローへ遷移をする。

ＨＯＬＤ状態の際、Ａ　Ｌ　Ａ　Ｔ　ＣＨは、ＲＥＡＤ
ＹおよびＷＡＩＴＧＥＮ信号が待ち状態を示すときロー
に保たれる。

ＭＥＭ− 記憶サイクル。ローのとき、ＭＥＭ−は母線４が記憶サ
イクル内にあることを示し、ハイのとき、ＭＥＭ−は母
１ｉ１４がＢ５Ｔ１−３により他の形のサイクルまたは
状態にあることを示す。ＭＥＭ−はＨＯＬＤＡが活性の
とき高インピーダンス状態となる。内部抵抗プル・アッ
プはハイ・レベル状態に保つ。

ＷＥ− 書込みイネーブル（反転ＣＲＵクロック）。ローである
とき、Ｗ　Ｅ−は記憶書込みデータが母線４に得られる
（ＭＥＭ−−０のとき）ことを示したり、ＣＲＵデータ
・アウトが母線４のビット１５に得られる（ＣＲ１ＪＲ
１状態）ことを示す。

ＷＥ−は３状態信号であり、ＨＯＬＤＡが活性であると
きムインピーダンス状態をとる。内部抵抗プル・アップ
はハイ・レベルを保つ。

ＤＥＮ− データ・ドライバ・イネーブル。活性（０−）のとき、
ＤＥＮ−は読出しく記憶装置またはＣＲＬＪ）サイクル
が母線４に生じていること、および記憶装置２またはＣ
ＲＵ７にあるような外部デバイスが母線４にデータを出
力する３状態ドライバを活性にする（ｅｎａｂｌｅ）こ
とを示す。ＤＥＮ−は３状態信号であり、ＨＯＬＤＡが
活性であるとぎ高インピーダンス状態をとる。内部抵抗
プル・アップはハイ・レベルを保つ。

ＲＥＡＤＹ レディ。活性（ハイ）のとき、ＲＥＡＤＹは記憶装置２
またはＣＲＵ７が現母線サイクルを完成するレディ状態
にあることを示す。非レデイが示されると、待ち状態（
現母線サイクルを２クロック−サイクルだけ延長するこ
とをいう）が入力される。各待ち状態の終りに、ＲＥＡ
ＤＹは別の持ち状態が作られるべきか、または母線サイ
クルが完成されるべきかを決めるために調査される。

ＷＡＴＴＧＥＮ 持ち状態発生。記憶サイクルまたはＣＲＵ母線サイクル
におけるＲＥＡＤＹの第１サンプル時間で活性（ハイ）
のとき、ＷＡＩＴＧＥＮはＲＥＡＤＹの論理レベルにか
かわらず第１待ち状態を作る。この第１サンプル時間後
、 ＷＡＩＴＧＥＮの論理レベルは無視されて、母線サイク
ルの延長または完成はＲＥＡＤＹのみによって決定され
る。ＷＡＩＴＧＥＮは１つの持ち状態を作る簡単な手段
を与えるためにハイを結合され、かつ大形マルチボード
装置のプロセッサ１にレディ／待ちの指示を伝えること
に付随する問題を最小にすることができる。

ＲＥＳＥＴ− リセット。活性（ロー）のとき、ＲＥＳＥＴ−はプロセ
ット１が状態レジスタＳＴにあるすべての状態ビットを
Ｏにセットするようにさせ、かつＷＥ−１ＤＢＩＮ−お
よびＭＥＭ−を抑止する。

ＲＥＳＥＴ−が解放されると、プロセッサ１は記憶装２
！２の中の場所００００および０００２からＷＰとＰＣ
を取得するレベルＯの割込みシーケンスを開始し、すべ
ての状態レジスタ・ビットをＯにセットして、実行を開
始する。ＲＥ　Ｓ　Ｅ　Ｔ−は遊び（１ｄｌｅ）状態を
も終らせる。ＲＥＳＥＴ−は最低１つのＣＬＫＯＵＴサ
イクル中活性に保れなければならない。ＲＥＳＥＴ−は
シュミット・トリガ入力である。

０ＬＤ− ホールド。ＤＭＡｔなわち直接記憶呼出し要求として用
いられる。活性（ロー）のとき、ＨＯＬＤ−は外部制ｍ
ｔ器３が母線４の使用を希望することをプロセッサ１に
示す。プロセッサ１はその現母線サイクルを完成したと
きホールド伏目に続くホールド状態を入力する。それか
らブ［１セツサ１は母線４を高インピーダンス状態に置
き（ＭＥＭ−１ＡＬＡＴＣＨ，８ＳＴ１−３、ＤＥＮ−
１およびＷＥ−と共に）、Ｂ５下１〜ＢＳＴ３に現れる
ト１０ＬＤＡエンコーディングによって応答する。ト１
０ＬＤ−が取り除かれると、プロセッサ１は正常の作動
に戻る。

８Ｓ７１〜ＢＳＴ３ 母線状態コード。ＭＥＭ−と共にデコードされると、Ｂ
５Ｔｌ〜ＢＳＴ３は現在進行中の母線サイクルまたは状
態の形に圓する情報（例えば記憶装置、内部ＡＬＵＳＨ
ＯＬＤＡ、割込み肯定、命令取得、およびマルチ・プロ
セッサ・インターロック）を与える。ＡＬＡＴＣＨはこ
のデコードをストローブする適当なタイミングを与える
（ＭＥＭ−およびＢ５Ｔ１〜８ＳＴ３はＡ　Ｌ　Ａ　Ｔ
　ＣＨがローであるとき妥当である）。

Ｂ５Ｔ１〜３はＨＯＬＤＡが活性のとき高インピーダン
ス状態をとる。内部抵抗プル・アップはハイ・レベル（
ＨＯＬＤＡ母線コード）を保つ。

Ｘ　Ｉ　ＰＰ− 外部命令プロセッサ・プレゼント。プロセッサ１が違法
オプコード（すなわちＸ０Ｐ）を取り出すとき、ＸｌＰ
Ｐ−信号ＳｊＭＩＤｆｆｌｌ状態が終ってからサンプル
される。ＸｌＰＰ−が真であるならば、プロセッサ１は
レベル２の割込みベクトル（ＸＯＰ用のＸＯＰベクトル
）までトラップを実行する。それは新しいＷＰを取り出
して、古いＷＰ、ＰＣおよびＳＴを新しい作業スペース
（それぞれレジスタ１３．１４、および１５）に記憶す
る。この点で、プロセッサ１はホールド状態を入ノｊし
て、Ｂ５Ｔ１〜３をエンコードしてＨＯＬＤＡを応答す
る。命令が終ってから、外部プロセッサ３はＸｌＰＰを
ＭｒＩＬする（命令によって要求されたようなｗｐｌｐ
ｃ、およびＳＴをまず更新してから）。ｘｔｐｐ−の解
放は、トラップ・レジスタ１３．１４、および１５から
更新されたＷＰｌＰＣ，ならびにＳＴを取り出しかつ正
常な実行を継続することをプロセッサ１に知らせる。（
外部プロセッサ３がない場合は、プロセッサ１はトラッ
プを完成して、ソフトウェアの命令を実行する。） ＩＮＴＰ− 割込み保留、ＩＮＴＰ−は、マスクされないｖ１込みす
なわち非マスク式割込み（ＮＭＩ−）が検出されるとき
必す真である。この信号は３状態ではなく、１組の命令
を実行する外部命令プロセッサ３を割り込むのに使用さ
れる。

ＩＮＴＲＥＱ− 割込み要求。活性（ロー）であるとき、ＩＮＴＲＥＱ−
外部割込みが要求されていることを示す。ＩＮＴＲＥＱ
−が活性である場合は、プロセッサ１は割込みコード入
力ライン８（ＩＣＯ〜ＩＣ３）のデータを内部割込みコ
ード記憶レジスタ２３にロードする。コードは状態レジ
スタＳＴの割込みマスク・ビットと比較される。優先度
が、可能（ｅｎａｂｌｅ）にされた割込みレベルに等し
いかまたはそれより高い場合（割込みコードが状態レジ
スタのビット１２からビット１５までに等しいかそれよ
り小である場合）、割込みシーケンスがｂ１始される。

比較が割込不可を示すならば、プロセッサ１は要求を無
視する。ＩＮＴＲＥＱ−は活性に保たれるはずであり、
プロセッサは７０グラムが要求の割込みを受は入れるだ
けの低い優先度を可能にするまでライン８（ＩＣＯ〜Ｉ
Ｃ３）をサンプルし続ける。

ＩＣＯ〜ＩＣ３ 割込みコード。ライン８に加えられる。ＩＧＯは、ＩＮ
ＴＲＥＱ−が活性であるときにサンプルされる割込みコ
ードのＭＳＢである。ＩＣ３はＬＳＢである。ＩＣＯ〜
ＩＣ３がししＬＨであるとき、最高の外部優先割込みが
要求されており、ＨＨｌ−Ｉ　Ｈであるとき、最低の優
先度の割込みが要求されている。割込みレベルは第０表
に示されている。

ＮＭＩ− 非マスク割込み。活性（ロー）のとき、ＮＭＩ−はトラ
ップ・ベクトル（ＷＰおよびＰＣ）を含む記憶アドレス
ＦＦＦＣと共にプロセッサ１に非マスク割込みを実行さ
せる。ＮＭＩシーケンスは実行中の命令が完了してから
始まる。ＮＭＩ−は遊び状態をも終らせる。時間ＲＥＳ
ＥＴ−が解放されている間にＮＭＩ−が活性である場合
は、ＮＭＩ−トラップはＲＥＳＥＴ−機能が終ってから
生じる。ＮＭＩ−は最低１つのクロック・サイクルが認
められる間活性でなければならず、ハイからローへの各
遷移について一度だけ認められる。

第１表・ＲＡＭ２５Ｌ： ３レジスタの用法 イクロプロセッサ装置のブロック形電気接続図、第２ａ
図は第１図の装置に用いられる語、バイトおよび１６ビ
ツト・データ語のビット定義を示す図、第２ｂ図は第１
図の主記憶装置２の記憶装置マツプＪ５よび「作業スペ
ース」と呼ばれる一般記憶区域における多数の隣接記憶
場所を示す図、第２Ｃ−１図から第２０−５図までは第
１図の装置においてマイクロプロセッサによって実行さ
れる命令のオフコードのマツプおよび一覧表の図、第２
ｄ図は第１図の装置の電圧と時間との関係を示すタイミ
ング図、第２ｅ−１図から第２８−４図つ本発明の特徴
を利用するＣＰＵすなわち中央処理ユニットを含むＭＯ
３／１３１マイクロプロセツサ・チップのブ凸ツク形の
電気接続図、第３ａ図はプロセッサに含まれるＡ　Ｌ　
ＬＪすなわち演算論理ユニットおよびそれと組み合わさ
れるレジスタ、制御器、データ通路ならびに関連論理回
路のブロック図、第４図はデバイスのいろいろな部品の
構造レイアウトを示す第３図のマイクロプロセッサを含
む半導体チップの拡大平面図、第４ａ図はレジスタ・ス
トリップを示す第４図のレイアウトの一部の拡大詳細図
、第５ａ図から第５ｇ図までは第３図および第４図のマ
イクロプロセッサ内のＭ用のＹデコードの詳細な電気接
続図、第６ｂ図は圧縮の特徴を示す第６図の制ｔａｌｌ
ＲＯＭの一部を拡大した図、第７図は加算操作のための
第１図およびｇｊＩａ図の装置における条件を示すタイ
ミング図、第７ａ図は第７図の加算操作のための１６ビ
ツト命令語を表す図である。

符号の説明 １−マイクロプロセッサ：２−記憶装置：３−人出力デ
バイス：　７−ＣＲＵ　：　１Ｏ−ＡＬＵ　：１５　Ｂ
−ハ’）　７７ｊ３ヨＵ論１１［１８：１５Ｘ−ｉｉＩ
ＪＩＩＩＲＯＭ：１５Ｙ−制御ＲＯＭ用のＹ３！択回路
；２２−母線状態コード発生回路：２４−記憶制御回路
：　２５Ａ−ＲＯＭ　：　２５Ｂ−ＲＡＭ　：　２５Ｃ
−ＲＯＭおよびＲＡＭのＸならびにＹデコード回路：２
５Ｅ−ＲＯＭおよびＲＡＭの入出力ＩＩＪ１１１回路。

Claims (1)

【特許請求の範囲】
1. （１）複数の制御信号を発生するために下記の（イ）乃
   至（ニ）を備えた論理アレイ； （イ）複数の行ライン（Ｘライン）、 （ロ）１つのアドレスに応答して上記行ライン（Ｘライ
   ン）の１つを活性化するための第１の選択回路、 （ハ）上記行ライン（Ｘライン）と交差して１つのアレ
   イを構成する列ライン（Ｙライン）の複数の分離された
   グループであつて、各グループの上記列ライン（Ｙライ
   ン）は上記制御信号の分離された１つを発生するように
   された列ライン（Ｙライン）、 （ニ）１つのアドレスに応答して、１部又は全部のグル
   ープに関し、各１つの列ライン（Ｙライン）を活性化す
   る第２の選択回路。