KR20010003617A - 반도체메모리소자의 로우어드레스 디코딩 장치 - Google Patents

Abstract

본 발명은 반도체메모리소자의 로우어드레스 디코딩과정에서 관련 회로의 면적 및 전력소모를 줄이기 위한 것으로서, 이를 위한 본 발명은 반도체메모리소자의 로우어드레스 디코딩 장치에 있어서, 각각 로우어드레스를 입력으로 하여 프리디코딩된 어드레스신호를 출력하는 다수의 제1프리디코더; 인에이블신호에 응답하여 입력된 로우어드레스를 프리디코딩하는 제2프리디코더; 및 상기 제2프리디코더의 출력 어드레스 신호에 응답하여 상기 다수의 제1프리디코더에서 프리디코딩된 어드레스를 디코딩하여 데이터를 억세스하고자 하는 셀과 연결된 워드라인을 활성화시키는 로우디코더로 이루어진다.

Description

반도체메모리소자의 로우어드레스 디코딩 장치{Device for decoding row address of semiconductor memory device}

본 발명은 반도체메모리소자에 관한 것으로, 특히 로우 어드레스의 디코딩 인에이블신호 생성부의 로드(load) 부하량을 줄여 크기가 작고 전력 소모가 적은 반도체메모리소자의 로우 어드레스 디코딩 장치에 관한 것이다.

일반적으로, 메모리 소자의 셀 집적도가 급격히 증가하여 셀 면적이 증가하고 있으며 셀 블록을 제어하기 위한 기능도 상당히 복잡해짐에 따라 제어 블록의 크기도 급격히 커지고 있어 결과적으로 칩의 크기가 큰 폭으로 증가하고 있다. 이 때문에 외부 입력 신호를 내부 셀 블록 쪽으로 전달하면서 발생하는 지연도 이제는 무시할 수 없을 정도가 되었다. 더구나 클럭의 속도가 점점 빨라지고 있어 작은 양의 지연(delay)과 스큐(skew)도 클럭의 속도를 제한하는 요인으로 되고 있다.

메모리의 읽기 또는 쓰기 동작에서 데이터를 저장하고자 하는 셀을 지정하기 위하여 메모리 셀과 연결된 워드라인을 선택하기 위하여 외부에서 입력된 로우어드레스는, 어드레스버퍼에서 내부어드레스 신호인 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 버퍼링된 후, 어드레스 디코딩 속도를 증가하고 면적을 감소시키기 위해 로우어드레스 프리디코더에서 2비트의 어드레스를 프리디코딩한 뒤에, 로우디코더에서 원하는 하나의 워드라인을 선택한다.

도1은 종래의 로우 어드레스 디코딩 과정의 블록 다이아그램으로서, 외부에서 입력된 6비트의 어드레스신호 addr<5:0>가 각각 2비트씩 프리디코더로 입력되어 프리디코딩된 4비트의 어드레스신호 paddr_l<3:0>, paddr_m<3:0>, 및 paddr_u<3:0>가 로우디코더로 입력되어 로우디코더에 존재하는 64개의 3-입력 AND게이트에 의해 디코딩된 출력신호와 인에이블신호 row_en과의 논리곱을 통하여, 인가된 어드레스신호 addr<0:5>를 상기 인에이블신호 row_en에 동기시켜서 지정된 워드라인을 활성화한다.

그러나, 종래의 로우디코더에서 인에이블신호 row_en이 64개의 게이트와 연결되므로 이를 구동하기 위하여 상기 인에이블신호 row_en의 생성부에서는 최종단에 크기가 큰 버퍼를 필요로 한다. 이로 인하여 회로의 크기가 커질 뿐만 아니라 전력의 소모가 많은 단점이 있다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 로우 어드레스 인에이블신호의 로드(load) 부하량을 감소시켜 인에이블신호 생성부 및 로우디코더의 크기를 감소시키고, 소모전력을 줄인 반도체메모리소자의 로우어드레스 디코딩 장치를 제공하는 데 그 목적이 있다.

도1은 종래의 로우 어드레스 디코딩 과정의 블록 다이아그램.

도2는 본 발명의 일실시예에 따른 로우 어드레스 디코딩 과정의 블록 다이아그램.

도3은 도2의 제2프리디코더의 회로도.

도4는 도2의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

210a, 210b : 제1프리디코더

230 : 제2프리디코더

250 : 로우디코더

상기 목적을 달성하기 위한 본 발명은 반도체메모리소자의 로우어드레스 디코딩 장치에 있어서, 각각 로우어드레스를 입력으로 하여 프리디코딩된 어드레스신호를 출력하는 다수의 제1프리디코더; 인에이블신호에 응답하여 입력된 로우어드레스를 프리디코딩하는 제2프리디코더; 및 상기 제2프리디코더의 출력 어드레스 신호에 응답하고 상기 다수의 제1프리디코더에서 프리디코딩된 어드레스를 입력으로 하여 데이터를 억세스하고자 하는 셀과 연결된 워드라인을 활성화시키는 로우디코더로 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 로우 어드레스 디코딩 과정의 블록 다이아그램으로서, 각각 로우어드레스를 입력으로 하여 프리디코딩된 어드레스신호를 출력하는 제1프리디코더(210a, 210b)와, 인에이블신호 row_en에 응답하여 입력된 로우어드레스 addr<1:0>를 프리디코딩하는 제2프리디코더(230)와, 상기 제2프리디코더(230)에서 프리디코딩된 어드레스신호 paddr_u<3:0>에 응답하여 상기 다수의 제1프리디코더(210a, 210b)에서 프리디코딩된 어드레스신호 paddr_l<0:3> 및 paddr_m<3:0>를 디코딩하여 데이터를 억세스하고자 하는 셀과 연결된 워드라인 wordline<63:0>을 활성화시키는 로우디코더(250)로 이루어진다.

도3은 도2의 상기 제2프리디코더(230)의 회로도로서, 게이트로 상기 인에이블신호 row_en을 입력하여 소스-드레인 경로를 통해 풀업신호를 전달하는 PMOS트랜지스터 PM31과, 제1로우어드레스신호 addr<0>과 제2로우어드레스신호 addr<1> 및 상기 인에이블신호 row_en을 각각 게이트로 인가받아 소스-드레인 경로를 통해 풀다운신호를 전달하는 직렬로 연결된 다수의 NMOS트랜지스터 NM31, NM32, 및 NM33과, 상기 PMOS트랜지스터 PM31 및 상기 NMOS트랜지스터 NM31의 드레인단을 입력으로 하여 상기 풀업신호 또는 상기 풀다운신호를 반전하는 인버터 INV31로 이루어진다.

도4의 동작 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.

외부에서 입력된 로우 어드레스 addr<5:0> 중에서 상기 제1프리디코더(210a, 210b)로 입력된 로우 어드레스 addr<3:2> 및 addr<5:4>는 프리디코딩되어 상기 로우디코더(250)로 입력된 상태에서, 상기 제1프리디코더(210a, 210b)에서는 로우 어드레스의 디코딩 과정의 시작을 알리는 인에이블신호 row_en이 "로우"를 유지하고 있으므로 상기 제1프리디코더(210a, 210b)의 출력신호는 "로우" 레벨을 유지하고 있어 상기 프리디코더로 인가되 어드레스신호는 디코딩을 시작하지 못한다.

상기 인에이블신호 row_en이 "하이"로 액티브되면 NMOS트랜지스터 NM31이 턴-온되면서 이전에 인가된 어드레스 신호 addr<0> 및 addr<1>에 의하여 턴-온된 NMOS트랜지스터 NM32 및 NM33을 통해 풀다운신호가 전달되고 이는 반전되어 상기 로우디코더(250)로 어드레스의 전달과 인에이블신호의 역할을 하는 어드레스신호 paddr_u<3:0>을 입력하여 지정된 워드라인을 활성화한다.

상기 어드레스신호 addr<0> 및 addr<1>에 연결된 로드가 하나의 NMOS트랜지스터로 이루어져 어드레스 버퍼의 크기가 감소하며, 3개의 NMOS트랜지스터가 직렬로 연결되므로 단락 회로(short circuit) 전류가 존재하지 않고, 트랜지스터의 소스와 드레인을 공유하여 기생 커패시턴스(capcitance)의 크기가 감소하여 소모전력이 줄어들고 동작속도가 증가하는 장점이 있다.

상기 제2프리디코더(230) 출력신호 중에서 하나만이 액티브되므로 로우디코더(250)의 1/4만 동작하고, 나머지는 동작하지 않으므로 전체 회로의 동작이 안정된다.

이와 같이 인가된 어드레스신호를 다수의 프리디코더 중의 하나에 인가된 인에이블신호 row_en에 동기시켜 로우디코더로 전달함으로서 인에이블신호 생성부의 면적 뿐만 아니라 로우디코더 및 어드레스 버퍼의 면적을 줄일 수 있고 전력의 소모를 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 반도체메모리장치의 로우어드레스 디코딩 과정에서 다수의 프리디코더 중의 하나에 인가된 로우어드레스신호를 인에이블신호에 동기시켜 로우디코더로 전달하여 관련된 회로의 면적 감소와 전력소모의 감소를 동시에 꾀할 수 있다.

Claims (2)

1. 반도체메모리소자의 로우어드레스 디코딩 장치에 있어서,

   각각 로우어드레스를 입력으로 하여 프리디코딩된 어드레스신호를 출력하는 다수의 제1프리디코더;

   인에이블신호에 응답하여 입력된 로우어드레스를 프리디코딩하는 제2프리디코더; 및

   상기 제2프리디코더의 출력 어드레스 신호에 응답하여 상기 다수의 제1프리디코더에서 프리디코딩된 어드레스를 디코딩하여 데이터를 억세스하고자 하는 셀과 연결된 워드라인을 활성화시키는 로우디코더

   를 구비하여 이루어지는 반도체메모리소자의 로우어드레스 디코딩 장치.
2. 제1항에 있어서,

   상기 제2프리디코더는,

   게이트로 상기 인에이블신호를 입력받아 소스-드레인 경로를 통해 풀업신호를 전달하는 PMOS트랜지스터;

   제1로우어드레스신호와 제2로우어드레스신호 및 상기 인에이블신호를 각각 게이트로 인가받아 소스-드레인 경로를 통해 풀다운신호를 전달하는 직렬로 연결된 다수의 NMOS트랜지스터; 및

   상기 PMOS트랜지스터 및 상기 NMOS트랜지스터의 드레인단을 입력으로 하여 상기 풀업신호 또는 상기 풀다운신호를 반전하는 인버터

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 로우어드레스 디코딩 장치.