KR100549934B1 - 반도체 메모리 장치의 워드라인 디코딩 회로 - Google Patents

반도체 메모리 장치의 워드라인 디코딩 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 워드라인 디코딩 회로에 관한 것인 바, 그 특징은 어드레스신호를 디코딩하여 워드라인을 활성화시키는 워드라인 디코딩 회로에 있어서, 복수의 어드레스를 일시 저장하여 출력하는 버퍼수단; 상기 버퍼수단에 저장된 어드레스신호를 입력받아 디코딩하는 제 1 디코딩수단; 및 디코딩 제어를 위한 펄스제어신호에 응답하여 상기 제 1 디코딩수단의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호를 출력하는 제 2 디코딩수단을 구비함에 있다.
따라서, 본 발명은 워드라인이 활성화되기까지의 지연시간을 줄임으로써, 보다 고속의 디코딩 동작을 수행할 수 있으며, 제 1 디코더 내부의 딜레이 회로가 필요없게 되므로 레이아웃상의 면적손실을 줄일수 있는 효과가 있다.

Description

반도체 메모리 장치의 워드라인 디코딩 회로
본 발명은 반도체 메모리 장치의 워드라인 디코딩 회로에 관한 것으로서, 특히 어드레스신호를 디코딩하여 워드라인을 활성화시키는 워드라인 디코딩 회로에 관한 것이다.
현재, 저전력 반도체 메모리 장치에서는 전력소모를 줄이기 위한 다양한 방법들이 이용되고 있다. 이들 방법 중의 하나는 동작이 필요한 특정 구간에서만 워드라인을 활성화시켜서 워드라인을 활성화할 때의 전력소모를 줄이는 것이다. 이를 위해 위해서는 디코더의 디코딩 경로에 미리 설정한 소정 폭을 갖는 펄스제어신호(PCS: Pulse Control Signal)를 포함시켜서 디코딩 동작을 제어하여야 한다. 여기서, 펄스제어신호(PCS)는 펄스신호발생부에서 생성되는 신호이다.
한편, 반도체 메모리 장치가 대용량화 되어감에 따라 어드레스신호가 증가되는 바, 디코더는 외부 어드레스 신호를 다단에 걸쳐서 디코딩할 수 있도록 프리 디코더(Predecoder)와 메인 디코더(Main decoder)로 구성되어진다.
도 1 은 종래의 반도체 메모리 장치의 워드라인 디코딩 회로를 설명하기 위한 블록도로서, 도면에 도시된 바와 같이, 복수의 어드레스를 일시 저장하여 출력하는 버퍼부(1)와, 디코딩 제어를 위한 펄스제어신호(PCS)에 응답하여 버퍼부(1)에 저장된 어드레스신호를 입력받아 디코딩하는 제 1 디코딩부(2)와, 제 1 디코딩부(2)의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호(WL1∼WLk)를 출력하는 제 2 디코딩부(4)로 구성된다.
상기 버퍼부(1)는 복수의 어드레스신호(A1∼Ai)에 대응하여 복수의 어드레스신호(A1∼Ai)를 일시 저장하여 출력하는 복수의 버퍼(B1∼Bi)로 구성된다.
상기 제 1 디코딩부(2)는 프리 디코더로서 복수의 버퍼(B1∼Bi)를 경유한 복수의 어드레스신호(A1∼Ai)를 디코딩하는 복수의 제 1 디코더(PD1∼PDj)로 구성되고, 복수의 제 1 디코더(PD1∼PDj) 각각은 입력되는 펄스제어신호(PCS)에 응답하여 디코딩 동작을 수행한 후, 그 결과 신호를 제 2 디코딩부(4)에 출력한다.
상기 제 2 디코딩부(4)는 메인 디코더로서 제 2 디코딩부(4)의 출력신호를 디코딩하는 복수의 제 2 디코더(MD1∼MDk)로 구성되고, 복수의 제 2 디코더(MD1∼MDk) 각각은 복수의 제 1 디코더(PD1∼PDj)중 해당 디코더의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호(WL1∼WLk)를 출력한다.
도 2 에 나타낸 바와 같이, 상기 복수의 제 1 디코더(PD1∼PDj)와 복수의 제 2 디코더(MD1∼MDk) 각각은 입력신호를 부정 논리곱하는 낸드게이트(ND)와 인버터(INV)로 구성된다.
그러나, 상기와 같이 종래의 워드라인 디코딩 회로에서는 펄스제어신호(PCS)가 활성화된 후 워드라인을 활성화하기까지 제 1 디코딩부(2)와 제 2 디코딩부(4)에서 두 번에 걸쳐 디코딩 동작을 수행해야 하므로 속도 손실의 원인이 되는 시간지연이 발생된다.
또한, 종래의 워드라인 디코딩 회로에서는 펄스제어신호(PCS)가 불가피하게 최소한의 딜레이 후 발생하므로, 제 1 디코더부(2)의 출력을 제 2 디코더에 입력할 시에는 타이밍을 맞추기 위해 제 1 디코더부(2)의 출력을 인위적으로 지연시키게 되는 데, 이 지연을 위한 회로는 레이아웃 면적 손실의 원인으로 작용하게 된다.
상기 종래의 문제점을 해결하기 위해 제 2 디코딩부(2)의 제 2 디코더들 각각에 펄스제어신호(PCS)를 인가하여 디코딩을 제어할 수 있으나, 이 경우 제 2 디코더들은 워드라인에 일대일 대응하도록 구성되기 때문에 래이아웃이 커지게 되는 문제가 초래된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출한 것으로서 본 발명의 목적은 래이아웃 면적의 손실없이 보다 고속으로 디코딩을 수행할 수 있는 반도체 메모리 장치의 워드라인 디코딩 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 워드라인 디코딩 회로의 특징은 어드레스신호를 디코딩하여 워드라인을 활성화시키는 워드라인 디코딩 회로에 있어서, 복수의 어드레스를 일시 저장하여 출력하는 버퍼수단; 상기 버퍼수단에 저장된 어드레스신호를 입력받아 디코딩하는 제 1 디코딩수단; 및 디코딩 제어를 위한 펄스제어신호에 응답하여 상기 제 1 디코딩수단의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호를 출력하는 제 2 디코딩수단을 구비함에 있다.
이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 의한 워드라인 디코딩 회로를 설명하기 위한 블록도로서, 도면에 도시된 바와 같이, 어드레스신호를 디코딩하여 워드라인을 활성화시키는 워드라인 디코딩 회로에 있어서, 복수의 어드레스(A1∼Ai)를 일시 저장하여 출력하는 버퍼부(10)와, 버퍼부(10)에 저장된 어드레스신호(A1∼Ai)를 입력받아 디코딩하는 제 1 디코딩부(20)와, 디코딩 제어를 위한 펄스제어신호(PCS)에 응답하여 제 1 디코딩부(20)의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호(WL1∼WLk)를 출력하는 제 2 디코딩부(40)로 구성된다.
상기 버퍼부(10)는 복수의 어드레스신호(A1∼Ai)에 대응하여 복수의 어드레스신호(A1∼Ai)를 일시 저장하여 출력하는 복수의 버퍼(B1∼Bi)로 구성된다.
상기 제 1 디코딩부(20)는 프리 디코더로서 복수의 버퍼(B1∼Bi)를 경유한 복수의 어드레스신호(A1∼Ai)를 디코딩 하는 복수의 제 1 디코더(PD1∼PDj)로 구성된다.
상기 제 2 디코딩부(40)는 메인 디코더로서, 소스가 접지되고 펄스제어신호(PCS)에 응답하여 구동되는 제어용 트랜지스터(CT)와, 제어용 트랜지스터(CT)의 드레인에 공통 결합되며, 제어용 트랜지스터(CT)가 구동될 시 제 1 디코딩부(10)의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호를 출력하는 복수의 제 2 디코더(MD1∼MDk)로 구성된다.
도 4 에 나타낸 바와 같이, 상기 복수의 제 2 디코더(MD1∼MDk) 각각은 전원전압과 제 1 노드(N) 사이에 결합되고 게이트가 접지된 피모스 트랜지스터(MP)와, 상기 제 1 노드(N)와 제어용 트랜지스터(CT)의 드레인 사이에 직렬 결합되어 제 1 디코딩부(10)의 출력신호에 응답하여 구동되는 제 1 및 제 2 엔모스 트랜지스터(MN1,MN2)와, 상기 제 1 노드(N)를 통해 발생되는 신호를 반전하여 출력하는 인버터(INV)로 구성된다.
도 5 에 나타낸 바와 같이, 상기 제어용 트랜지스터(CT)는 복수의 제 2 디코더(MD1∼MDk)를 소정수의 그룹(41,42)으로 분할하고, 상기 분할된 그룹(41,42) 각각에 결합된다.
상기와 같은 구성을 참조하여 본 발명의 실시예에 따른 워드라인 디코딩 회로의 동작을 설명하면 다음과 같다.
도 3 을 참조하여, 본 발명의 일실시예에 따라 버퍼부(10)는 어드레스신호들(A1∼Ai)을 입력받아서 해당 버퍼들(A1∼Ai)에 저장하고, 그 저장된 어드레스신호들(A1∼Ai)을 제 1 디코딩부(20)로 전송한다.
상기 버퍼부(10)에서 전송된 어드레스신호들(A1∼Ai)은 제 1 디코딩부(2))의 해당 제 1 디코더들(PD1∼PDj)에서 디코딩된 후 제 2 디코딩부(40)로 전송된다.
이와 같은 상태에서, 펄스제어신호(PCS)가 비활성화 상태 죽, 논리 "로우" 레벨의 신호를 유지하고 있다면, 도 4 에 나타낸 바와 같이 제어용 트랜지스터(CT)는 턴오프되고, 엔모스 트랜지스터(MN1,MN2)는 플로팅 상태가 된다. 한편, 피모스 트랜지스터(MP)는 소스가 전원전압에 결합되고 게이트가 접지되므로 항상 온(ON)상태에 있다. 이에 따라 제 2 디코딩부(40)는 제 1 디코딩부(40)로부터 디코딩된 신호를 입력받더라도 엔모스 트랜지스터(MN1,MN2)가 턴온되지 않으므로, 디코딩 동작을 수행하지 못하게 된다.
반면에, 펄스제어신호(PCS)가 활성화 상태 즉, 논리 "하이" 레벨의 신호를 유지하고 있다면, 이에 응답하여 제어용 트랜지스터(CT)가 턴온되므로, 제 2 디코딩부(40)는 시간지연 없이 제 1 디코딩부(40)에서 결과하는 신호를 디코딩하여 워드라인 활성화신호(WL1∼WLk)를 발생한다. 보다 상세하게, 제어용 트랜지스터(CT)는 펄스제어신호(PCS)에 응답하여 턴온되고, 엔모스 트랜지스터(MN1,MN2)는 제 1 디코딩부(20)의 출력신호에 따라 엔모스 트랜지스터(MN1,MN2)가 턴온된다. 이에 따라 제 1 노드(N)에서는 엔모스 트랜지스터(MN1,MN2)의 게이트에 입력되는 신호를 부정논리곱한 신호가 발생된다. 이 논리곱 신호는 인버터(INV)의해 반전되어 워드라인 활성화신호로(WL1∼WLk)서 출력된다.
상기한 바와 같은 본 발명의 일실시예에서는 제 2 디코더들(MD1∼MDk)이 워드라인에 대응하여 구성되는 바, 워드라인의 개수의 증가하면 그 만큼 제어용 트랜지스터(CT)에 걸리는 부하가 커지게 되고, 이로 인해 제어용 트랜지스터(CT)가 손상될 수 있다.
본 발명의 다른 실시예에서는, 도 5 에 나타낸 바와 같이, 제어용 트랜지스터(CT)의 구동능력에 적합한 수효로 복수의 제 2 디코더(MD1∼MDk)가 소정수의 그룹(41,42)으로 분할되고, 그 분할된 그룹(41,42) 각각에 대응하여 제어용 트랜지스터(CT)가 결합된다. 이러한 부하의 분배는 안정된 디코딩 동작이 가능하도록 한다.
이상에서와 같이, 본 발명은 어드레스가 미리 인가되는 경우에 펄스제어신호(PCS)만 활성화시키면 제 2 디코더부가 즉시 활성화되어 워드라인을 활성화시키게 되므로, 시간지연 없이 고속의 디코딩이 가능하게 되며, 또한 제 1 디코더부 내부의 딜레이 회로가 필요없게 되므로 레이아웃상의 면적손실을 줄일수 있는 효과가 있다.
본 발명은 상술한 실시예에 한정되지 않고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경하여 실시할 수 있다.
도 1 은 종래의 반도체 메모리 장치의 워드라인 디코딩 회로를 설명하기 위한 블럭도.
도 2 는 도 1 의 디코더를 나타낸 회로도.
도 3 은 본 발명의 일실시예 의한 반도체 메모리 장치의 워드라인 디코딩 회로를 설명하기 위한 블럭도.
도 4 는 도 3 의 제 2 디코딩부의 상세회로도.
도 5 는 본 발명의 다른 실시예에 의한 제 2 디코딩부를 설명하기 위한 블록도.
*도면의 주요 부분에 대한 부호의 설명
10; 버퍼링부 20; 제 1 디코딩부
40; 제 2 디코딩부 B1∼Bi; 버퍼
PD1∼PDj; 제 1 디코더 MD1∼MDk; 제 2 디코더
WL1∼WLk; 워드라인 활성화 신호

Claims (2)

  1. 어드레스신호를 디코딩하여 워드라인을 활성화시키는 워드라인 디코딩 회로에 있어서,
    복수의 어드레스를 일시 저장하여 출력하는 버퍼수단;
    상기 버퍼부에 저장된 어드레스를 입력받아 디코딩하는 제 1 디코딩수단; 및
    디코딩 제어를 위한 펄스제어신호에 응답하여 구동되는 제어용 트랜지스터의 드레인에 공통 결합되고, 상기 제어용 트랜지스터가 구동될 시 상기 제 1 디코딩수단의 출력신호를 디코딩하여 워드라인을 활성화하기 위한 신호를 출력하며, 전원전압과 제 1 노드 사이에 결합되고 게이트가 접지된 피모스 트랜지스터, 상기 제 1 노드와 상기 제어용 트랜지스터의 드레인 사이에 직렬 결합되어 상기 제 1 디코딩 수단의 출력신호에 응답하여 구동되는 제 1 및 제 2 엔모스 트랜지스터, 및 상기 제 1 노드를 통해 발생되는 신호를 반전하여 출력하는 인버터로 구성되는 제 2 디코더를 복수 개 갖는, 제 2 디코딩수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어회로.
  2. 제 1 항에 있어서, 상기 제어용 트랜지스터는
    상기 복수의 제 2 디코더를 소정수의 그룹으로 분할하고, 상기 분할된 그룹 각각에 대응하여 결합되는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 디코딩 회로.
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