JPH02208896A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要コ 高速化さ′れた半導体メモリ回路に関し、特に記憶セル
アレイと、該記憶セルアレイ上の記憶セルを選択するた
めのデコーダを有する半導体メモリ回路に関し、 従来の、例えば同期型の半導体メモリ回路においては、
アドレスレジスタにアドレス信号を設定した後出力デー
タを得るまでには、該アドレスレジスタの動作時間、及
びデコーダ、記憶セル、センスアンプ等の動作時間が遅
延時間となり、サイクルタイムの減少すなわちメモリの
高速化ができなかった問題の解決を目的とし、デコーダ
の内部に、アドレス信号のデコードの中間段階での結果
を保持する手段を設け、該デコードの中間段階の結果の
保持をクロック信号に同期させて行うよう構成する。

［産業上の利用分野］ 本発明は、高速化された半導体メモリ回路に関し、特に
、記憶セルアレイと、該記憶セルアレイ上の記憶セルを
選択するためのデコーダを有した半導体メモリ回路に関
する。

［従来の技術］ 従来の半導体メモリ回路の構成を第４図、及び第６図に
示す。これらの図に示す例は、高速スタティックＲＡＭ
の場合であり、第４図は従来の非同期型の半導体メモリ
回路のブロック図、第６図は従来の同期型の半導体メモ
リ回路のブロック図を示し、また、図面の見易さ及び説
明の簡略化の為に記憶データの読出しに直接関係する部
分のみ示したものである。

第４図に示す非同期型の半導体メモリ回路においては、
アドレスバス上のアドレス信号はアドレスバッファ５２
を介して、行デコーダ５３及び列デコーダ５４に入力さ
れ、該デコーダ５３．５４の出力線により記憶セルアレ
イ５１上の特定の記憶セルが選択される。

該選択された特定の記憶セルの内容は、続出し／書込み
回路５５、センスアンプ５６及び出力バッファ５７を介
して外部にデータ出力される。

また、上記の動作は第５図のタイムチャートで示される
。

この従来例は非同期式であるため、アト１／ス信号ａ（
斜線部）が時刻ｔ、で確定した後に、デコーダ５３．５
４等の半導体メモリ回路の各部の動作遅延時間Ｔｃを持
って、時刻ｔ、において、出力データｂ（斜線部）が出
力される。

この例では、アドレス信号及び出力データを保持するた
めのレジスタがなく、又同期用のクロック信号も使用し
ないため、出力データが確定している出力有効期間が短
かく、サイクルタイムを短かくして行くと出力が消えて
しまい高速化には限界がある。

第６図は従来の同期型の半導体メモリ回路のブロック図
であり、アドレス上のアドレス信号をアドレスバッファ
５２を介して、アドレスレジスタ５８中に保持し、該ア
ドレスレジスタ５８の内容をデコーダ５３．５４により
デコードし、該デコーダ５３．５４の出力線により、記
憶セルアレイ５１上の特定の記憶セルを選択する。

該選択された記憶セルの内容はぎ出し／書込み回路５５
及びセンスアンプ５６を介して出力データレジスタ５９
に保持され、バッファ５７を介して、外部へデータ出力
される。

また、上記の動作は第７図のタイムチャートで示される
。

すなわち、アドレスバス上のアドレス信号ａ（斜線部）
は時刻ｔａ　でクロック信号ＣＰＩによりアドレスレジ
スタ５８に保持され、次のクロック信号ＣＰ２が入力さ
れるまでの１クロツクサイクルの期間中保持される（図
中の符号すで示す斜線部）。該アドレスレジスタ５８の
内容はデコーダ５３．５４に入力され、記憶セル５１上
の特定の記憶セルを選択し、該記憶セルの内容が、デコ
ーダ部及び記憶セルアレイ回路の動作遅延時間の後、時
刻ｔ、において、センスアンプ５６より出力され、クロ
ック信号ＣＰ２により出力データレジスタ５９に該出力
データが保持される（図中の符号ｅで示す部分）。　従
って、該出力データは出力レジスタ中に１クロツクサイ
クルの間安定に保持され、出力の有効期間が延びるが、
その反面、アドレスレジスタ５８にアドレスがセットさ
れてか、ら出力データレジスタ５９に出力テ゛−夕がセ
ットされるまでの遅延時間Ｔａが比較的大きくなる。

［発明が解決しようとする課題］ 以上説明したように、従来の半導体メモリ回路において
、第４図に示した非同期式の例では、アト１／ス信号に
対する記憶セルの出力データはレジスタに保持されるこ
とがなく、出力のを効期間が短く、サイクルタイムを短
かくして行くと出力データの有効期間も短かくなり、最
終的には出力データが消えてしまうことになり、サイク
ルタイムを短かくするには限度がある。

また、第６図に示した同期式の例では、レジスタにより
出力データを所定の期間保持するので、出力有効期間が
延びるが、アドレス１／ジスタ５８にアドレスデータが
セットされてから、出力データレジスタ５９に出力デー
タがセットされるまでには、デコーダ５３．５４、記憶
セルアレイ５１、センスアンプ５６及び出力データレジ
スタ５９等を含めた各部での回路遅延時間が発生し、該
回路遅延時間が半導体メモリ回路の最小サイクル時間と
なり高速化には限界がある。

本発明は、上記問題点に鑑みなされたものであり、より
高速のサイクル動作を可能とする半導体メモリ回路を提
供することを目的とする。

口課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、半導体で構成される記憶セルアレ
イと、アドレス信号を、該記憶セルアレイの行方向にデ
コードする行デコーダと、列方向にデコードする列デコ
ーダと、該行デコーダ及び列デコーダの出力で選択され
る記憶セルアレイ上の記憶セルに対するデータの読出し
及び書込みを行う制御回路とを有する半導体メモリ回路
において、 上記行デコーダまたは列デコーダの内部には、アドレス
信号のデコードの中間段階での結果を保持する手段を設
け、該デコードの中間段階の結果の保持を制御用クロッ
ク信号に同期させて行う半導体メモリ回路である。

［作　用コ 本発明では、従来の同期型の半導体メモリ回路で使用し
ているアドレス信号の保持の為のアドレスレジスタを除
去し、これに代わるものとして、デコーダの内部にアド
レス信号のデコードの中間段階での結果を保持するため
の手段を設ける。

例えば、デコーダをプリデコーダとメインデコーダに分
割し、それらの間にレジスタを設け、該レジスタにプリ
デコーダの出力結果を保持させる。

このようにすることにより、従来はアドレスレジスタに
クロック信号を与えてアドレスを保持させてから、出力
データを得る迄の遅延時間が最小サイクルであったが、
本発明では、上記デコーダ内部のレジスタにクロック信
号を与えてから出力データを得る迄の遅延時間が最小サ
イクルとなり、その分高速化が達成できる。

次に、上記説明を、タイムチャートを用いてより明確に
する。

すなわち、従来の同期型の半導体メモリ回路では、第７
図に示される如く、アドレスバス上のアドレス信号ａ（
斜線部）が与えられ、時刻ｔ、でクロック信号ＣＰＩに
よりアドレスレジスタに該アドレス信号を保持（図の符
号すで示す部分）した後に、時刻ｔｂ　でセンスアンプ
の出力データｄ（斜線部）を得るまでの遅延時間Ｔａは
、クロック信号ＣＰＩを基点として、Ｔａ＝（アドレス
レジスタの動作時間）＋〈デコーダの動作時間）＋（記
憶セル内容読出し時間）＋〈センスアンプ回路の応答時
間〉で与えられ、クロックサイクルは上記時間以下には
短縮することは出来なかった。

所で、本発明による半導体メモリ回路では、第１図に示
す如く、アドレスバス上のアドレス信号ａ（斜線部）の
入力と共に、プリデコードを開始し、クロック信号ＣＰ
Ｉに対して所定の遅延を持った内部クロックパルスＣＰ
３により、時刻ｔ、で上記プリデコーダの中間デコード
結果をデコーダ部レジスタに保持（図中の符号ｅで示す
部分）させ、時刻ｔ５　でセンスアンプの出力データｄ
を得るまでの時間Ｔｂは、クロック信号ＣＰ３を基点と
して、 Ｔｂ＝（デコーダ部レジスタの動作時間〉＋（メインデ
コーダの動作時間）＋（記憶セルの内容読出し時間）＋
（センスアンプ回路の応答時間） となり、該時間が最小クロックサイクルの限界となる。

所で、上記時間Ｔａ、Ｔｂを比較すると、従来例のアド
レスレジスタと本発明で使用されるデコーダ部レジスタ
の動作時間が同等であり、また、従来例のデコーダの構
成が本発明で使用されるのと同じプリデコーダとメイン
デコーダで構成されていると仮定すれば、明らかに本発
明ではプリデコーダの動作時間分が短縮され、その分サ
イクルタイムの短縮すなわち高速化が達成されることに
なる。

［実施例］ 第２図は本発明の一実施例を示すブロック図であり、高
速スタティックＲＡＭの例である。

同図において、１は記憶セルアレイ、２はアドレスバッ
ファ、３ａは行プリデコーダ、３ｂは行アドレスレジス
タ、３Ｃは行メインデコーダ、４ａは列プリデコーダ、
４ｂは列アドレスレジスタ、４Ｃは列メインデコーダ、
５は読出し／書込み回路、６はセンスアンプ、７は出力
データバッファ、９は出力データレジスタ、１０はクロ
ックパルス用ゲート回路を表わしている。

図の例では、本発明の理解を容易にする為に、メモリ回
路の記憶データの読出しに関係する部分のみを例示して
いるが、特にこれに限定する意味ではなく、他に図示し
ない書込みデータレジスタ、リード・ライト制御回路、
チップセレクト信号回路等の通常のデータの読み書きに
必要な機能が付加されるものである。

以下の動作説明においても、データの読出しの場合を例
に取って本発明の詳細な説明が行なわれる。

第２図において、アドレスバス上のアドレス信号はアド
レスバッファ２を介して行プリデコーダ３ａ及び列プリ
デコーダ４ａに入力され、デコードが開始され、該プリ
デコーダ３ａ１４ａでのプリデコードの結果が、クロッ
クパルスａに所定の遅延を施した内部クロックパルスｂ
に同期して、行アドレスレジスタ３ｂ及び及び列アドレ
ス・レジスタ４ｂに保持される。

該アドレスレジスタ３ｂ、４ｂに保持されたプリデコー
ドの結果は次の内部クロックパスｂが到来するまで安定
に保持される。

行アドレスレジスタ３ｂ及び列アドレスレジスタ４ｂに
保持されたプリデコードの結果は、それぞれ行メインデ
コーダ３Ｃ及び列メインデコーダ４Ｃで最終的なデコー
ドが施され、該メインデコーダ３ｃ、４ｃの出力線によ
り記憶セルアレイ１上の特定の記憶セルを選択する。

該特定の記憶セルの内容は、読出し／書込み回路５及び
センスアンプ６を介して、内部クロックパルスｂに同期
して出力データレジスタ９に保持され、出力データ・バ
ッファ７を介して外部に出力される。

所で、本発明においては、デコーダをプリデコーダとメ
インデコーダに分割し、それらの間に、アドレスレジス
タを挿入する構成を取るものであるが、プリデコーダと
メインデコーダの機能分担の割合は特に制限がある分で
はないが、例えば第３図に示す如く、アドレス信号が９
ｂｉｔであり、最終的なメモリセル行選択線５１２本が
デコードされる場合を考えると、プリデコーダ中に２−
４デコーダ（２−ＬＩＮＥ−ＴＯ−４−ＬＩＮＢ−０ε
Ｃ０ＤＢＲ）　１１〜１４を４個設け、行アドレスレジ
スタ３ｂに保持されるべきビット情報量を１７ｂｉｔ　
　（４Ｘ４＋１）とした場合の例である。

この行アドレス・レジスタ３ｂは記憶セルアレイ回路１
に機能的に近い位置に配置されればされる程、高速化が
達成されるが、その分保持されるべき情報量が増大、す
なわちハードウェア量の増加を生ずるので両者を比較衡
量の上決定される。

また以上の説明は、高速スタティクＲＡＭでの実施例の
説明であるが、ＦＲＯＭは勿論、ダイナミックＲＡＭ、
その他の種々の形式のものに本発明は適用され得る。

［発明の効果コ 以上説明した如（、本発明によれば、従来のアドレスレ
ジスタをデコーダ部レジスタで機能的に置き換えること
により、サイクルタイムの短縮が図れ、その分高速の半
導体メモリ回路の製作が可能となり、高速の転送レート
を必要とする計算機システムの性能を向上させることが
できる。

〜１４・・・・・・プリデコーダ内の２−４デコーダ

【図面の簡単な説明】

第１図は本発明の動作説明図、第２図は本発明の一実施
例を示すブロック図、第３図は本発明のデコーダ部の一
構成例を示す図、第４図は従来の非同期型の半導体メモ
リ回路のブロック図、第５図は従来の非同期型の半導体
メモリ回路の動作説明図、第６図は従来の同期型の半導
体メモリ回路のブロック図、第７図は従来の同期型の半
導体メモリ回路の動作説明図である。

Claims (1)

1. 【特許請求の範囲】 半導体で構成される記憶セルアレイと、アドレス信号を
   、該記憶セルアレイの行方向にデコードする行デコーダ
   と、列方向にデコードする列デコーダと、該行デコーダ
   及び列デコーダの出力で選択される記憶セルアレイ上の
   記憶セルに対するデータの読出し及び書込みを行う制御
   回路とを有する半導体メモリ回路において、上記行デコ
   ーダ及び列デコーダの内部に、アドレス信号のデコード
   の中間段階での結果を保持する手段を設け、 該デコードの中間段階の結果の保持を制御用クロック信
   号に同期させて行うことを特徴とする半導体メモリ回路
   。