KR100863520B1 - 워드라인 구동 제어장치를 포함하는 반도체메모리소자 - Google Patents

워드라인 구동 제어장치를 포함하는 반도체메모리소자 Download PDF

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Abstract

본 발명은 기생 커패시턴스에 의한 오동작을 방지하면서도 불필요한 전류소모가 발생하지 않으며 빠른 구동속도를 갖는 워드라인 구동 제어장치를 포함하는 반도체메모리소자를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 복수의 어드레스-정보신호에 응답하여 제1 노드에 걸린 전압을 제2 노드로 디스차징하기 위한 제1 풀다운 드라이빙수단; 복수의 어드레스-정보신호에 응답하여 상기 제2 노드에 걸린 전압을 접지전압 공급단으로 디스차징하기 위한 제2 풀다운 드라이빙수단; 상기 제2 풀다운 드라이빙수단의 오프 시 상기 제2 노드를 논리레벨 하이에 대응되는 레벨로 유지하기 위한 레벨 유지수단; 상기 제1 노드에 걸린 전압을 반전시켜 피드백신호로 출력하고, 지연시켜 워드라인의 구동을 제어하기 위한 워드라인-구동신호로 출력하기 위한 지연수단; 및 워드라인-오프신호와 상기 피드백신호에 응답하여 상기 제1 노드를 풀업 구동하기 위한 풀업 드라이빙수단을 구비하는 반도체메모리소자가 제공된다.
Figure R1020070031982
외부전압, 고전압, 기생 저항, 기생 커패시터, 워드라인

Description

워드라인 구동 제어장치를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH DEVICE TO CONTROL WORD-LINE OPERATION}
도 1은 종래기술에 따른 반도체메모리소자 내 워드라인 구동 제어장치의 내부 회로도.
도 2a는 도 1에 도시된 워드라인 구동 제어장치를 간략히 도시한 도면.
도 2b는 도 2a에 도시된 워드라인 구동 제어장치를 기생 저항과 커패시턴스 측면에서 모델링한 도면.
도 3은 고전압의 레벨이 불안정한 경우에 따른, 도 2a에 도시된 종래기술의 시뮬레이션 파형도.
도 4는 앞서 언급한 기생 커패시턴스의 크기와, 외부전압의 레벨이 불안정한 경우와, 고전압의 레벨이 불안정한 경우에 따른 각 노드의 천이 시 시뮬레이션 파형도.
도 5a는 워드라인-오프신호의 비활성화 시점을 앞으로 당기는 경우의 신호 파형도를 도시한 도면.
도 5b는 도 5a와 같이 워드라인-오프신호의 비활성화시점을 앞당김에 따른 각 노드의 레벨 변화를 도시한 시뮬레이션 파형도.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 워드라인 구동 제어장치의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
500 : 레벨 유지부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하여, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자에 관한 것이다.
일반적으로, 반도체 집적 회로, 특히 반도체 메모리 소자는 내부의 구동을 위해서는 저전위의 외부전압을 사용하고, 특정 부분의 구동을 위해서는 외부전압을 승압하여 생성한 고전압을 사용한다. 즉, 낮은 전위로 신호를 연산하여 활용하다가 최종 출력단에서는 승압 전압을 활용하는 것이 일반적이다. 이와 같이, 낮은 전압을 사용하여 메모리 내부에서 소모되는 전류량을 줄일 수 있다.
특히, DRAM 내부에는 액티브신호의 논리연산을 통해 서브-워드라인(Sub-Word Lind)을 활성화를 제어하기 위한 메인 워드라인(Main Word Line) 구동 제어부가 있다. 이와 같은, 구동 제어부에는 외부 전원전압과 동일하거나, 비슷한 전압(최소한 내부에서 승압하여 생성한 고전압보다는 일반적으로 작게 설계됨.)으로 생성된 신호를 내부 고전압으로 승압시켜 워드라인-구동신호를 생성하게 된다.
이때, 일반적인 DDR2의 경우, 외부전압 1.8V에 대해 승압되는 고전압은 3.5V로써, 약 2배 가량의 전압레벨 차이를 갖는다. 물론, 외부전압과 고전압 사이의 전압 차이가 일정하지 않거나, 저전력 설계에 대응하기 위하여 고전압의 레벨을 낮추는 방향으로 연구가 진행되고 있다.
한편, 다음에서는 전술한 바와 같이 반도체메모리소자 내 구비되는 워드라인 구동 제어장치를 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자 내 워드라인 구동 제어장치의 내부 회로도이다.
도 1을 참조하면, 종래기술에 따른 워드라인 구동 제어장치는 복수의 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)에 응답하여 노드 N1에 걸린전압을 풀다운 드라이빙하기 위한 풀다운 드라이빙부(10)와, 워드라인-오프신호(WLOFFB)와 피드백신호(FD)에 응답하여 노드 N1을 풀업 구동하기 위한 풀업 드라이빙부(20)와, 노드 N1에 걸린 전압을 반전하여 피드백신호(FD)로 출력하고, 지연하여 워드라인-구동신호(MWLB)로 출력하기 위한 지연부(30)를 구비한다.
그리고 풀다운 드라이빙부(10)는 어드레스-정보신호 BAX34<0:3>에 응답하여 노드 N1에 걸린전압을 노드 N2로 디스차징하기 위한 제1 내지 제4 드라이버(11, 12, 13, 14)와, 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>) BAX56<0:3>에 응답하여 노드 N2에 걸린전압을 노드 N3로 디스차징하기 위한 제5 내지 제8 드라이 버(15, 16, 17, 18)와, 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>) BAX78<0>에 응답하여 노드 N3에 걸린 전압을 디스차징하기 위한 제9 드라이버(19)를 포함한다.
참고적으로, 워드라인-구동신호(MWLB)가 논리레벨 'L'로 활성화되면, 이에 응답하여 워드라인이 고전압 레벨로 활성화된다. 또한, 워드라인-구동신호(MWLB)가 논리레벨 'H'로 비활성화되면, 워드라인이 접지전압 레벨로 비활성화된다.
또한, 고전압(VPP)은 외부전압(VDD)을 승압한 전원으로서, 외부전압(VDD) 보다 높은 전압레벨을 갖는다.
이와 같은, 워드라인 구동 제어장치는 제9 드라이버에 인가되는 어드레스-정보신호 BAX78<1:3>에 따라 구분되어 구비된다. 이들은, 인가받는 어드레스-정보신호 BAX78<1:3>만이 다르고 동일한 구동을 가지므로, 구체적인 언급은 생략한다.
앞서 언급한 바와 같이, 소비전력을 줄이기 위해, 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)는 접지전압에서 외부전압 레벨로 스윙하며, 워드라인-오프신호(WLOFFB) 및 워드라인-구동신호(MWLB)는 접지전압에서 고전압 레벨로 스윙한다.
한편, 구동을 간략히 살펴보도록 한다.
먼저, 어드레스-정보신호 BAX78<0>와 BAX34<0:3>과 BAX56<0:3>가 논리레벨 'H'로 활성화되면, 풀다운 드라이빙부(10)가 액티브되어 노드 N1을 디스차징한다. 그리고 지연부(30)는 노드 N1에 걸린 전압을 반전하여 피드백신호(FD)를 논리레벨 'H'로, 워드라인-구동신호(MWLB)는 논리레벨 'L'로 활성화한다.
또한, 워드라인-오프신호(WLOFFB)가 논리레벨 'L'로 활성화되고, 어드레스-정보신호 BAX34,56<0:3>, 78<0>가 논리레벨 'L'로 비활성화된다. 풀업 드라이빙부(20)가 워드라인-오프신호(WLOFFB)에 응답하여 노드 N1를 고전압 레벨로 드라이빙한다. 이어, 지연부(30)가 노드 N1을 반전시켜 피드백신호(FD)는 논리레벨 'L'로 활성화하고, 지연하여 워드라인-구동신호(MWLB)는 논리레벨 'H'로 비활성화한다. 또한, 풀업 드라이빙부(20)는 워드라인-오프신호(WLOFFB)와 피드백신호(FD)에 응답하여 노드 N1이 고전압(VPP) 레벨을 갖도록 드라이빙한다.
도 2a는 도 1에 도시된 워드라인 구동 제어장치를 간략히 도시한 도면이다.
도 2a를 참조하면, 워드라인 구동 제어장치의 개념도는 워드라인-오프신호(WLOFFB)를 게이트 입력으로 가지며 고전압(VPP)의 공급단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 어드레스-정보신호 BAX34를 게이트 입력으로 가지며 노드 N1과 N2 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 어드레스-정보신호 BAX56를 게이트 입력으로 가지며 노드 N2과 N3 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 어드레스-정보신호 BAX78를 게이트 입력으로 가지며 노드 N3과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)와, 노드 N1에 걸린 전압을 게이트 입력으로 가지며 고전압의 공급단과 노드 FD 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 노드 N1에 걸린전압을 게이트 입력으로 가지며 노드 FD와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 노드 FD에 걸린 전압을 게이트 입력으로 가지며 고전압(VPP)의 공급단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, 노드 FD에 걸린 전압을 반전하여 워드라인-구동신호(MWLB)로 출력하기 위한 인버터(I1)를 포함한다.
또한, 기생 커패시턴스 C3가 노드 N1에 접속되고, 기생 커패시턴스 C2는 노드 N2에, 기생커패시턴스 C1은 노드 N3에 접속된다.
도 2b는 도 2a에 도시된 워드라인 구동 제어장치를 기생 저항과 커패시턴스 측면에서 모델링한 것이다. 또한, 트랜지스터는 스위치로 모델링 하였다.
앞서 언급한 바와 같이, 소비전력을 줄이기 위해, 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)는 외부전압(VDD)으로 드라이빙되는 반면, 최종 워드라인의 활성화를 제어하기 위한 워드라인-구동신호(MWLB)는 고전압(VPP) 레벨로 드라이빙된다. 그리고, 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)를 인가받는 풀다운 드라이빙부는 적은 면적 안에 구현되기 때문에, 적은 기생저항을 갖는 반면, 상대적으로 기생 커패시턴스는 커진다.?
한편, 워드라인 구동 제어장치 자체가 지니고 있는 기생 커패시턴스(Parasitic Capacitance)에 의해 오동작이 발생한다. 또한, 고전압의 레벨이 불안정해 외부전압과 고전압의 레벨 차이가 일정하지 않은 경우에는, 앞서 언급한 오동작이 더욱 쉽게 발생한다. 이에 관해 시뮬레이션 파형도를 참조하여 살펴보도록 한다.
도 3은 고전압의 레벨이 불안정한 경우에 따른, 도 2a에 도시된 종래기술의 시뮬레이션 파형도이다.
도 3에 도시된 바와 같이, 어드레스-정보신호 BAX78는 논리레벨 'L'로 비활 성화되고, 어드레스-정보신호 BAX34 및 BAX56는 논리레벨 'H'로 활성화된 경우다.
따라서, PMOS트랜지스터(PM1)는 논리레벨 'H'에 의해 액티브되지 않는다. 그리고 NMOS트랜지스터 NM1 및 NM2가 액티브되며, NMOS트랜지스터 NM3은 오프된다.
NMOS트랜지스터 NM3가 턴오프되므로 패스가 형성되지는 않으나, 노드 N1의 커패시터 C3에 저장된 전하가, 턴온된 NMOS트랜지스터 NM1 및 NM2에 의해, 커패시터 C1 및 C2에 일부 유입된다. 따라서, 노드 N1의 전압레벨이 하강한다.
노드 N1의 레벨이 하강하여 PMOS트랜지스터 PM3가 턴온되므로, 이에 의해 노드 FD가 논리레벨 'H'로 상승한다. 인버터(I1)가 노드 FD의 레벨을 반전하여, 워드라인-구동신호(MWLB)를 논리레벨 'L'로 활성화한다.
즉, 해당 어드레스-정보신호 BAX34, 56, 78이 모두 활성화되는 조건을 만족하지 않는 상황에서도, 기생 커패시턴스(C1, C2, C3)에 의해 워드라인-구동신호(MWLB)가 활성화되는 오동작이 발생한다.
더욱이, 도 3에 도시된 바와 같이, 외부전압의 레벨은 2V로 안정적인 반면, 고전압은 2.1V에서 3.5V 사이의 레벨로서, 안정적이지 않다.
이와 같이, 고전압의 레벨이 불안정하면, 워드라인-오프신호(WLOFFB)가 논리레벨 'L'로 활성화되어 기생 커패시턴스 C3에 저장되는 전하의 양이 줄어들기 때문에, 전술한 바와 같은 오동작이 더욱 쉽게 발생한다.
각 신호의 천이 시에 따른 상황을 도면의 오른편에 확대하여 나타내었다. 도시된 바와 같이, 고전압(VPP)의 레벨이 낮을수록 노드 N1의 전압 레벨이 낮아져 PMOS트랜지스터(PM1)를 턴온시킬 만큼의 낮은 레벨로 쉽게 내려갈 수 있음을 알 수 있다. 또한, 고전압(VPP)의 레벨이 낮을수록, 노드 FD의 레벨은 더욱 빠르게 논리레벨 'H'로 천이되어 PMOS트랜지스터 PM2를 턴오프시킨다.
따라서, 논리레벨 'H'로 유지되어야 하는 워드라인-구동신호(MWLB)가, 고전압의 레벨이 불안정한 상태에서 앞서 언급한 조건의 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)가 인가되는 경우, 논리레벨 'L'로 보다 쉽게 활성화되는 것을 알 수 있다.
한편, 도 4는 앞서 언급한 기생 커패시턴스의 크기와, 외부전압의 레벨이 불안정한 경우와, 고전압의 레벨이 불안정한 경우에 따른 각 노드의 천이 시 시뮬레이션 파형도이다.
도 4의 a는 기생 커패시턴스 C3이 기생 커패시턴스 C2 및 C1에 비해 적은 커패시턴스를 갖는 경우를 도시한 것으로, 여기서 △C는 C의 변화량이다. 여기서, C = C1 + C2 - C3이다. 도시된 바와 같이, △C가 커짐에 따라, 노드 N1의 레벨이 더욱 빠르게 불안정해져, 잘못된 조건에서 워드라인-구동신호(MWLB)가 활성화되는 오동작이 발생하는 것을 알 수 있다. 참고적으로, 오동작이 발생하기 시작하는 시점의 △C는 30pF이다.
또한, b는 고전압(VPP)의 레벨은 2.8V로 안정적인데, 외부전압(VDD)의 레벨이 2.1V에서 3.1V로 상승하여 불안정한 경우를 도시한 도면이다. 외부전압(VDD)의 레벨이 상승함에 따라, NMOS트랜지스터 NM1 및 NM2에 의해, 노드 N1에서 노드 N2로 전하가 전달되는 속도가 빨라져, 노드 N1의 레벨이 점점 하강한다. 따라서, 외부전압(VDD)의 레벨이 상승함에 따라, 워드라인-구동신호(MWLB)가 잘못된 조건하에서 활성화되는 오동작을 갖는다.
또한, C는 외부전압(VDD)의 레벨은 2.1V로 안정적인데, 고전압(VPP)의 레벨이 3.1V에서 2.1V 사이의 레벨로 하강하여 불안정한 경우를 도시한 도면이다. 고전압(VPP)의 레벨이 하강함에 따라, 노드 N1에 걸린전압의 레벨이 역시 낮아진다. 따라서, NMOS트랜지스터 NM1 및 NM2가 턴온되어 노드 N2와의 차지 쉐어(Charge Share)가 일어날 때, 쉽게 노드 N1의 레벨이 낮아진다. 따라서, 고전압(VPP)의 레벨이 낮아질수록, 워드라인-구동신호(MWLB)가 잘못된 조건에서 쉽게 활성화되는 오동작이 발생하는 것을 알 수 있다.
한편, 이러한 오동작은 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)가 액티브될 때까지 워드라인-오프신호(WLOFFB)의 활성화를 소정시간 유지하여 줌으로써 방지할 수 있으나, 이는 불필요한 전류소모가 발생하는 단점이 있다. 이에 관해 다음 도면을 참조하여 살펴보도록 한다.
도 5a는 워드라인-오프신호(WLOFFB)의 비활성화 시점을 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)의 활성화시점으로부터 앞으로 당기는 경우의 신호 파형도를 도시한 도면이며, 도 5b는 이와 같이 워드라인-오프신호(WLOFFB)의 비활성화시점을 앞당김에 따른 각 노드의 레벨 변화를 도시한 시뮬레이션 파형도이다.
도 5b을 참조하여, 워드라인-오프신호(WLOFFB)의 비활성화 시점이 어드레스-정보신호(BAX34, 56, 78)의 활성화 시점과 같은 경우를 먼저 살펴보도록 한다. 어드레스-정보신호 BAX34, 56에 의해 NMOS트랜지스터 NM1 및 NM2가 턴온되어 노드 N2에 노드 N1의 전하가 유입된다. 그러나, 워드라인-오프신호(WLOFFB)의 활성화에 의 해 턴온된 PMOS트랜지스터(PM1)에 의해 노드 N1에 전하가 공급되므로, 노드 N1의 레벨은 잠시 하강하였다가 논리레벨 'H'를 회복하여 유지된다. 따라서, 노드 FD 역시 노드 N1의 하강 시 순간적으로 글리치(Glitch)가 발생하나 레벨은 논리레벨 'L'로 유지되며, 워드라인-구동신호(MWLB) 역시 이와 같다.
따라서, 워드라인-오프신호(WLOFFB)의 비활성화 시점이 어드레스-정보신호(BAX34, 56, 78)의 인가 시점과 같을 경우, 앞서 언급한 바와 같은 워드라인-구동신호(MWLB)의 오동작이 발생하지 않는다.
한편, 워드라인-오프신호(WLOFFB)의 비활성화 시점이 어드레스-정보신호(BAX34, 56, 78)의 활성화 시점보다 점점 앞당겨짐에 따라, 턴온된 NMOS트랜지스터에 의한 노드 N2 및 N1 사이에 차지 쉐어가 발생한다. 따라서, 노드 N1의 레벨이 하강하는데, 이는 앞서 설명한 바와 달리 PMOS트랜지스터(PM1)가 워드라인-오프신호(WLOFFB)의 비활성화에 의해 이미 오프되어, 쉐어링에 의해 부족한 전하를 보충해줄 수 없기 때문이다. 이와 같은, 오동작의 발생은 워드라인-오프신호(WLOFFB)가 어드레스-정보신호보다 최소 150psec 이상 빨리 비활성화되는 경우부터, 발생한다.
특히, 각 노드의 레벨 천이 시점을 확대하여 나타낸, 도면의 우측 부분을 참조하도록 한다. 각 화살표의 방향은 워드라인-오프신호(WLOFFB)의 비활성화 시점이 앞 당겨짐에 따른 노드의 레벨 변화를 도시한 것이다. 앞서 언급한 바와 같이, 워드라인-오프신호(WLOFFB)의 활성화 시점이 빨라짐에 따라 노드 N1의 레벨이 하강하여 PMOS트랜지스터 PM3가 턴온되어 노드 FD가 논리레벨 'H'로 상승하는 것을 알 수 있다. 따라서, 노드 FD에 의해 워드라인-구동신호(MWLB)가 논리레벨 'L'로 활성화 되는 오동작이 발생한다.
따라서, 전술한 바와 같은 기생 커패시턴스에 의한 오동작을, 신호의 천이 시점을 조절하여 방지할 수 있다. 그러나, 워드라인-오프신호(WLOFFB)와 어드레스-정보신호(BAX34<0:3>, 56<0:3>, 78<0>)에 의해 PMOS트랜지스터와 NMOS트랜지스터가 동시에 턴온되는 상황이 발생하여, 불필요한 전류소모가 증가한다.
이와 같이, 종래기술을 이용하는 경우, 기생 커패시턴스에 의해 워드라인-구동신호(MWLB)가 잘못된 활성화되는 것을 알 수 있다. 더욱이, 커패시턴스의 크기에 따라, 외부전압 또는 고전압의 레벨 변동, 외부전압과 고전압 사이의 전압 차이가 일정하지 않은 경우에 부각되어 나타난다. 이를 방지하기 위해, 신호의 활성화 시점을 조절하는 방법이 사용되나, 고전압의 공급단으로 부터 접지전압의 공급단으로 경로가 형성되어 과도한 전류소모가 발생하는 문제점이 있다. 또한, 신호의 활성화 시점을 조절하는 방법은 워드라인-구동신호의 활성화 시점이 느려져, 고속동작에 장해 요인이 된다.
본 발명은 기생 커패시턴스에 의한 오동작을 방지하면서도 불필요한 전류소모가 발생하지 않으며 빠른 구동속도를 갖는 워드라인 구동 제어장치를 포함하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 복수의 어드레스-정보신호에 응답하여 제1 노드에 걸린 전압을 제2 노드로 디스차징하기 위한 제1 풀다운 드라이빙수단; 복수의 어드레스-정보신호에 응답하여 상기 제2 노드에 걸린 전압을 접지전압 공급단으로 디스차징하기 위한 제2 풀다운 드라이빙수단; 상기 제2 풀다운 드라이빙수단의 오프 시 상기 제2 노드를 논리레벨 하이에 대응되는 레벨로 유지하기 위한 레벨 유지수단; 상기 제1 노드에 걸린 전압을 반전시켜 피드백신호로 출력하고, 지연시켜 워드라인의 구동을 제어하기 위한 워드라인-구동신호로 출력하기 위한 지연수단; 및 워드라인-오프신호와 상기 피드백신호에 응답하여 상기 제1 노드를 풀업 구동하기 위한 풀업 드라이빙수단을 구비하는 반도체메모리소자가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 워드라인 구동 제어장치의 내부 회로도이다.
도 6을 참조하면, 본 발명의 워드라인 구동 제어장치는 어드레스-정보신호(BAX34<0:3>)에 응답하여 노드 M1에 걸린 전압을 노드 M2 로 디스차징하기 위한 제1 풀다운 드라이빙부(100)와, 어드레스-정보신호(BAX56<0:3>, BAX78<0>)에 응답하여 노드 M2에 걸린 전압을 접지전압 공급단으로 디스차징하기 위한 제2 풀다운 드라이빙부(200)와, 제2 풀다운 드라이빙부(200)의 오프 시 노드 M2를 논리레벨 'H'에 대응되는 레벨로 유지하기 위한 레벨 유지부(500)와, 노드 M1에 걸린 전압을 반전시켜 피드백신호(FD)로 출력하고, 지연시켜 워드라인-구동신호(MWLB)로 출력하기 위한 지연부(400)와, 워드라인-오프신호(WLOFFB)와 피드백신호(FD)에 응답하여 노드 M1을 풀업 구동하기 위한 풀업 드라이빙부(300)를 구비한다.
그리고 제2 풀다운 드라이빙부(200)는 노드 M2와 노드 M3 사이에 병렬 연결되고, 해당 어드레스-정보신호(BAX56<0:3>)에 응답하여 구동되는 NMOS트랜지스터 NM9, NM10, NM11, NM12와, 해당 어드레스-정보신호 BAX78<0>에 응답하여 노드 M3에 걸린 전압을 접지전압의 공급단으로 디스차징하기 위한 NMOS트랜지스터 NM13를 포함한다.
제1 풀다운 드라이빙부(100)는 노드 M1와 노드 M2 사이에 병렬 연결되고, 해당 어드레스-정보신호(BAX34<0:3>)에 응답하여 구동되는 NMOS트랜지스터 NM5, NM6, NM7, NM8를 포함한다.
지연부(400)는 노드 M1에 걸린 전압을 반전시켜 피드백신호(FD)로 출력하기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 반전시켜 워드라인-구동신호(MWLB)로 출력하기 위한 인버터(I3)를 포함한다.
풀업 드라이빙부(300)는 워드라인-오프신호(WLOFFB)를 게이트 입력으로 가지며 고전압(VPP)의 공급단과 노드 M1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 피드백신호(FD)에 걸린전압을 게이트 입력으로 가지며 고전압(VPP)의 공급단과 노드 M1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM5)를 포함한다.
레벨 유지부(500)는 어드레스-정보신호 BAX78<0>에 응답하여 고전압(VPP)을 노드 M2에 인가하기 위한 PMOS트랜지스터(PM6)를 포함한다.
참고적으로, 레벨 유지부(500)의 구동전원으로 외부전압(VDD)을 인가받아도, 동일한 효과를 가질 수 있다. 또한, PMOS트랜지스터 대신 NMOS트랜지스터를 사용하여도, 동일한 효과를 얻을 수 있다.
또한, 본 발명은 도면에 도시된 바와 같이, NMOS트랜지스터 NM13에 인가되는 어드레스-정보신호 BAX78<1:3>에 따라 구분되어 구비된다. 이들은, 인가받는 어드레스-정보신호 BAX78<1:3>만이 다르고 동일한 회로적 구현 및 구동을 가지므로, 구체적인 언급은 생략한다.
한편, 구동을 간략히 살펴보도록 한다. 특히, 어드레스-정보신호 BAX34<0:3> 및 BAX56<0:3>은 논리레벨 H로, 어드레스-정보신호 BAX78<0>은 논리레벨 'L'를 갖는 경우를 살펴보도록 한다. 이러한 조건에서, 종래에는 기생 커패시턴스와, 외부전압(VDD) 및 고전압(VPP)의 레벨 변동에 따라 워드라인-구동신호(MWLB)가 논리레벨 'L'로 활성화되는 오동작이 발생했다.
먼저, 제1 및 제2 풀다운 드라이빙부(100, 200) 내 NMOS트랜지스터 NM5 ~ NM12가 액티브되므로, 노드 M1과 M2 사이에 차지 쉐어링이 이뤄진다. 또한, 어드레스-정보신호 BAX78<0>가 논리레벨 L로 비활성화되므로, 레벨 유지부의 PMOS트랜지스터 PM6가 액티브되어 노드 M2를 고전압으로 드라이빙한다. 따라서, 노드 M1와 M2 사이의 차지 쉐어링이 일어나더라도, 노드 M1의 레벨이 인버터 I2 내 PMOS트랜지스터를 턴온시킬 만큼 낮아지지 않는다. 참고적으로, 이때 NMOS트랜지스터 NM13은 오 프되어 있다.
이어, 지연부(30)는 노드 M1에 걸린 전압을 반전하여 피드백신호(FD)를 논리레벨 'L'로, 워드라인-구동신호(MWLB)는 논리레벨 'H'로 비활성화한다.
한편, 전술한 본 발명에 따른 반도체메모리소자는 어드레스-정보신호 BAX78이 논리레벨 'L'를 유지하고 있는 동안, 어드레스-정보신호 BAX34, BAX56이 논리레벨'H'로 천이하더라도, 레벨 유지부를 더 포함하여 노드 M2가 논리레벨 'H'를 유지하도록 함으로써, 노드 M1의 전압 레벨이 떨어지지 않는다.
또한, 워드라인-오프신호의 비활성화 시점이 어드레스-정보신호의 활성화 시점보다 빠르더라도, 노드 M2의 레벨이 레벨 유지부에 의해 고전압 레벨로 유지되므로, 노드 M1의 레벨이 하강하지 않아, 종래 기생 커패시터 사이에 발생하는 차지 쉐어링에 의한 오동작이 방지된다. 따라서, 워드라인-오프신호의 비활성화 시점을 빠르게 하여, 보다 빠른 구동이 이뤄지도록 할 수 있다.
전술한 바와 같은 효과는, 외부전압 및 고전압의 레벨이 불안정 경우에도, 동일하게 나타난다.
그러므로, 전술한 본 발명과 같이, 외부전압에서 고전압 레벨로 신호를 승압시키는 과정을 갖는 워드라인 구동 제어장치는, 각 노드의 기생 커패시턴스, 외부전압 및 고전압의 레벨에 의한 오동작을 방지한다. 따라서, 신호의 비활성화 및 활성화 시점의 결정에 있어 마진을 가질 수 있어, 보다 빠른 구동이 가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 각 노드의 기생 커패시턴스, 외부전압 및 고전압의 레벨에 의한 오동작을 방지할 수 있으며, 신호의 비활성화 및 활성화 시점의 마진으로 보다 빠른 구동이 가능하다.

Claims (10)

  1. 복수의 어드레스-정보신호에 응답하여 제1 노드에 걸린 전압을 제2 노드로 디스차징하기 위한 제1 풀다운 드라이빙수단;
    복수의 어드레스-정보신호에 응답하여 상기 제2 노드에 걸린 전압을 접지전압 공급단으로 디스차징하기 위한 제2 풀다운 드라이빙수단;
    상기 제2 풀다운 드라이빙수단의 오프 시 상기 제2 노드를 논리레벨 하이에 대응되는 레벨로 유지하기 위한 레벨 유지수단;
    상기 제1 노드에 걸린 전압을 반전시켜 피드백신호로 출력하고, 지연시켜 워드라인의 구동을 제어하기 위한 워드라인-구동신호로 출력하기 위한 지연수단; 및
    워드라인-오프신호와 상기 피드백신호에 응답하여 상기 제1 노드를 풀업 구동하기 위한 풀업 드라이빙수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 제2 풀다운 드라이빙수단은,
    상기 제2 노드와 제3 노드 사이에 병렬 연결되고, 제1 내지 제4 어드레스-정보신호에 응답하여 구동되는 제1 내지 제4 드라이버와,
    제5 어드레스-정보신호에 응답하여 상기 제3 노드에 걸린 전압을 상기 접지전압 공급단으로 디스차징하기 위한 제5 드라이버를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 레벨 유지수단은,
    상기 제5 어드레스-정보신호의 비활성화에 응답하여 고전압(VPP)을 상기 제2 노드에 인가하기 위한 제1 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제2항에 있어서,
    상기 레벨 유지수단은,
    상기 제5 어드레스-정보신호의 비활성화에 응답하여 외부전압(VDD)을 상기 제2 노드에 인가하기 위한 제1 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  5. 제2항에 있어서,
    상기 레벨 유지수단은,
    상기 제5 어드레스-정보신호의 비활성화에 응답하여 고전압(VPP)을 상기 제2 노드에 인가하기 위한 제1 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제2항에 있어서,
    상기 레벨 유지수단은,
    상기 제5 어드레스-정보신호의 비활성화에 응답하여 상기 외부전압(VDD)을 상기 제2 노드에 인가하기 위한 제1 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 풀다운 드라이빙수단은,
    상기 제1 노드와 상기 제2 노드 사이에 병렬 연결되고, 제6 내지 제9 어드레스-정보신호에 응답하여 구동되는 제6 내지 제9 드라이버를 구비하는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 지연수단은,
    상기 제1 노드에 걸린 전압을 반전시켜 상기 피드백신호로 출력하기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 반전시켜 상기 워드라인-구동신호로 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 풀업 드라이빙수단은,
    상기 워드라인-오프신호를 게이트 입력으로 하며 고전압(VPP) 공급단과 상기 제1 노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,
    상기 피드백신호에 걸린 전압을 게이트 입력으로 하며 상기 고전압 공급단과 상기 제1 노드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 내지 제9 드라이버는 NMOS트랜지스터인 것을 특징으로 하는 반도체메모리소자.
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KR20010003617A (ko) * 1999-06-24 2001-01-15 김영환 반도체메모리소자의 로우어드레스 디코딩 장치

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