KR100849957B1 - 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에대한 전류 공급 방법 - Google Patents

반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에대한 전류 공급 방법 Download PDF

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Abstract

입출력 구동회로 및 전류 공급회로를 포함하는 반도체 메모리 장치의 전류 공급 방법에 있어서: (a) 상기 입출력 구동회로에 데이터를 입력하는 단계; 및(b) 상기 입력된 데이터의 패턴에 따라 상기 전류 공급회로가 상기 입출력 구동회로에 서로 다른 전류를 공급하는 단계를 포함한다.
Figure R1020070023114
데이터, 전류, 외부전압, 출력

Description

반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법{SEMICONDUCTOR MEMORY DEVICE AND I/O DRIVE CIRCUITS THEREOF AND CURRUNT SUPPLY METHOD FOR THEM}
도 1은 일반적인 반도체 메모리 장치에 대하여 보여주고 있다.
도 2는 도 1에 도시된 입출력 구동회로들 중에서 하나의 출력 구동회로에 대한 실시예이다.
도 3은 본 발명에 따른 반도체 메모리 장치를 보여주고 있다.
도 4는 도 3에 도시된 입출력 구동회로들 중 어느 하나의 출력 구동회로에 대한 실시예이다.
도 5는 본 발명의 레벨 변환회로에 대한 실시예이다.
도 6은 본 발명에 따른 또 다른 출력 구동회로에 대한 실시예이다.
도 7은 본 발명에 따른 출력 구동회로의 출력 파워 노이즈 시뮬레이션 결과를 보여주고 있다.
도 8은 본 발명의 출력 구동회로의 데이터 출력시 전류 공급 방법을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
10,20: 반도체 메모리 장치 100,200: 출력 구동회로
11,21: 내부전압 발생회로 22: 전류 공급회로
210,310,320: 출력회로 230,330: 전류 제어회로
231,331: 숏 펄스 발생회로 234,334: 레벨 변환 회로
212,213,232,312,313,322,323,332: 인버터
N1,N2,N3,N4,NM1,NM2: 엔모스 트랜지스터
P1,PM1,PM2: 피모스 트랜지스터
DECAP: 디커플링 커패시터
본 발명은 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치(10)에 대하여 보여주고 있다. 도 1을 참조하면, 반도체 메모리 장치(10)는 복수의 입출력 구동회로들(DQ0~DQ6), 입출력 구동회로들(DQ0~DQ6)에 내부 전압(IVC)을 제공하는 복수의 내부 전압 발생회로(11) 및 디커플링 커패시터(DECAP)을 포함하고 있다. 여기서 디커플링 커패시터(DECAP)는 입출력 구동회로들(DQ0~DQ6)의 입력되는 데이터의 전압 레벨이 로우 에서 하이 혹은 하이에서 로우로 바뀔 때 입출력 구동회로들(DQ0~DQ6)이 동작하는데 필요한 전류를 보조로 공급한다. 입출력 구동회로들(DQ0~DQ6)의 주된 전류 공급은 내부 전압 발생회로(11)에서 한다. 그러나 내부 전압 발생회로(11)의 응답 속도가 느려서, 데이터의 레벨이 바뀔때 입출력 구동회로들(DQ0~DQ6)에 일시적으로 충분한 전류를 공급하지 못한다. 여기서 내부 전압 발생회로(11)의 응답속도가 느리다는 함은 필요한 전류량에 비하여 공급되는 전류량의 작다는 의미이다. 이때 디커플링 커패시터(DECAP)는 입출력 구동회로들(DQ0~DQ6)에 필요한 전류를 보조로 공급하게 된다.
도 2는 도 1에 도시된 입출력 구동회로들중에서 하나의 출력 구동회로(100)에 대한 실시예이다. 도 2을 참조하면, 출력 구동회로(100)은 제 1 출력 회로(110) 및 제 2 출력 회로(120)를 포함하고 있다. 출력 구동회로(100)은 입력 노드(Q)에 데이터(DATA)가 입력되면, 제 1 출력 회로(110) 및 제 2 출력 회로(120)를 통하여 출력 노드(OUT)에 데이터를 출력하게 된다. 여기서 제 2 출력 회로(120)는 제 1 출력 회로(110)보다 소정의 지연 시간만큼 지연된 데이터를 출력하게 된다. 지연된 데이터를 출력하는 이유는 채널을 통해 전송되는 데이터 패턴을 양호하게 하기 위함이다. 데이터가 지연없이 너무 빠르게 전달될 경우 반사파가 많이 생기기 때문이다.
도 2을 참조하면, 출력 구동회로(100)의 동작은 다음과 같다. 예를 들어, 입력 노드(Q)에 하이 레벨의 데이터가 들어온다고 가정하자. 제 1 출력 회로(110)에 입력되는 데이터(DATA)는 제 1 패스를 통하여 전달되어 엔모스 트랜지스터(N2)를 턴온시킨다. 여기서 제 1 패스는 제 1 출력 회로(110)의 인버터들(112,113)에 의해 형성된다. 제 2 출력 회로(110)에 입력되는 데이터(DATA)는 제 2 패스를 통하여 전달되어 엔모스 트랜지스터(N4)을 턴온시킨다. 여기서 제 2 패스는 제 2 출력 회로(120)의 지연회로(121) 및 인버터들(122,123)에 의해 형성된다. 지연회로(121)는 소정의 시간(예를 들어 200~300ps)만큼 데이터를 지연시킨다. 따라서, 엔모스 트랜지스터(N4)는 엔모스 트랜지스터(N2)보다 소정의 시간만큼 지연된 후에 턴온된다. 이때 엔모스 트랜지스터(N1) 및 엔모스 트랜지스터(N3)의 게이트에 하이 레벨의 전압(Vg)이 인가되면, 패드(PAD)의 전압의 레벨은 VTERM에서 VTERM-(I*RTERM)으로 바뀐다. 여기서 전류(I)는 엔모스 트랜지스터(N2) 및 엔모스 트랜지스터(N4)에 흐르는 전류들의 합이다. 전압(Vg)의 레벨은 필요한 전류(I)가 흐르도록 제어하게 된다.
한편, 입력 데이터(DATA)가 하이 레벨에서 로우 레벨로 바뀔 때, 출력 구동회로(100)는 다음과 같이 동작한다. 제 1 패스를 통하여 전달된 데이터는 엔모스 트랜지스터(N2)를 턴오프시키고, 제 2 패스를 통하여 전달된 데이터는 엔모스 트랜지스터(N4)을 턴오프시킨다. 여기서 제 2 패스는 제 1 패스보다 소정의 시간만큼 지연되어 데이터를 엔모스 트랜지스터(N4)의 게이트에 전달한다. 따라서, 엔모스 트랜지스터(N4)는 엔모스 트랜지스터(N2)보다 소정의 시간만큼 지연되어 턴오프된다. 이때, 패드(PAD)의 전압 레벨은 VRERM이다.
종래의 출력 구동회로(100)는 입력 노드(Q)의 전압 레벨이 하이에서 로우 혹은 로우에서 하이로 변화될 때, 부족한 전류를 공급하기 위하여 디커플링 커패시터(DECAP)을 이용하고 있다. 하지만, 디커플링 커패시터(DECAP)로부터 전류를 공급할 경우, 디커플링 커패시터(DECAP)의 전압 레벨이 흔들리게 되고, 이에 따른 출력 파워 노이즈(output power noise)가 발생하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 출력 파워 노이즈를 작게 하는 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급방법을 제공하는데 있다.
입출력 구동회로 및 전류 공급회로를 포함하는 반도체 메모리 장치의 전류 공급 방법에 있어서: (a) 상기 입출력 구동회로에 데이터를 입력하는 단계; 및(b) 상기 입력된 데이터의 패턴에 따라 상기 전류 공급회로가 상기 입출력 구동회로에 서로 다른 전류를 공급하는 단계를 포함한다.
실시예에 있어서, 상기 (b) 단계에서, 서로 다른 전류는 내부전압으로부터 발생되는 전류 및 외부전압(VEXT)으로부터 발생된 전류를 포함한다.
실시예에 있어서, 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 상기 입출력 구동회로는 상기 외부전압으로부터 발생된 전류를 공급받는다.
실시예에 있어서, 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 상기 입출력 구동회로는 상기 외부전압으로부터 발생된 전류를 공급받는다.
실시예에 있어서, 상기 입출력 구동회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간만큼 상기 외부전압으로부터 발생된 전류를 공급받는다.
실시예에 있어서, 상기 입출력 구동회로는 상기 소정 시간을 생성하는 숏 펄스 발생기를 더 포함한다.
본 발명에 따른 반도체 메모리 장치는: 입출력 구동회로; 및 상기 입출력 구 동회로에 입력되는 데이터 패턴에 따라 상기 입출력 구동회로에 외부전압(VEXT)에서 발생된 전류를 공급하거나 혹은 차단하는 전류 공급회로를 포함한다.
실시예에 있어서, 상기 데이터가 일정한 레벨일 때, 상기 전류 공급회로는 상기 입출력 구동회로에 상기 외부전압에서 발생된 전류를 차단하는다.
실시예에 있어서, 상기 데이터가 일정한 레벨일 때, 상기 입출력 구동회로는 내부전압 발생회로에서 발생된 전류를 공급받는다.
실시예에 있어서, 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때, 상기 전류 공급회로는 상기 입출력 구동회로에 상기 외부전압에서 발생된 전류를 공급한다.
실시예에 있어서, 상기 입출력 구동회로는 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간동안 펄스를 발생하는 펄스 발생회로를 더 포함하되, 상기 전류 공급회로는 상기 펄스 발생회로로부터 발생된 상기 펄스에 따라 동작이 결정된다.
실시예에 있어서, 상기 펄스 발생회로는, 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로; 및 상기 숏 펄스의 전압 레벨을 상기 전류 공급회로를 구동하기 위한 전압 레벨로 변환시키는 레벨 변환회로를 포함한다.
실시예에 있어서, 상기 입출력 구동회로는 전원 노드를 통하여 내부전압(IVC)을 공급받으며, 상기 전류 공급회로는 상기 전원 노드로 전류를 공급한다.
실시예에 있어서, 상기 반도체 메모리 장치는 상기 전원 노드와 접지 전원 사이에 디커플링 커패시터를 더 포함한다.
실시예에 있어서, 상기 전류 공급회로는 피모스 트랜지스터를 포함하되, 상기 피모스 트랜지스터는 상기 외부전압에 연결된 드레인, 상기 접지 전원에 연결된 소스 및 상기 펄스를 입력받는 게이트를 포함한다.
본 발명에 따른 또 다른 반도체 메모리 장치는: 출력 구동회로; 및 상기 출력 구동회로에 입력되는 데이터 패턴에 따라 상기 출력 구동회로에 외부전압(VEXT)에서 발생된 전류를 공급하거나 혹은 차단하는 전류 공급회로를 포함한다.
실시예에 있어서, 상기 데이터가 일정한 레벨일 때, 상기 전류 공급회로는 상기 출력 구동회로에 상기 외부전압에서 발생된 전류를 차단하는다.
실시예에 있어서, 상기 데이터가 일정한 레벨일 때, 상기 출력 구동회로는 내부전압 발생회로에서 발생된 전류를 공급받는다.
실시예에 있어서, 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때, 상기 전류 공급회로는 상기 출력 구동회로에 상기 외부전압에서 발생된 전류를 공급한다.
실시예에 있어서, 상기 출력 구동회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간동안 펄스를 발생하는 펄스 발생회로를 더 포함하되, 상기 전류 공급회로는 상기 펄스 발생회로로부터 발생된 상기 펄스에 따라 동작이 결정된다.
실시예에 있어서, 상기 펄스 발생회로는, 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로; 및 상기 숏 펄스의 전압 레 벨을 상기 전류 공급회로를 구동하기 위한 전압 레벨로 변환시키는 레벨 변환회로를 포함한다.
실시예에 있어서, 상기 출력 구동회로는 전원 노드를 통하여 내부전압(IVC)을 공급받으며, 상기 전류 공급회로는 상기 전원 노드로 전류를 공급한다.
실시예에 있어서, 상기 반도체 메모리 장치는 상기 전원 노드와 접지 전원 사이에 디커플링 커패시터를 더 포함한다.
실시예에 있어서, 상기 전류 공급회로는 피모스 트랜지스터를 포함하되, 상기 피모스 트랜지스터는 상기 외부전압에 연결된 드레인, 상기 접지 전원에 연결된 소스 및 상기 펄스를 입력받는 게이트를 포함한다.
본 발명에 따른 반도체 메모리 장치의 출력 구동회로는: 입력 노드로 데이터를 입력받아 출력 패드로 데이터를 출력하는 출력 회로; 및 상기 입력된 데이터의 패턴에 따라 상기 출력 회로에 서로 다른 전류를 공급하도록 제어하는 전류 제어회로를 포함한다.
실시예에 있어서, 상기 전류 제어회로는 상기 데이터가 일정 레벨일 경우 내부전압으로부터 발생된 전류를 공급받도록 한다.
실시예에 있어서, 상기 전류 제어회로는 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 내부전압으로부터 발생된 전류를 공급받도록 한다.
실시예에 있어서, 상기 전류 제어회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 외부전압으로부터 발생된 전류를 공급받도록 한다.
실시예에 있어서, 상기 출력 회로는 전원 노드를 통하여 내부 전압을 공급받 고, 상기 전원 노드를 통하여 상기 외부전압으로부터 발생된 전류를 공급받는다.
실시예에 있어서, 상기 전원노드와 접지 전원 사이에 디커플링 커패시터를 포함한다.
실시예에 있어서, 상기 전류 제어회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로를 더 포함하되, 상기 출력회로는 상기 숏 펄스에 응답하여 상기 외부 전압으로부터 발생된 전류를 공급받는다.
실시예에 있어서, 상기 숏 펄스 발생회로, 상기 입력 노드에 입력되는 데이터를 입력받아 반전하는 인버터; 및 상기 입력 노드에 입력되는 데이터 및 상기 인버터의 출력 값을 입력받아 낸드 연산하는 낸드 게이트를 포함한다.
실시예에 있어서, 상기 출력 회로는, 상기 입력 노드로 데이터를 입력받아 상기 출력 패드로 출력하는 제 1 출력 회로; 및 상기 입력 노드로 데이터를 입력받아 상기 출력 패드로 출력하되, 상기 제 2 출력회로의 출력보다 소정 시간 지연되어 출력하는 제 2 출력 회로를 포함한다.
실시예에 있어서, 상기 제 1 출력 회로 및 상기 제 2 출력 회로는 상기 전류 제어회로를 공유한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 입력되는 데이터 패턴에 따라 서로 다른 방법으로 전류를 공급해 준다. 예를 들어, 순식간에 많은 전류를 필요로 할 때, 본 발명의 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 일시적으로 외부전압(VEXT)으로 발생된 전류를 공급받게 된다. 따라서, 본 발명에 따른 반도체 메모리 장치 및 그것의 입출력 장치 및 그것에 대한 전류 공급 방법은 입력 데이터의 전압 레벨이 로우에서 하이 혹은 하이에서 로우 레벨로 바뀔 때 발생되는 출력 파워 노이즈를 줄일 수 있게 된다.
도 3은 본 발명에 따른 반도체 메모리 장치(20)를 보여주고 있다. 도 3을 참조하면, 반도체 메모리 장치(20)는 입출력 구동회로들(DQ0~DQ6), 입출력 구동회로들(DQ0~DQ6)에 내부 전압(IVC)을 공급하는 내부전압 발생회로(21), 데이터의 패턴에 따라 입출력 구동회로들(DQ0~DQ6)에 전류를 공급하는 전류 공급회로(22), 디커플링 커패시터(DECAP)를 포함하고 있다.
본 발명에 따른 입출력 구동회로들(DQ0~DQ6)은 데이터 패턴에 따라 전류를 공급하는 방법이 서로 다르다. 예를 들어, 입출력 데이터가 변이되는 패턴일 때 입출력 구동회로들(DQ0~DQ6)은 전류 공급회로(22)로부터 전류를 공급받는다. 반면에, 입출력 데이터가 일정한 패턴일 때, 입출력 구동회로들(DQ0~DQ6)은 내부전압 발생회로(21) 및 디커플링 커패시터(DECAP)로부터 전류를 공급받는다. 도 3에서 보았듯이, 전류 공급회로(22)는 외부전압(VEXT)로부터 발생된 전류를 입출력 구동회로들(DQ0~DQ6)에 공급할 수 있다.
디커플링 커패시터(DECAP)는 공급되는 전원으로부터 발생할 수 있는 노이즈를 필터링한다. 디커플링 커패시터(DECAP)는 내부전압 발생회로(21) 및 복수의 입 출력 구동회로들(DQ0~DQ6) 중에서 서로 인접한 블럭들 사이에 위치하며, 전원 공급 라인과 접지 라인(VSS) 사이에 연결되어 있다. 한편, 디커플링 커패시터(DECAP)는 입출력 구동회로들(DQ0~DQ6)에 필요한 전류를 공급하기도 한다.
반도체 메모리 장치, 예를 들면 DRAM (dynamic random access memory)의 집적도가 증가함에 따라 반도체 메모리 장치의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 메모리 장치의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작시에는 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음(fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 메모리 장치에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 디커플링 커패시터(DECAP)를 형성한다.
본 발명에 따른 반도체 메모리 장치(20)는 입출력 구동회로들(DQ0~DQ6)에 데이터의 패턴에 따라 서로 다르게 전류를 공급하게 된다. 예를 들어, 데이터의 전압 레벨이 변이될 때, 입출력 구동회로들(DQ0~DQ6)은 외부전압(VEXT)으로부터 발생된 전류를 공급받는다. 따라서, 데이터 전압 레벨이 변이될 때, 반도체 메모리 장치(20)의 입출력 구동회로들(DQ0~DQ6)은 디커플링 커패시터(DECAP)로부터 전류를 공급함으로 인하여 발생되는 파워 출력 노이즈를 줄일 수 있게 된다.
도 4는 도 3에 도시된 입출력 구동회로들 중 어느 하나의 출력 구동회로(200)에 대한 실시예이다. 도 4를 참조하면, 출력 구동회로(200)은 출력 회 로(210) 및 전류 제어회로(230)를 포함하고 있다. 본 발명에 따른 전류 제어회로(230)는 입력되는 데이터 패턴에 따라 출력 회로(210)에 공급되는 전류를 제어하는 제어신호(CS)를 발생한다. 즉, 도 4에 도시된 바와 같이, 전류 제어회로(230)는 입력되는 데이터(DATA)에 따라 발생된 제어신호(CS)로 전류 공급회로(22)의 구동여부를 결정한다.
아래에서는 설명의 편의를 위하여 전류 공급회로(22)는 피모스 트랜지스터(P1)로 한정하여 설명하도록 하겠다. 피모스 트랜지스터(P1)는 외부전압(VEXT)와 연결된 드레인, 파워 노드(NP2)에 연결된 드레인 및 제어신호를 입력받는 게이트를 포함하고 있다. 따라서 제어신호(CS)에 따라 피모스 트랜지스터(P1)는 온/오프가 결정된다.
출력 회로(210)는 입력 노드(Q)로 데이터(DATA)을 입력받아 출력 노드(OUT)로 데이터를 전달한다. 여기서 출력 노드(OUT)는 패드(PAD)에 연결되어 있다. 출력 회로(210)는 크게 프리 출력 회로(211) 및 메인 출력 회로(214)로 구분된다.
프리 출력 회로(211)는 직렬로 연결된 인버터들(212,213)로 구성되어 있다. 입력 노드(Q)에 입력된 데이터는 제 1 인버터(212)에 의해 반전되고, 제 1 인버터(212)에 의해 반전된 출력값은 제 2 인버터(213)에 의해 반전되어 출력 회로(214)에 전달된다.
메인 출력 회로(214)는 두 개의 엔모스 트랜지스터들(N1,N2)을 포함하고 있다. 제 1 엔모스 트래지스터(N1)는 출력 노드(OUT)에 연결된 소스 및 게이트 전압(Vg)을 입력되는 게이트를 포함하고 있다. 제 2 엔모스 트랜지스터(N2)는 제 1 엔모스 트랜지스터(N1)의 드레인에 연결된 소스, 접지 전압(VSS)에 연결된 드레인 및 프리 출력 회로(211)의 출력을 입력받는 게이트를 포함하고 있다. 따라서, 메인 출력 회로(214)는 게이트 전압(Vg)이 하이 레벨이고, 입력되는 데이터(DATA)가 하이 레벨일 때 턴온된다.
메인 출력 회로(214)의 엔모스 트랜지스터(N1,N2)의 크기는 프리 출력 회로(211)를 구성하는 트랜지스터들의 크기보다 상당히 크다. 따라서, 입력 데이터의 레벨이 로우에서 하이로 바뀔 때, 메인 출력 회로(214)가 필요로 하는 전류량이 프리 출력 회로(211)가 필요로 하는 전류량보다 훨씬 크다.
종래의 출력 회로는 엔모스 트랜지스터(N2)의 게이트 전압이 로우 레벨에서 하이 레벨로 바뀔 때 필요로 하는 전류는 일반적으로 내부전압 발생회로(21) 및 디커플링 커패시터(DECAP)로부터 공급받았다. 디커플링 커패시터(DECAP)로부터 일시적으로 많은 양의 전류를 공급함으로 인하여 출력 파워 노이즈가 발생하였다.
반면에 본 발명의 출력 회로(210)는 엔모스 트랜지스터(N2)의 게이트 전압이 로우 레벨에서 하이 레벨로 바뀔 때 필요로 하는 전류를 주로 전류 공급회로(22)로부터 공급받는다. 따라서, 디커플링 커패시터(DECAP)로부터 일시적으로 많은 양의 전류를 공급할 필요성이 줄어들게 된다. 이 때문에 출력 파워 노이즈도 줄어들게 된다.
전류 제어회로(230)는 입력 노드(Q)에 입력되는 데이터의 패턴을 감지하여 전류 공급회로(22)을 제어한다. 특히, 도 4에 도시된 전류 제어회로(230)는 데이터 패턴이 로우 레벨에서 하이 레벨로 천이하는 순간을 감지하여 소정의 시간동안 전 류 공급회로(22)의 피모스 트랜지스터(P1)를 턴온시킨다.
전류 제어회로(230)는 입력되는 데이터로부터 숏 펄스(short pulse)를 발생시키는 숏 펄스 발생회로(231) 및 숏 펄스 발생회로(231)의 출력 전압의 레벨을 외부전압(VEXT)으로 구동되는 회로(22)에 적합한 전압레벨로 변환시키는 레벨 변환회로(234)를 포함하고 있다.
숏 펄스 발생회로(231)는 인버터(232) 및 낸드 게이트(233)를 포함하고 있다. 여기서 인버터(232)는 소정의 시간동안 지연된다고 가정하다. 입력 인버터(232)는 입력 노드(Q)에 연결되어 있으며, 입력 노드(Q)에 입력되는 데이터(DATA)를 반전하여 출력한다. 낸드 게이트(233)는 인버터(232)의 출력값과 입력 노드(Q)의 입력값을 입력받아 낸드 논리 연산하여 출력한다.
숏 펄스 발생회로(231)는 아래의 세 가지 경우와 같이 동작하게 된다.
우선 입력 노드(Q)에 입력되는 데이터(DATA)가 일정 레벨일 때이다. 이때 낸드 게이트(233)는 입력 노드(Q) 및 인버터(232)로부터 각각 서로 다른 레벨의 입력값을 입력받아 하이 레벨을 출력하게 된다. 따라서 숏 펄스 발생회로(231)는 하이 레벨의 신호를 출력한다.
두번째로, 입력 노드(Q)에 입력되는 데이터(DATA)가 하이 레벨에서 로우 레벨로 바뀔 경우이다. 이때 인버터(232)는 소정의 시간동안 하이 레벨의 데이터를 반전한 로우 레벨 데이터를 낸드 게이트(233)로 출력한다. 따라서 낸드 게이트(233)는 입력 노드(Q)로부터 로우 레벨의 데이터 및 인버터(232)로부터 로우 레벨의 데이터를 입력받아 하이 레벨의 신호를 출력하게 된다. 따라서 숏 펄스 발생 회로(231)는 소정의 시간동안 하이 레벨의 신호를 출력한다.
세번째로, 입력 노드(Q)에 입력되는 데이터(DATA)가 로우 레벨에서 하이 레벨로 바뀔 경우이다. 이때 인버터(232)는 소정의 시간동안 로우 레벨의 데이터를 반전한 하이 레벨 데이터를 낸드 게이트(233)에 출력한다. 따라서 낸드 게이트(233)는 입력 노드(Q)로부터 하이 레벨의 데이터 및 인버터(232)로부터 하이 레벨의 데이터를 입력받아 로우 레벨의 신호를 출력하게 된다. 따라서 숏 펄스 발생회로(231)는 소정의 시간동안 로우 레벨의 신호를 출력하게 된다.
레벨 변환회로(234)는 숏 펄스 발생회로(231)의 출력의 전압 레벨을 외부전압으로 구동되는 피모스 트랜지스터(P1)에 적합한 전압 레벨로 변환시켜 준다. 예를 들어, 레벨 변환회로(234)는 숏 펄스 발생회로(231)의 출력이 1.8V라면, 1.8V를 2.5V로 변환시켜준다. 도 5는 본 발명의 레벨 변환회로(234)에 대한 실시예이다. 레벨 변환회로(234)는 노드(A)의 전압 레벨을 노드(B)의 전압 레벨로 변환시킨다. 노드(A)의 전압 레벨은 내부전압(IVC)에 따른 전압 레벨이며, 노드(B)의 전압 레벨은 외부전압(VEXT)에 따른 전압 레벨이다.
전류 제어회로(230)는 입력 노드(Q)에 입력되는 데이터(DATA)가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간동안 로우 레벨의 제어신호(CS)를 발생시킨다. 따라서, 전류 공급회로(22)의 피모스 트랜지스터(P1)는 로우 레벨의 제어신호(CS)에 응답하여 턴온된다. 따라서 출력 구동회로(200)은 로우 레벨에서 하이 레벨로 변화되는 데이터(DATA)를 입력받을 때 외부전압(VEXT)로부터 발생된 전류를 공급받게 된다.
반면에 그 외의 경우 즉, 데이터(DATA)가 일정 레벨이거나 혹은 하이 레벨에서 로우 레벨로 바뀔 때, 전류 제어회로(230)는 하이 레벨의 제어신호(CS)를 발생시킨다. 따라서, 전류 공급회로(22)의 피모스 트랜지스터(P1)은 하이 레벨의 제어시호(CS)에 응답하여 턴오프된다. 따라서 출력 구동회로(200)은 외부전압(VEXT)로부터 발생된 전류를 공급받지 않는다.
도 6은 본 발명에 따른 또 다른 출력 구동회로(300)에 대한 실시예이다. 도 6을 참조하면, 출력 구동회로(300)은 제 1 출력 회로(310) 및 제 2 출력 회로(320)을 포함하고 있다. 여기서 제 2 출력 회로(320)의 출력은 제 1 출력 회로(310)의 출력보다 소정의 시간만큼 지연되어 출력된다.
제 1 출력 회로(310)는 도 4에 도시된 출력 회로(210)과 동일하다.
제 2 출력 회로(320)는 제 1 출력 회로(310)에 지연회로(321)이 더 연결된 구조이다.
출력 구동회로(300)은 지연회로(321)로부터 지연된 시간차이를 두고 입력 노드(Q)에 입력된 데이터(DATA)을 출력 노드(OUT)에 출력한다. 따라서, 출력 노드(OUT)의 전압 레벨은 패드(PAD)를 통하여 외부로 전달된다.
도 6의 전류 제어회로(330)는 제 1 출력 회로(310) 및 제 2 출력 회로(320)가 서로 공유하고 있다. 그러나 반드시 그럴 필요는 없다. 제 1 출력 회로(310) 및 제 2 출력 회로(320)는 각각 전류 제어회로를 구비할 수도 있다.
도 7은 본 발명에 따른 출력 구동회로(300)의 출력 파워 노이즈 시뮬레이션 결과를 보여주고 있다. 종래의 출력 구동회로(100)의 출력 파워 노이즈는 -53mV ~ 28mV이다. 반면, 본 발명의 출력 구동회로(300)의 출력 파워 노이즈는 -25mV ~ 17mV 이다. 도 7에 보았듯이, 본 발명의 출력 구동회로(300)은 출력 파워 노이즈를 현저하게 줄일 수 있게 된다.
도 8은 본 발명의 출력 구동회로(300)의 데이터 출력시 전류 공급 방법을 보여주고 있다. 도 8을 참조하면, 데이터 출력시 출력 구동회로(300)에 대한 전류 공급 방법은 다음과 같다.
S110 단계에서, 입력 노드(Q)에 데이터(DATA)가 입력된다. 입력되는 데이터(DATA)는 크게 세 종류로 구분된다. 첫째로, 데이터의 전압 레벨이 일정한 경우이다. 둘째로, 데이터의 전압 레벨이 하이 레벨에서 로우 레벨로 변화할 경우이다. 세째로, 데이터의 전압 레벨이 로우 레벨에서 하이 레벨로 변화할 경우이다.
S120 단계에서, 입력되는 데이터의 패턴이 로우 레벨에서 하이 레벨로 변화되는가 판단한다. 전류 제어회로(330)는 데이터(DATA)의 패턴을 감지하여 제어신호(CS)를 생성한다. 전류 제어회로(330)는 데이터(DATA)의 전압 레벨이 로우에서 하이로 변화될 때 소정 시간동안 로우 레벨의 제어신호(CS)를 생성한다. 그 외의 경우, 전류 제어회로(330)는 하이 레벨의 제어신호(CS)를 생성한다.
S130 단계에서, 데이터(DATA)가 로우 레벨에서 하이 레벨로 변화될 때, 전류 공급회로(22)의 피모스 트랜지스터(P1)는 로우 레벨의 제어신호(CS)에 응답하여 턴온된다. 따라서, 제 1 출력 회로(310) 및 제 2 출력 회로(320)는 전류 공급회로(22)로부터 전류를 공급받게 된다. 이때 공급된 전류는 외부전압(VEXT)로부터 발생된 전류이다.
S140 단계에서, 데이터(DATA)가 로우 레벨에서 하이 레벨로 변화되는 경우가 아니라면, 전류 공급회로(22)의 피모스 트랜지스터(P1)는 하이 레벨의 제어신호(CS)에 응답하여 턴오프된다. 이때, 제 1 출력 회로(310) 및 제 2 출력 회로(320)는 내부전압 발생회로(21) 및 디커플링 커패시터(DECAP)로부터 전류를 공급받는다.
S150 단계에서, 출력 구동회로(300)의 제 1 출력 회로(310) 및 제 2 출력 회로(320)은 지연회로(321)의 지연시간을 차이를 두고 출력하게 된다.
본 발명에 따른 출력 구동회로(300)에 대한 전류 공급 방법은 입력되는 데이터의 패턴에 따라 각각 서로 다르다. 예를 들어, 입력되는 데이터(DATA)가 로우 레벨에서 하이 레벨로 변화될 때, 출력블럭(300)은 외부전압(VEXT)로부터 발생된 전류를 공급하게 된다.
본 발명의 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 입력 노드의 전압이 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생시키고, 발생된 숏 펄스에 응답하여 외부전압(VEXT)로부터 발생된 전류를 공급받는다.
본 발명의 발명에 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 입력되는 데이터 패턴에 따라 서로 다른 전류를 공급받게 된다.
따라서, 본 발명의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 데이터 패턴에 따라 서로 다른 방법으로 전류를 공급함으로 출력 파워 노이즈를 줄일 수 있게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에 대한 전류 공급 방법은 데이터 패턴에 따라 서로 다른 방법으로 전류를 공급하여, 출력 파워 노이즈를 줄일 수 있게 된다.

Claims (34)

  1. 반도체 메모리 장치의 전류 공급 방법에 있어서:
    내부 전압으로부터 발생된 전류를 공급하는 단계; 및
    입출력 구동회로에 입력된 데이터의 패턴에 따라 외부 전압으로부터 발생된 전류를 상기 입출력 구동회로에 공급할지를 결정하는 단계를 포함하되,
    상기 데이터의 패턴이 변이할 때 소정 시간 동안 외부 전압으로부터 발생된 전류가 상기 입출력 구동회로로 공급되는 것을 특징으로 하는 전류 공급 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 상기 입출력 구동회로는 상기 외부전압으로부터 발생된 전류를 공급받는 전류 공급 방법.
  4. 제 1 항에 있어서,
    상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 상기 입출력 구동회로는 상기 외부전압으로부터 발생된 전류를 공급받는 전류 공급 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 입출력 구동회로는 상기 소정 시간을 생성하는 숏 펄스 발생기를 더 포함하는 전류 공급 방법.
  7. 입출력 구동회로; 및
    내부 전압으로부터 발생된 전류를 상기 입출력 구동회로로 공급하고, 상기 입출력 구동회로에 입력된 데이터의 패턴이 변이할 때 소정 시간 동안 외부 전압으로부터 발생된 전류를 상기 입출력 구동회로로 공급하는 전류 공급회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 데이터가 일정한 레벨일 때, 상기 전류 공급회로는 상기 입출력 구동회로에 상기 외부전압에서 발생된 전류를 차단하는 반도체 메모리 장치.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때, 상기 전류 공급회로는 상기 입출력 구동회로에 상기 외부 전압에서 발생된 전류를 공급하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 입출력 구동회로는 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간동안 펄스를 발생하는 펄스 발생회로를 더 포함하되,
    상기 전류 공급회로는 상기 펄스 발생회로로부터 발생된 상기 펄스에 따라 동작이 결정되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 펄스 발생회로는,
    상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 혹은 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로; 및
    상기 숏 펄스의 전압 레벨을 상기 전류 공급회로를 구동하기 위한 전압 레벨로 변환시키는 레벨 변환회로를 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 입출력 구동회로는 전원 노드를 통하여 내부전압(IVC)을 공급받으며, 상기 전류 공급회로는 상기 전원 노드로 전류를 공급하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 상기 전원 노드와 접지 전원 사이에 디커플링 커패시터를 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전류 공급회로는 피모스 트랜지스터를 포함하되,
    상기 피모스 트랜지스터는 상기 외부전압에 연결된 드레인, 상기 접지 전원에 연결된 소스 및 상기 펄스를 입력받는 게이트를 포함하는 반도체 메모리 장치.
  16. 출력 구동회로; 및
    내부 전압으로부터 발생된 전류를 상기 출력 구동회로로 공급하고, 상기 출력 구동회로에 입력된 데이터의 패턴이 변이할 때 소정 시간 동안 외부 전압으로부터 발생된 전류를 상기 출력 구동회로로 공급하는 전류 공급회로를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 데이터가 일정한 레벨일 때, 상기 전류 공급회로는 상기 출력 구동회로에 상기 외부전압에서 발생된 전류를 차단하는 반도체 메모리 장치.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 데이터가 로우 레벨에서 하이 레벨로 바귈 때, 상기 전류 공급회로는 상기 출력 구동회로에 상기 외부전압에서 발생된 전류를 공급하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 출력 구동회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 소정 시간동안 펄스를 발생하는 펄스 발생회로를 더 포함하되,
    상기 전류 공급회로는 상기 펄스 발생회로로부터 발생된 상기 펄스에 따라 동작이 결정되는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 펄스 발생회로는,
    상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로; 및
    상기 숏 펄스의 전압 레벨을 상기 전류 공급회로를 구동하기 위한 전압 레벨로 변환시키는 레벨 변환회로를 포함하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 출력 구동회로는 전원 노드를 통하여 내부전압(IVC)을 공급받으며, 상기 전류 공급회로는 상기 전원 노드로 전류를 공급하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 반도체 메모리 장치는 상기 전원 노드와 접지 전원 사이에 디커플링 커패시터를 더 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 전류 공급회로는 피모스 트랜지스터를 포함하되,
    상기 피모스 트랜지스터는 상기 외부전압에 연결된 드레인, 상기 접지 전원에 연결된 소스 및 상기 펄스를 입력받는 게이트를 포함하는 반도체 메모리 장치.
  25. 입력 노드로 데이터를 입력받아 출력 패드로 출력하는 출력 회로; 및
    상기 입력된 데이터의 패턴에 따라 상기 출력 회로에 서로 다른 전류를 공급하도록 제어하는 전류 제어회로를 포함하되,
    상기 전류 제어회로는 내부 전압으로부터 발생된 전류를 상기 출력 회로로 공급하고, 상기 출력 회로에 입력된 데이터의 패턴이 변이할 때 소정 시간 동안 외부 전압으로부터 발생된 전류를 상기 출력 회로로 공급하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  26. 삭제
  27. 제 25 항에 있어서,
    상기 전류 제어회로는 상기 데이터가 하이 레벨에서 로우 레벨로 바뀔 때 외부전압으로부터 발생된 전류를 공급받도록 하는 반도체 메모리 장치의 출력 구동회로.
  28. 제 25 항에 있어서,
    상기 전류 제어회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 외부전압으로부터 발생된 전류를 공급받도록 하는 반도체 메모리 장치의 출력 구동회로.
  29. 제 28 항에 있어서,
    상기 출력 회로는 전원 노드를 통하여 내부 전압을 공급받고, 상기 전원 노드를 통하여 상기 외부전압으로부터 발생된 전류를 공급받는 반도체 메모리 장치의 출력 구동회로.
  30. 제 29 항에 있어서,
    상기 전원노드와 접지 전원 사이에 디커플링 커패시터를 포함하는 반도체 메모리 장치의 출력 구동회로.
  31. 제 30 항에 있어서,
    상기 전류 제어회로는 상기 데이터가 로우 레벨에서 하이 레벨로 바뀔 때 숏 펄스를 발생하는 숏 펄스 발생회로를 더 포함하되,
    상기 출력회로는 상기 숏 펄스에 응답하여 상기 외부 전압으로부터 발생된 전류를 공급받는 반도체 메모리 장치의 출력 구동회로.
  32. 제 31 항에 있어서,
    상기 숏 펄스 발생회로,
    상기 입력 노드에 입력되는 데이터를 입력받아 반전하는 인버터; 및
    상기 입력 노드에 입력되는 데이터 및 상기 인버터의 출력 값을 입력받아 낸드 연산하는 낸드 게이트를 포함하는 반도체 메모리 장치의 출력 구동회로.
  33. 제 25 항에 있어서,
    상기 출력 회로는,
    상기 입력 노드로 데이터를 입력받아 상기 출력 패드로 출력하는 제 1 출력 회로; 및
    상기 입력 노드로 데이터를 입력받아 상기 출력 패드로 출력하되, 상기 제 2 출력회로의 출력보다 소정 시간 지연되어 출력하는 제 2 출력 회로를 포함하는 반도체 메모리 장치의 출력 구동회로.
  34. 제 33 항에 있어서,
    상기 제 1 출력 회로 및 상기 제 2 출력 회로는 상기 전류 제어회로를 공유하는 반도체 메모리 장치의 출력 구동회로.
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